CN104253090A - Cmos晶体管的形成方法 - Google Patents

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Abstract

一种CMOS晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底的第一区域和第二区域形成栅极结构；在所述第一区域的栅极结构两侧的半导体衬底内形成第一凹槽；在所述第一凹槽内填充满第一应力层；在所述第二区域的栅极结构两侧的半导体衬底内形成第二凹槽；在所述第二凹槽内填充满第二应力层，所述第二应力层的应力类型与第一应力层相反；在所述第一应力层表面形成第一帽层，同时在第二应力层表面形成第二帽层。本发明的形成方法降低CMOS晶体管形成过程中的热预算，提高CMOS晶体管的可靠性以及电学性能。

Description

CMOS晶体管的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种CMOS晶体管的形成方法。
背景技术
互补型金属氧化物半导体（Complementary Metal-Oxide-Semiconductor，CMOS）晶体管已成为集成电路中常用的半导体器件。所述CMOS晶体管包括：P型金属氧化物半导体（PMOS）晶体管和N型金属氧化物半导体（NMOS）晶体管。
随着半导体器件的元件密度和集成度的提高，PMOS晶体管或NMOS晶体管的栅极尺寸变得比以往更短。然而，PMOS晶体管或NMOS晶体管的栅极尺寸变短会产生短沟道效应，进而产生漏电流，影响CMOS晶体管的电学性能。现有技术主要通过提高晶体管沟道区的应力来提高载流子迁移率，进而提高晶体管的驱动电流，减少晶体管中的漏电流。
现有技术中，为了提高PMOS晶体管或NMOS晶体管的沟道区的应力，在PMOS晶体管或NMOS晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层的材料为锗硅（SiGe），硅和锗硅之间因晶格失配形成的压应力，从而提高PMOS晶体管的性能；NMOS晶体管的应力层的材料为碳化硅（SiC），硅和碳化硅之间因晶格失配形成的拉应力，从而提高NMOS晶体管的性能。
但是，现有技术形成的CMOS晶体管性能差且工艺步骤复杂。
发明内容
本发明解决的问题是提供一种优化的CMOS晶体管的形成方法。
为解决上述问题，本发明提供一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域的半导体衬底表面形成第一栅极结构，在所述第二区域的半导体衬底表面形成第二栅极结构；在所述第一栅极结构两侧的半导体衬底内形成第一凹槽；在所述第一凹槽内填充满第一应力层；在所述第二栅极结构两侧的半导体衬底内形成第二凹槽；在所述第二凹槽内填充满第二应力层，所述第二应力层的应力类型与第一应力层相反；在所述第一应力层表面形成第一帽层，同时在第二应力层表面形成第二帽层。
可选的，所述第一帽层或第二帽层的材料为硅。
可选的，所述第一帽层或第二帽层的厚度为50埃至350埃。
可选的，所述第一帽层或第二帽层的形成工艺为：温度700度至800度，压强1托至100托，反应气体包括硅源气体，硅源气体为SiH4或SiH2Cl2，反应气体还包括H2、HCl、CH4、CH3Cl或CH2Cl2中的一种或几种，硅源气体、HCl、CH4、CH3Cl或CH2Cl2的气体流量为1sccm至1000sccm，H2气体流量为100sccm至50000sccm。
可选的，在形成所述第一帽层和所述第二帽层后，对第一帽层或第二帽层进行掺杂。
可选的，对所述第一帽层或第二帽层进行p型掺杂。
可选的，对所述第一帽层或第二帽层进行n型掺杂。
可选的，所述第一应力层或第二应力层的材料为SiGe或SiC。
可选的，第一应力层或第二应力层的形成步骤包括：依次在第一凹槽或第二凹槽内形成阻挡层、渐变层、体层。
可选的，所述第一应力层或第二应力层材料为SiGe，所述阻挡层的材料为SiGe，厚度为5埃至300埃，锗的质量百分比为0至20%；所述渐变层的材料为SiGe，厚度为10埃至200埃，锗的质量百分比从0逐渐增加到体层中锗的质量百分比值；所述体层的材料为SiGe，锗的质量百分比为20%至55%。
可选的，所述第一应力层或第二应力层材料为SiC，所述阻挡层的材料为SiC，厚度为5埃至300埃，碳的质量百分比为0至1%；所述渐变层的材料为SiC，厚度为10埃至200埃，碳的质量百分比从0逐渐增加到体层中碳的质量百分比值；所述体层的材料为SiC，碳的质量百分比为1%至25%。
可选的，所述第一应力层或第二应力层的形成工艺为：外延温度450度至700度，压强1托至500托，反应气体包括硅源气体和锗源气体，硅源气体为SiH4或SiH2Cl2，锗源气体为GeH4，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2中的一种或几种。
可选的，所述第一应力层或第二应力层的形成工艺为：外延温度450度至600度，压强1托至500托，反应气体包括硅源气体和碳源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为C2H4、C3H8或C2H6，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2的一种或几种。
可选的，对所述第一应力层或第二应力层进行原位自掺杂。
可选的，对所述第一应力层或第二应力层进行原位n型自掺杂，掺杂离子浓度为2E15atom/cm3至5E15atom/cm3。
可选的，所述第一应力层或第二应力层原位p型自掺杂，掺杂离子浓度为5E19atom/cm3至1E21atom/cm3。
可选的，所述第一凹槽的形成步骤为：半导体衬底表面、第一栅极结构表面和第二栅极结构表面覆盖掩膜层，在第一栅极结构两侧的掩膜层表面形成第一开口，沿第一开口刻蚀半导体衬底，形成所述第一凹槽。
可选的，所述第二凹槽的形成步骤为：在半导体衬底表面、第一应力层表面、第一栅极结构表面和第二栅极结构表面覆盖掩膜层，在第二栅极结构两侧的掩膜层表面形成第二开口，沿第二开口刻蚀半导体衬底，形成所述第二凹槽。
可选的，所述第一凹槽或第二凹槽的形状为：方形、U形或sigma形。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例中，在CMOS晶体管第一区域和第二区域的应力层表面同时形成帽层，从而减少了CMOS晶体管形成工艺中的热处理过程，减小了热预算。热预算的减小，能避免后续离子注入形成的掺杂区内离子扩散，从而避免掺杂区内的离子扩散至临近的其他区域，优化器件的电学性能和可靠性。
其次，本发明的实施例中同时形成第一帽层和第二帽层，相较于现有技术少了第二次高温工艺(700度至800度的第二帽层形成工艺)，减小了高温工艺对之前形成的应力层(SiC层和/或SiGe层)产生不良影响，如退应力效应。因此，本发明实施例形成的CMOS晶体管，其应力效应较现有技术形成的CMOS晶体管更优越。
进一步的，CMOS晶体管形成工艺中第一帽层和第二帽层形成过程耗时较长，本发明的实施例中，在CMOS晶体管第一区域应力层表面形成第一帽层，同时在第二区域应力层表面形成第二帽层，工艺简单，且能有效的减少CMOS晶体管的形成时间，提高CMOS晶体管的生产效率。
附图说明
图1是现有技术形成CMOS晶体管方法的流程示意图；
图2至图13是本发明实施例CMOS晶体管形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成CMOS晶体管性能差且工艺步骤复杂。
为此，发明人对现有技术CMOS晶体管形成工艺进行研究，发现CMOS晶体管形成工艺包括如下步骤，请参考图1：步骤S101、提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域；步骤S102、在所述NMOS区域和PMOS区域分别形成有栅极结构；步骤S103、在所述NMOS区域栅极结构两侧的衬底内形成凹槽；步骤S104、在NMOS区域凹槽内填充SiC层，所述SiC层在NMOS区域的沟道区产生应力，以提高沟道载流子迁移率，进而提高晶体管开关速度；步骤S105、在所述NMOS区域SiC层表面形成第一帽层；步骤S106、在所述PMOS区域栅极结构两侧的衬底内形成凹槽；步骤S107、在PMOS区域凹槽内填充SiGe层，所述SiGe层在PMOS区域的沟道区产生应力，以提高沟道载流子迁移率，进而提高晶体管开关速度；步骤S108、在所述PMOS区域SiGe层表面形成第二帽层。
发明人针对CMOS晶体管形成步骤进行进一步研究，发现现有技术会在形成SiC层后直接在SiC层表面形成第一帽层，以及在形成SiGe层后直接在SiGe层形成第二帽层，原因在于，所述SiC层和第一帽层的形成工艺都为外延工艺，通常在采用外延设备形成SiC层后采用同一设备直接形成所述第一帽层，以节约半导体衬底进出设备的时间。同理，现有技术会在形成SiGe层后直接在SiGe层形成第二帽层。
但是，由于所述第一帽层和第二帽层的材料为硅，外延温度为700度至800度，在形成第一帽层和第二帽层之前，CMOS晶体管的形成工艺还具有若干道离子注入工艺，例如：n阱工艺、p阱工艺、小离子注入工艺或漏源极离子注入工艺；两次高温工艺（700度至800度的第一帽层和第二帽层形成工艺）会导致离子注入形成的掺杂区内离子扩散，使得掺杂区内的离子扩散至临近的其他区域，导致器件电学性能低下或器件失效。
此外，两次高温工艺（700度至800度的第一帽层和第二帽层形成工艺)会使得之前形成的应力层（SiC层和/或SiGe层）产生退应力效应，使得CMOS晶体管的应力效应下降，导致器件性能低下。
此外，SiC层的外延工艺的外延温度为450度至600度，在SiC层的外延工艺后直接进行所述第一帽层的外延工艺（700度至800度），需要花费时间对所述外延设备进行升温，需要说明的是，温度越高，升温至更高的温度所需的时间越长，从而使得所述第一帽层的外延工艺花费时间长；还需要说明的是，所述第一帽层的材料为硅，而采用外延工艺形成的第一帽层是规则的晶格结构或类晶格结构，外延工艺的外延速率通常比较低。本发明的发明人发现，帽层与应力层形成时间比为4～8，帽层形成时间占CMOS形成工艺总时间的比重高。而现有技术的第一帽层和第二帽层分开形成，会导致CMOS晶体管形成方法时间长，效率低。
为此，发明人提供一种优化的CMOS晶体管的形成方法，在所述第一应力层和第二应力层表面同时外延形成第一帽层和第二帽层，从而能够降低CMOS晶体管的形成方法的热预算，提高CMOS晶体管的可靠性以及电学性能，增强作用于晶体管中的应力，减少CMOS晶体管的形成时间，提高了CMOS晶体管的生产效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明，图2至图13为本发明一实施例CMOS晶体管形成过程的剖面结构示意图。
请参考图2，提供半导体衬底200，所述半导体衬底200包括第一区域I和第二区域II。
具体地，所述半导体衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述半导体衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底；所述半导体衬底200表面还可以形成若干外延界面层或应变层以提高CMOS晶体管的电学性能。在本发明的实施例中，所述半导体衬底200为Si衬底。
所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域；当所述第一区域I为NMOS区域时，所述第二区域II为PMOS区域，当所述第一区域I为PMOS区域时，所述第二区域II为NMOS区域。在本发明的实施例中，以所述第一区域I为NMOS区域，第二区域II为PMOS区域做示范性说明。
还需要说明的是，所述第一区域I和第二区域II可以为相邻或间隔，在此特意说明，不应过分限制本发明的保护范围。
在所述半导体衬底200内还可以形成隔离结构201，现有的隔离结构通常采用浅沟槽隔离。所述浅沟槽隔离结构201的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。需要说明的是，隔离结构201的形成是可选而非必需的，其主要用于隔离第一区域I和第二区域II，防止不同晶体管之间电学连接。在本实施例中，半导体衬底200内形成浅沟槽隔离结构201，所述浅沟槽隔离结构201内填充氧化硅。
除本实施例提供的半导体衬底200外，在本发明其他实施例中，所述第一区域I或第二区域II内可以形成p阱，且对p阱进行一次小剂量n型离子注入，注入As、P或Sb等n型离子的任意一种或几种；所述第一区域I或第二区域II内可以形成n阱，且对n阱进行一次小剂量p型离子注入，注入B、Ga或In等p型离子的任意一种或几种。小剂量离子注入主要用于改善第一区域I或第二区域II的阈值电压，优化器件电学性能。
请参考图3，在所述第一区域I的半导体衬底200表面形成第一栅极结构210，在所述第二区域II的半导体衬底200表面形成第二栅极结构220。
所述第一栅极结构210可以为替代栅结构、金属栅极结构或多晶硅栅极结构；在本实施例中，所述第一栅极结构210包括：位于半导体衬底200表面的第一栅介质层211，以及位于第一栅介质层211表面的第一栅电极层212。
所述第二栅极结构220可以为替代栅结构、金属栅极结构或多晶硅栅极结构；在本实施例中，所述第二栅极结构220包括：位于半导体衬底200表面的第二栅介质层221，以及位于第二栅介质层221表面的第二栅电极层222。
在本实施例中，所述第一栅介质层211或第二栅介质层221为氧化硅或氮氧化硅，所述第一栅电极层212或第二栅电极层222为多晶硅。
作为另一个实施例，所述第一栅介质层211或第二栅介质层221为氧化铪等高k介质材料，所述第一栅电极层212或第二栅电极层222为金属或其他导电材料。
此外，所述第一栅介质层211或第二栅介质层221可以为层叠结构，避免栅介质层与衬底内沟道直接接触，提高晶体管沟道区中载流子迁移率，提高器件的电学性能；所述第一栅电极层212或所述第二栅电极层222可以为叠层结构，叠层结构中的阻挡层能阻挡第一栅电极层212或所述第二栅电极层222内材料扩散至第一栅介质层211或第二栅介质层221内，且叠层结构中的功函数层可以改善第一栅极结构210或第二栅极结构220的功函数，获得良好的驱动性能，使晶体管的电学性能得到提高。
请继续参考图3，在本实施例中，第一栅极结构210和第二栅极结构220两侧形成侧墙202，侧墙202位于半导体衬底200表面且紧挨第一栅极结构210或第二栅极结构220。所述侧墙202的材料为氧化硅、碳化硅、氮化硅或者氮氧化硅。在另一实例中，所述侧墙202为氧化硅-氮化硅的堆叠结构，或者为氧化硅-氮化硅-氧化硅的堆叠结构。所述侧墙202的主要作用为：保护第一栅极结构210和第二栅极结构220的侧壁，使其在后续进行蚀刻或离子注入时不受损伤。需要说明的是，侧墙202的形成是可选的而非必需的。
本发明另一个实施例中，所述侧墙202在第一帽层和第二帽层形成后，紧挨第一栅极结构210或第二栅极结构220的两侧形成。
在形成侧墙202之前，在第一栅极结构210或第二栅极结构220两侧的半导体衬底200内还会形成低掺杂漏极（LDD），防止热电子退化效应。
请参考图4，在所述半导体200表面形成覆盖所述第一栅极结构210和第二栅极结构220的第一掩膜层230。
所述第一掩膜层230的材料为氮化硅或氮氧化硅。所述第一掩膜层230的形成工艺为化学气相淀积或原子层沉积。作为一个实施例，所述第一掩膜层230的形成工艺为低压原子层沉积法。
所述第一掩膜层230可以为多层掩膜层的叠加结构，多层结构可提高掩膜层的刻蚀选择比。
若第一掩膜层230厚度过小，在后续刻蚀工艺过程中，容易造成对半导体衬底200的过刻蚀，第一掩膜层230厚度过大，刻蚀掩膜层需要的时间过长，不利于晶体管的形成效率。在本实施例中，第一掩膜层230的厚度为50埃至800埃。
请参考图5，在所述第一掩膜层230表面形成第一开口（未示出），沿所述第一开口在所述第一栅极结构210两侧的半导体衬底200内形成第一凹槽232。
所述第一开口的形成工艺为：干法刻蚀或湿法刻蚀。
在本实施例中，采用干法刻蚀工艺，以图形化光刻胶为掩膜板，刻蚀第一掩膜层230形成第一开口。所述第一开口的高度与第一掩膜层230的厚度相同。
所述第一凹槽232的形状为：方形、U形或sigma（Σ）形。
作为一个实施例，所述第一凹槽232的形状为Σ形。
Σ形的凹槽侧壁向器件沟道方向内凹，这种形状可以有效缩短器件沟道长度，满足器件尺寸小型化的要求；且Σ形的凹槽具有在栅极间隙体下方较大下切的特点，这种形状凹槽内形成应力材料可以对器件沟道区产生更大的应力。
所述第一凹槽232的形成工艺可以为干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的刻蚀工艺。
作为一个实施例，以Σ形第一凹槽232的形成工艺做示范性说明：首先以所述第一掩膜层230为掩膜，采用干法刻蚀工艺，沿第一开口刻蚀所述半导体衬底200，形成倒梯形的预凹槽（未图示），然后采用湿法刻蚀工艺继续刻蚀所述预凹槽，形成Σ形的第一凹槽232。
请参考图6，在所述第一凹槽232（参考图5）内填充满第一应力层240。本发明的实施例以第一区域I为NMOS区域，第二区域II为PMOS区域作为示范性说明。
所述第一应力层240的形成材料为张应力材料，本发明的实施例中以SiC为张应力材料做示范性说明。
具体的，首先，采用预清洗工艺对所述第一凹槽232进行清洗，除去第一凹槽232内的氧化层和杂质，所述预清洗工艺可为湿法清洗；然后，采用外延工艺在所述第一凹槽232内形成第一应力层240。
所述第一应力层240的形成步骤包括：依次在第一凹槽232内形成第一阻挡层、第一渐变层、第一体层。
第一阻挡层主要有三个好处：一、第一凹槽232形成工艺会对第一凹槽232表面造成损伤，不光滑的表面会影响第一应力层240对沟道区的应力作用，因此，在第一凹槽232内形成第一阻挡层，使第一凹槽232表面光滑，有利于后续过程中形成高质量的第一渐变层和第一体层；二、为后续离子注入形成源极区和/或漏极区提供缓冲，避免离子注入的高能量离子进入至第一栅介质层211和半导体衬底200内，离子进入至第一栅介质层211和半导体衬底200内会造成源极区和/或漏极区电阻率发生偏移，导致晶体管可靠性降低；三、可以避免因后续形成的第一渐变层与半导体衬底200之间C含量相差过大，造成晶格严重不匹配，引起错位。
第一阻挡层既可以只形成于第一凹槽232底部，也可以同时形成于第一凹槽232的底部和侧壁。
作为一个实施例，第一阻挡层的形成材料为SiC，采用外延工艺形成，外延工艺参数为：外延温度450度至600度，压强1托至500托，反应气体包括硅源气体和碳源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为C2H4、C3H8或C2H6，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2的一种或几种。
随着第一阻挡层厚度的增加，作用于晶体管沟道区的载流子迁移率会相应增加，但是当第一阻挡层厚度增加到某一定程度后，相应的载流子迁移率增加不明显，且第一阻挡层厚度过大会导致后续第一体层体积减小，第一体层提供给沟道区应力的相应变小。
本实施例中，第一阻挡层的厚度为5埃至300埃，碳的质量百分比为0至1%。在形成第一阻挡层的过程中，碳源气体的流量保持不变。
在所述第一阻挡层的表面形成第一渐变层。
在本发明的实施例中，第一渐变层的形成材料为SiC，采用外延工艺形成，外延工艺参数为：外延温度450度至600度，压强1托至500托，反应气体包括硅源气体和碳源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为C2H4、C3H8或C2H6，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2的一种或几种。
第一渐变层的作用在于：如果第一体层直接形成于第一阻挡层表面，第一体层中碳含量与第一阻挡层中碳含量相差较大，碳含量的突然增大会引起第一体层出现严重晶格缺陷，第一体层产生错位，对晶体管电学性能有不良影响；而第一渐变层中碳含量从0逐渐增加到第一体层中的碳含量，渐变式的增大取代突变式的增大，从而避免了第一体层错位的出现。
所述第一渐变层的厚度过小，可能会因为碳含量的增加速度过快，致使第一阻挡层和第一渐变层的晶格失配，第一渐变层出现错位；所述第一渐变层厚度过大，可能会造成源极区和/或漏极区的体积过小，影响晶体管的电学性能。
本实施例中，所述第一渐变层厚度为5埃至300埃，所述第一渐变层中碳的质量百分比从0逐渐增加到体层中碳的质量百分比值。在形成第一渐变层的过程中，碳源气体的流量逐渐增加。
在所述第一渐变层表面形成第一体层。所述第一体层为形成第一区域I的源极区和漏极区提供平台，且向沟道区提供应力。
在本发明的实施例中，第一体层的形成材料为SiC，采用外延工艺形成，外延工艺参数为：外延温度450度至600度，压强1托至500托，反应气体包括硅源气体和碳源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为C2H4、C3H8或C2H6，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2的一种或几种，形成的第一体层中碳的质量百分比为1%至25%。
作为一个实施例，第一体层表面与半导体衬底200上表面平齐。本发明的其他实施例中，为了确保对沟道区施加适当的应力，第一体层通常都会高于半导体衬底200的上表面。
需要说明的是，为了提高晶体管作用于沟道区的应力，所述第一应力层240中，第一体层是必需的，第一阻挡层和第一渐变层的形成是可选的而非必需的。
请参考图7，去除第一掩膜层230。去除第一掩膜层230的工艺为干法刻蚀或湿法刻蚀。
作为一个实施例，去除第一掩膜层230的工艺为：采用四甲基氢氧化铵（TMAH）溶液或者氨（NH3）水溶液进行湿法刻蚀，其中，所述四甲基氢氧化铵（TMAH）溶液的浓度为3%至30%，所述氨（NH3）水溶液的浓度为3%至30%。
请参考图8，在所述半导体200表面、第一应力层240表面形成覆盖所述第一栅极结构210和第二栅极结构220的第二掩膜层250。所述第二掩膜层250的材料为氮化硅或氮氧化硅。
所述第二掩膜层250的形成方法参见第一掩膜层230的形成方法，在此不再赘述。
需要说明的是，第二掩膜层250厚度过小，会导致后续的掺杂工艺中离子扩散进入半导体衬底200内，导致晶体管性能变差。作为一个实施例，所述第二掩膜层250的厚度为100埃至800埃。
请参考图9，在所述第二掩膜层250表面形成第二开口（未示出），沿所述第二开口在所述第二栅极结构220两侧的半导体衬底200内形成第二凹槽252。
所述第二开口和第二凹槽252的形成方法与第一开口和第一凹槽232相同，在此不再赘述。
请参考图10，在所述第二凹槽252内填充满第二应力层260，所述第二应力层260的应力类型与第一应力层240相反。
在本发明的实施例中，以所述第一区域I为NMOS区域，第二区域II为PMOS区域做示范性说明。所述第二应力层260的形成材料为压应力材料，本发明的实施例中以SiGe为压应力材料做示范性说明。
具体的，首先，采用预清洗工艺对所述第二凹槽252进行清洗，除去第二凹槽252内的氧化层和杂质，所述预清洗工艺可为湿法清洗；然后，采用外延工艺在所述第二凹槽252内形成第二应力层260。
所述第二应力层260的形成步骤包括：依次在第二凹槽252内形成第二阻挡层、第二渐变层、第二体层。
关于第二阻挡层、第二渐变层在晶体管中的作用参见第一阻挡层、第一渐变层的作用，在此不再赘述。
在发明的实施例中，所述压应力材料SiGe的形成工艺参数为：外延温度450度至700度，压强1托至500托，反应气体包括硅源气体和锗源气体，硅源气体为SiH4或SiH2Cl2，锗源气体为GeH4，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2中的一种或几种。
作为一个实施例，第二阻挡层的厚度为5埃至300埃，锗的质量百分比为0至20%；第二渐变层的厚度为10埃至200埃，锗的质量百分比从0逐渐增加到第二体层中锗的质量百分比值；第二体层中锗的质量百分比为20%至55%。
作为一个实施例，第二体层表面与半导体衬底200上表面平齐。本发明的其他实施例中，为了确保对沟道区施加适当的应力，第二体层通常都会高于半导体衬底200的上表面。
请继续参考图10，需要说明的是，为了提高晶体管作用于沟道区的应力，所述第二应力层260中，第二体层是必需的，第二阻挡层和第二渐变层的形成是可选的而非必需的。
进一步需要说明的是，第一凹槽232或第二凹槽252的底部或侧壁还可以外延形成硅层，在硅层的表面形成第一阻挡层或第二阻挡层。层与层间的接触表面越光滑，表面态越好，对增强晶体管的应力效应起到有益影响。所述硅层用于平坦化第一凹槽232或第二凹槽252，为第一凹槽232和第一阻挡层、第二凹槽252和第二阻挡层提供良好的接触表面态，优化晶体管的电学性能。
请参考图11，在所述第二掩膜层250表面形成开口271。
所述开口271的形成工艺可以为干法刻蚀或湿法刻蚀。所述开口271面积及位置直接影响第一帽层281的位置。
开口271面积过大或位置不当使半导体衬底200表面暴露，开口271面积过小或位置不当导致第一应力层240表面未能完全暴露，都会造成后续的第一帽层281形成位置不当，造成晶体管的接触电阻变大，影响晶体管的电学性能。
作为一个较佳实施例，所述开口271面积及位置为正好只暴露出第一应力层240的表面，开口271对晶体管接触电阻的不良影响最小。
请参考图12，在所述第一应力层240和第二应力层260表面同时形成第一帽层281和第二帽层282。
现有技术为节约半导体衬底进出外延设备中的时间，选择第一应力层形成后外延形成第一帽层，第二应力层形成后外延形成第二帽层。第一帽层与第一应力层形成时间比为4～8，第二帽层与第二应力层形成时间比为4～8，第一帽层和第二帽层形成时间占CMOS形成工艺总时间的比重高，采用分别形成第一帽层和第二帽层的工艺方法并未有效降低CMOS晶体管的形成时间。
进一步的，所述第一帽层或第二帽层的材料形成工艺为外延生长，外延温度较高，为700度至800度。在形成第一帽层和第二帽层之前，CMOS晶体管的形成工艺还具有若干道离子注入工艺，例如：n阱工艺、p阱工艺或小离子注入工艺；过多高温工艺会导致离子注入形成的掺杂区内离子扩散，使得掺杂区内的离子扩散至临近的其他区域，导致器件电学性能低下或器件失效。此外，过多高温工艺会使得之前形成的第一应力层和/或第二应力层中的应力材料产生退应力效应，使得CMOS晶体管的应力效应下降，导致器件性能低下。
本发明的实施例中，在所述第一应力层240和第二应力层260表面同时形成第一帽层281和第二帽层282。本发明实施例提供的晶体管形成方法，减少了晶体管的形成时间，提高生产效率，且减少了晶体管形成过程中的热处理过程，且本发明实施例提供的晶体管形成方法形成的晶体管具有优越的可靠性及电学性能。
所述第一帽层281和第二帽层282的形成材料为硅。
晶体管的源极区和漏极区本身具有较高的电阻率，导致晶体管的电阻较高，影响器件的响应速度。为了解决这一问题，通常在第一应力层240和第二应力层260表面形成第一帽层281和第二帽层282，在所述第一帽层281和第二帽层282表面形成电阻率低的金属硅化物。
硅作为第一帽层281和第二帽层282的优选材料，可以为金属硅化物提供良好的界面态，对降低晶体管电阻起到有益的影响。
第一帽层281或第二帽层282的厚度过小，容易造成金属硅化物与第一应力层240或第二应力层260接触面出现空隙，导致晶体管的接触电阻变大；第一帽层281或第二帽层282的厚度过大，帽层自身的电阻在晶体管接触电阻中所占比重增大，对减小晶体管的接触电阻产生不利影响。
本实施例中，第一帽层281和第二帽层282的厚度为50埃至350埃。
本实施例中，第一帽层281和第二帽层282的形成材料为硅，采用外延工艺形成，工艺参数为：温度700度至800度，压强1托至100托，反应气体包括硅源气体，硅源气体为SiH4或SiH2Cl2，反应气体还包括H2、HCl、CH4、CH3Cl或CH2Cl2中的一种或几种，硅源气体、HCl、CH4、CH3Cl或CH2Cl2的气体流量为1sccm至1000sccm，H2气体流量为100sccm至50000sccm。
作为另一个实施例，在形成第一帽层281和第二帽层282后，可以对第一帽层281和第二帽层282进行掺杂。所述掺杂为n型掺杂或p型掺杂，所述掺杂的工艺可以为热扩散法或离子注入法。
掺杂后的第一帽层281和第二帽层282具有应力效应，可以增大晶体管中的应力作用，提高晶体管的开关速度。
具体的，以第一区域I为NMOS区域，第二区域II为PMOS区域作示范性说明。
在第一帽层281形成后，对第一帽层281进行n型掺杂，掺杂工艺采用离子注入法。在一个实施例中，离子注入气体为磷源气体（PH3、P2O5），在另一个实施例中，离子注入气体为磷源气体和碳源气体。掺杂工艺完成后，第二帽层282的材料中碳的质量百分比为0至1%。
在第二帽层282形成后，对第二帽层282进行p型掺杂，掺杂工艺采用离子注入法。在一个实施例中，离子注入气体为硼源气体（B2H6、BH3），在另一个实施例中，离子注入气体为硼源气体和锗源气体。掺杂工艺完成后，第一帽层281的材料中锗的质量百分比为0至10%。
CMOS晶体管的形成工艺还包括第一区域I或第二区域II的源极/漏极形成工艺。
在本发明的实施例中，第一区域I或第二区域II的源极/漏极形成工艺为：离子注入或原位自掺杂。离子注入工艺中掺杂离子能进入源极区/漏极区较底部的位置，有利于提高晶体管的电学性能；原位自掺杂工艺中的掺杂工艺，与形成第一应力层240材料或第二应力层260材料的工艺同时进行，节约生产成本，缩短晶体管的生产周期。
作为一个实施例，第一区域I或第二区域II的源极/漏极形成工艺为离子注入。所述第一帽层281和第二帽层282形成后，向第一应力层240内注入n型离子，离子浓度为2E15atom/cm3～5E15atom/cm3；向第二应力层260内注入p型离子，离子浓度为5E19atom/cm3～1E21atom/cm3。
作为另一个实施例，第一区域I或第二区域II的源极/漏极形成工艺为原位自掺杂。
具体的，在形成第一应力层240中的第一体层SiC过程中，外延气体中通入n型离子气体，n型离子进入第一凹槽232内。作为一个实施例，所述n型离子气体是含磷气体（PH3、P2O5），第一应力层240中通入磷的含量为2E15atom/cm3～5E15atom/cm3；形成第二应力层260中的第二体层SiGe过程中，外延气体中通入p型离子气体，p型离子进入第二凹槽252内。作为一个实施例，所述p型离子气体是含硼气体（B2H6、BH3），第二应力层260中通入硼的含量为5E19atom/cm3～1E21atom/cm3。
请参考图13，去除所述第二掩膜层250。去除第二掩膜层250的工艺为干法刻蚀或湿法刻蚀。
作为一个实施例，去除第二掩膜层250的工艺为：采用四甲基氢氧化铵（TMAH）溶液或者氨（NH3）水溶液进行湿法刻蚀，其中，所述四甲基氢氧化铵（TMAH）溶液的浓度为3%至30%，所述氨（NH3）水溶液的浓度为3%至30%。
综上，本发明的技术方案具有以下优点：本发明实施例中，在CMOS晶体管第一区域和第二区域的应力层表面同时形成帽层，从而减少了CMOS晶体管形成工艺中的热处理过程，减小了热预算。热预算的减小，能避免后续离子注入形成的掺杂区内离子扩散，从而避免掺杂区内的离子扩散至临近的其他区域，优化器件的电学性能和可靠性。
其次，本发明的实施例中少了一次高温工艺（700度至800度的第一帽层和第二硅层形成工艺），减小了高温工艺对之前形成的应力层(SiC层和/或SiGe层)产生不良影响，如退应力效应，使CMOS晶体管中的应力效应较现有技术形成的CMOS晶体管更优越。
进一步的，现有技术形成方法中第一帽层和第二帽层形成过程耗时较长，在CMOS晶体管第一区域应力层表面形成第一帽层，同时在第二区域的应力层表面形成第二帽层，工艺简单，且能显著减少CMOS晶体管的形成时间，提高了CMOS晶体管的生产效率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种CMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述第一区域的半导体衬底表面形成第一栅极结构，在所述第二区域的半导体衬底表面形成第二栅极结构；
在所述第一栅极结构两侧的半导体衬底内形成第一凹槽；
在所述第一凹槽内填充满第一应力层；
在所述第二栅极结构两侧的半导体衬底内形成第二凹槽；
在所述第二凹槽内填充满第二应力层，所述第二应力层的应力类型与第一应力层相反；
在所述第一应力层表面形成第一帽层，同时在第二应力层表面形成第二帽层。
2.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一帽层或第二帽层的材料为硅。
3.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一帽层或第二帽层的厚度为50埃至350埃。
4.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一帽层或第二帽层的形成工艺为：温度700度至800度，压强1托至100托，反应气体包括硅源气体，硅源气体为SiH4或SiH2Cl2，反应气体还包括H2、HCl、CH4、CH3Cl或CH2Cl2中的一种或几种，硅源气体、HCl、CH4、CH3Cl或CH2Cl2的气体流量为1sccm至1000sccm，H2气体流量为100sccm至50000sccm。
5.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，在形成所述第一帽层和所述第二帽层后，对第一帽层或第二帽层进行掺杂。
6.如权利要求5所述的CMOS晶体管的形成方法，其特征在于，对所述第一帽层或第二帽层进行p型掺杂。
7.如权利要求5所述的CMOS晶体管的形成方法，其特征在于，对所述第一帽层或第二帽层进行n型掺杂。
8.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGe或SiC。
9.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层或第二应力层的形成步骤包括：在第一凹槽或第二凹槽内形成阻挡层，在阻挡层表面形成渐变层，在渐变层表面形成体层。
10.如权利要求9所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层或第二应力层材料为SiGe，所述阻挡层的材料为SiGe，厚度为5埃至300埃，锗的质量百分比为0至20%；所述渐变层的材料为SiGe，厚度为10埃至200埃，锗的质量百分比从0逐渐增加到体层中锗的质量百分比值；所述体层的材料为SiGe，锗的质量百分比为20%至55%。
11.如权利要求9所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层或第二应力层材料为SiC，所述阻挡层的材料为SiC，厚度为5埃至300埃，碳的质量百分比为0至1%；所述渐变层的材料为SiC，厚度为10埃至200埃，碳的质量百分比从0逐渐增加到体层中碳的质量百分比值；所述体层的材料为SiC，碳的质量百分比为1%至25%。
12.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层或第二应力层的形成工艺为：外延温度450度至700度，压强1托至500托，反应气体包括硅源气体和锗源气体，硅源气体为SiH4或SiH2Cl2，锗源气体为GeH4，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2中的一种或几种。
13.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层或第二应力层的形成工艺为：外延温度450度至600度，压强1托至500托，反应气体包括硅源气体和碳源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为C2H4、C3H8或C2H6，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2中的一种或几种。
14.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括：对所述第一应力层或第二应力层原位自掺杂。
15.如权利要求14所述的CMOS晶体管的形成方法，其特征在于，对所述第一应力层或第二应力层原位n型自掺杂，掺杂离子浓度为2E15atom/cm3至5E15atom/cm3。
16.如权利要求14所述的CMOS晶体管的形成方法，其特征在于，对所述第一应力层或第二应力层原位p型自掺杂，掺杂离子浓度为5E19atom/cm3至1E21atom/cm3。
17.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一凹槽的形成步骤为：在半导体衬底表面、第一栅极结构表面和第二栅极结构表面覆盖掩膜层，在第一栅极结构两侧的掩膜层表面形成第一开口，沿第一开口刻蚀半导体衬底，形成所述第一凹槽。
18.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第二凹槽的形成步骤为：在半导体衬底表面、第一应力层表面、第一栅极结构表面和第二栅极结构表面覆盖掩膜层，在第二栅极结构两侧的掩膜层表面形成第二开口，沿第二开口刻蚀半导体衬底，形成所述第二凹槽。
19.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一凹槽或第二凹槽的形状为：方形、U形或sigma形。
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