CN102856202A - 半导体结构及其形成方法，pmos晶体管及其形成方法 - Google Patents
半导体结构及其形成方法，pmos晶体管及其形成方法 Download PDFInfo
- Publication number
- CN102856202A CN102856202A CN2011101807635A CN201110180763A CN102856202A CN 102856202 A CN102856202 A CN 102856202A CN 2011101807635 A CN2011101807635 A CN 2011101807635A CN 201110180763 A CN201110180763 A CN 201110180763A CN 102856202 A CN102856202 A CN 102856202A
- Authority
- CN
- China
- Prior art keywords
- sige
- layer
- germanium
- content
- graded bedding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，以及一种PMOS晶体管及其形成方法，本发明所提供的PMOS晶体管的形成方法包括：提供半导体衬底，所述半导体衬底表面形成有栅极结构，以及位于所述栅极结构两侧半导体衬底内的凹槽；在所述凹槽底部形成硅锗种子层；在所述硅锗种子层表面形成第一硅锗渐变层；在所述第一硅锗渐变层上形成硅锗体层，且所述硅锗体层表面低于半导体衬底表面，并在栅极结构两侧硅锗体层内形成源/漏极。通过本发明可以减小PMOS晶体管中硅锗体层的错位，提高半导体器件的性能。
Description
技术领域
本发明涉及半导体领域，特别涉及一种半导体结构及其形成方法，一种PMOS晶体管及其形成方法。
背景技术
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS晶体管中的电子，PMOS晶体管中的空穴)迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。
目前，采用嵌入式锗硅(Embedded GeSi)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS晶体管的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，以提高PMOS晶体管的性能。
在专利号US7569443的美国专利中公开了一种在PMOS晶体管的源、漏区形成外延硅锗源、漏区的方法，包括：提供半导体衬底，所述半导体衬底表面形成有栅极结构；然后在栅极结构两侧形成凹槽，并在所述凹槽内外延形成硅锗层，并对所述硅锗层进行p型掺杂以形成PMOS晶体管的源漏区。
因为在形成源、漏区之后，会进行高温处理以激活掺杂离子，为了防止由于源、漏区的掺杂离子扩散到半导体衬底中而引起源、漏区电阻率发生偏移，一般会先在所述栅极结构两侧的凹槽底部形成一层硅锗种子层；然后在所述硅锗种子层表面形成硅锗体层，所述硅锗体层的锗含量高于硅锗种子层中的锗含量；再在所述硅锗体层表面形成硅锗覆盖层或硅覆盖层，所述硅锗覆盖层或硅覆盖层用于提供后续在源、漏表面形成的金属硅化物层的硅源。
但是，随着器件小型化的发展趋势和对器件性能的要求的不断提高，所述硅锗体层中锗的含量越来越高，这样就会导致硅锗种子层中的锗含量和硅锗体层中锗含量的偏差越来越大，并因此导致硅锗体层发生错位。硅锗体层发生错位会导致硅锗体层的应力释放，从而不能对沟道区产生压应力，以至于不能增加沟道区空穴的迁移率。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以及一种PMOS晶体管及其形成方法，以解决现有PMOS晶体管中硅锗体层发生错位的问题。为解决上述问题，本发明提供一种半导体结构形成方法，包括：
提供半导体衬底，所述半导体衬底内具有凹槽；
在所述凹槽底部形成第一硅锗层；
在所述第一硅锗层上形成第二硅锗层；
在所述第一硅锗层和第二硅锗层之间形成第一硅锗渐变层。
可选地，形成所述第一硅锗渐变层的方法为：在形成所述第一硅锗层后，将锗源气体的含量逐渐增加直至形成所述第一硅锗渐变层。
可选地，所述第一硅锗层的锗含量小于第二硅锗层的锗含量。
可选地，所述第一硅锗渐变层的锗含量沿第一硅锗层到第二硅锗层的方向逐渐增加。
可选地，所述第一硅锗渐变层的锗含量沿第一硅锗层到第二硅锗层的方向呈直线增加或者呈抛物线增加，或者呈波浪线增加。
相应地，本发明还提供一种半导体结构，包括：半导体衬底，所述半导体衬底内具有凹槽；位于所述凹槽底部的第一硅锗层；位于第一硅锗层上的第二硅锗层；位于第一硅锗层与第二硅锗层之间的第一硅锗渐变层。
本发明还提供一种PMOS晶体管形成方法，包括：
提供半导体衬底，所述半导体衬底表面形成有栅极结构，所述栅极结构两侧的半导体衬底内形成有凹槽；
在所述凹槽底部形成硅锗种子层；在所述硅锗种子层表面形成第一硅锗渐变层；在所述第一硅锗渐变层上形成硅锗体层，且所述硅锗体层表面低于半导体衬底表面，并在栅极结构两侧硅锗体层内形成源/漏极。
可选地，所述硅锗种子层的锗含量小于硅锗体层的锗含量。
可选地，所述第一硅锗渐变层的锗含量沿硅锗种子层到硅锗体层的方向逐渐增加。
可选地，所述第一硅锗渐变层的锗含量沿硅锗种子层到硅锗体层的方向呈直线增加或者呈抛物线增加，或者呈波浪线增加。
可选地，形成第一硅锗渐变层的方法为：形成所述硅锗种子层后，将锗源气体的含量逐渐增加直至形成所述第一硅锗渐变层。
可选地，在硅锗体层形成之后，还包括：在所述硅锗体层表面形成覆盖层。
可选地，所述覆盖层的材料是硅锗，所述覆盖层中的锗含量小于硅锗体层中锗含量。
可选地，所述覆盖层的材料是硅。
可选地，在覆盖层和硅锗体层之间形成第二硅锗渐变层。
可选地，形成第二硅锗渐变层的方法为：形成所述硅锗体层后，将锗源气体的含量逐渐减少直至形成所述第二硅锗渐变层。
可选地，所述第二硅锗渐变层中锗的含量沿从所述硅锗体层到硅锗覆盖层的方向，呈直线减少或者呈抛物线减少，或者呈曲线减少。
可选地，所述硅锗种子层的材料是硅锗，所述硅锗体层的材料是硅锗或掺硼的硅锗，所述第一硅锗渐变层的材料是硅锗，或者是掺硼的硅锗。
可选地，所述第一硅锗渐变层的形成工艺为温度600-1100摄氏度，压强1-500Torr。
可选地，所述硅锗体层的形成工艺为，温度600-1100摄氏度，压强1-500torr，硅源气体为SiH4或SiH2Cl2，锗源气体为GeH4，硼源气体为B2H6或BH3，通入的气体还包括H2和HCl，H2的流量是0.1slm-50slm，硅源气体、锗源气体、硼源气体、HCl中任意一种的流量是1sccm-1000sccm。
相应地，本发明还提供一种PMOS晶体管，包括：半导体衬底，所述半导体衬底表面具有栅极结构，所述栅极结构两侧的半导体衬底内形成有凹槽；位于所述凹槽底部的硅锗种子层；位于所述硅锗种子层上的硅锗体层，所述硅锗体层构成源、漏区；位于所述硅锗种子层与硅锗体层之间的第一硅锗渐变层。
与现有技术相比，本发明具有以下优点：本发明在硅锗种子层与硅锗体层之间形成第一硅锗渐变层，所述第一硅锗渐变层中锗的含量沿从硅锗种子层到硅锗体层的方向逐渐增加，从而避免了因为硅锗种子层与硅锗体层之间锗含量相差过大，而引起的硅锗体层错位；
进一步，在本发明的实施例中，还可以在硅锗体层与覆盖层之间形成锗含量沿从硅锗体层到覆盖层的方向减小的第二硅锗渐变层，从而同时避免因为硅锗种子层与硅锗体层之间锗含量相差过大，而引起的硅锗体层错位，和因为硅锗体层与覆盖层之间锗含量相差过大，而引起硅锗体层错位。
附图说明
图1是本发明的实施例所提供的PMOS晶体管形成方法的流程示意图；
图2至图6是本发明第一实施例所提供的PMOS晶体管形成方法的剖面结构示意图；
图7是本发明第二实施例所提供的PMOS晶体管形成方法的剖面结构示意图。
具体实施方式
由背景得知，现有的PMOS晶体管中，为了增加空穴在沟道区的迁移率，会通过嵌入式锗硅技术在需要形成源区和漏区的区域形成锗硅材料，以形成外延的硅锗源、漏区，但是构成硅锗源、漏区的硅锗体层会发生错位。发明人针对上述问题进行研究，认为硅锗体层发生错位，是因为硅锗体层中的锗含量与毗邻的硅锗种子层和/或覆盖层中锗的含量相差过大，而锗原子的半径要大于硅原子的半径，所以引起界面处晶格不匹配并造成错位，发明人经过进一步研究，在本发明中提供一种半导体结构及其形成方法，和一种PMOS晶体管及其形成方法。
本发明所提供的半导体结构形成方法包括：提供半导体衬底，所述半导体衬底表面具有凹槽；在所述凹槽底部形成第一硅锗层；在所述第一硅锗层上形成第二硅锗层；在所述第一硅锗层和第二硅锗层之间形成第一硅锗渐变层。
本发明还提供通过上述方法所形成的半导体结构，包括：半导体衬底，所述半导体衬底表面具有凹槽；位于所述凹槽底部的第一硅锗层；位于第一硅锗层上的第二硅锗层；位于第一硅锗层与第二硅锗层之间的第一硅锗渐变层。
图1是本发明的第一实施例所提供的PMOS晶体管的形成方法的流程示意图，包括：步骤S101，提供半导体衬底，所述半导体衬底表面形成有栅极结构，以及位于所述栅极结构两侧半导体衬底内的凹槽；步骤S102，在所述凹槽底部形成硅锗种子层；步骤S103，在所述硅锗种子层表面形成第一硅锗渐变层；步骤S104，在所述第一硅锗渐变层上形成硅锗体层，且所述硅锗体层表面低于半导体衬底表面，并在栅极结构两侧硅锗体层内形成源/漏极；步骤S105，在所述硅锗体层表面形成覆盖层。
相应地，本发明还提供通过上述方法所形成的PMOS晶体管。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
第一实施例
参考图1和图2，执行步骤S101，提供半导体衬底100，所述半导体衬底100表面形成有栅极结构120，所述栅极结构120两侧半导体衬底100内形成有凹槽110。
所述栅极结构120包括栅介质层(未标示)和位于所述栅介质层上的栅电极层(未标示)。所述衬底100可以是硅、锗硅、绝缘体上硅等，所述衬底100包含隔离结构(未标示)，所述隔离结构可以是氧化硅浅凹槽隔离结构，所述隔离结构用于隔离半导体衬底100表面所形成的器件。栅介质层的材料可以是氧化硅或氧化铪等高k介质材料，栅极的材料可以是掺杂多晶硅、金属、金属硅化物或其他导电材料。所述栅极结构120还可以包括侧墙结构(未标示)。
形成所述位于所述栅极结构两侧的凹槽110的步骤可以是，在所述半导体衬底表面形成硬掩膜层，所述硬掩膜层具有与后续形成的凹槽的位置及宽度对应的开口，然后沿所述开口刻蚀半导体衬底，形成凹槽110，所形成的凹槽的形状可以是U型、方形，或者∑(sigma)。因为在栅极结构两侧形成凹槽的工艺已为本领域技术人员所熟知，在此不再详述。
参考图1和图3，执行步骤S102，在所述凹槽110底部形成硅锗种子层130。
因为在形成源、漏区之后，会进行高温处理以激活掺杂离子，为了防止由于源、漏区的掺杂离子扩散到半导体衬底100中而引起源、漏区电阻率发生偏移，一般会先在所述栅极结构120两侧的凹槽的底部形成一层硅锗种子层130，所述硅锗种子层130可以起到防止源、漏区的掺杂离子向半导体衬底100扩散的作用。
此外，所述硅锗种子层的材料是硅锗，如果直接在凹槽表面形成锗含量比较高的硅锗体层，会因为锗的晶格常数远大于硅的晶格常数，而造成晶格不匹配，影响到硅锗体层与半导体衬底100之间的晶格匹配，并且可能会导致硅锗体层的应力释放，所以在硅锗体层与半导体衬底100之间形成锗含量比较低的硅锗种子层130，在本发明的一个实施例中，所述硅锗种子层130中锗的含量是18％。所述硅锗种子层130采用外延沉积工艺形成，具有很高的生长选择性，所以硅锗层只会形成在凹槽110的底部，而不会形成在栅极结构表面，又因为半导体衬底100表面具有硬掩膜层，所以也不会形成硅锗种子层130。
本实施例中的硅锗种子层130相当于本发明的实施例所提供的半导体结构形成方法中的第一硅锗层。
但是随着器件的小型化，以及对晶体管性能的要求的不断提高，以锗硅材料形成的源、漏区(即后续形成的硅锗体层)中锗的含量不断增加，硅锗种子层130与后续形成的硅锗体层之间锗含量相差过大，也会造成晶格不匹配，并导致后续形成的硅锗体层错位。为解决这一问题，在本发明中创造性地在硅锗种子层130与后续形成的硅锗体层之间形成锗含量沿从硅锗种子层130到硅锗体层的方向增加的第一硅锗渐变层。具体请参考下文。
参考图1和图4，执行步骤S103，在所述硅锗种子层130表面形成第一硅锗渐变层140。
所述第一硅锗渐变层140的形成工艺为选择性外延沉积工艺，温度600-1100摄氏度，压强1-500Torr。硅源气体为SiH4或SiH2Cl2，锗源气体为GeH4，还可以通入硼源气体，硼源气体为B2H6或BH3，通入的气体还包括H2和HCl，其中H2是载体气体，HCl是增加沉积的选择性。
即所述第一硅锗渐变层140的材料可以是锗硅，也可以是掺硼的锗硅。
在本发明的实施例中，在形成第一硅锗渐变层140的工艺中，工艺气体中的锗源气体的含量逐渐增加，所以所形成的第一硅锗渐变层140中锗的含量沿着图4中箭头所示的生长方向(即从硅锗种子层130到后续形成的硅锗体层的方向)逐渐增加。通过这种方法，所述第一硅锗渐变层140中锗的含量从硅锗种子层130到后续形成的硅锗体层逐渐增加，所以避免了因为晶格的不匹配而造成硅锗种子层130与后续形成的硅锗体层发生错位，所形成的第一硅锗渐变层140的厚度可以根据工艺需要进行调整，只需要提供足够的缓冲，避免硅锗体层错位即可。本领域技术人员应当明白，所述第一硅锗渐变层140中锗的含量整体上是增加的趋势即可，可以是呈直线增加，也可以是呈曲线增加，作为一个实施例，所述第一硅锗渐变层140中锗的含量还可以呈波浪线增加。
参考图1和图5，执行步骤S104，在所述第一硅锗渐变层140上形成硅锗体层150，且所述硅锗体层150表面低于半导体衬底100表面，并在栅极结构两侧硅锗体层内形成源/漏极。
所述硅锗体层150表面低于半导体衬底100表面的目的是在后续工艺中形成覆盖层，所述覆盖层可以提供后续形成金属硅化物的硅源。
在本发明的一个实施例中，所述硅锗体层150的形成工艺为，温度600-1100摄氏度，压强1-500torr，硅源气体为SiH4或SiH2Cl2，锗源气体为GeH4，硼源气体为B2H6或BH3，通入的气体还包括H2和HCl，H2的流量是0.1slm-50slm，硅源气体、锗源气体、硼源气体、HCl中任意一种的流量是1sccm-1000sccm。
作为一个实施例，在形成硅锗种子层130的步骤中，锗源气体的流量是8.7sccm；，在形成第一硅锗渐变层140的步骤中，在气体流量不变的情况下，锗源气体的流量逐渐从8.7sccm增加到30.0sccm；在形成硅锗体层150的步骤中，锗源气体的流量是30.0sccm。
在本发明的其他实施例中，所述硅锗体层150的形成工艺中可以不通入硼源气体，在形成硅锗体层之后，通过离子注入的方法，在硅锗体层中掺入硼离子。后续步骤中还包括进行退火处理以激活所掺入的硼离子，以形成源、漏区。
本实施例中的硅锗体层150相当于本发明的实施例所提供的半导体结构形成方法中的第二硅锗层。
参考图1和图6，执行步骤S105，在所述硅锗体层150表面形成覆盖层160。
本实施例中，所述覆盖层160的材料是硅或者硅锗。所述覆盖层160的作用是在后续形成金属硅化物的工艺中提供硅源。
相应地，本发明还提供通过上述方法所形成的PMOS晶体管，请参考图6，包括：
半导体衬底100，所述半导体衬底100表面具有栅极结构120，所述栅极结构120两侧的半导体衬底100内形成有凹槽；位于所述凹槽底部的硅锗种子层130；位于所述硅锗种子层130上的硅锗体层150，所述硅锗体层150构成源、漏区；位于所述硅锗种子层130与硅锗体层150之间的第一硅锗渐变层140。
作为一个实施例，还包括位于所述硅锗体层150表面的覆盖层160。
其中，所述硅锗体层150的锗含量大于硅锗种子层130的锗含量，所述第一硅锗渐变层140的锗含量沿从所述硅锗种子层130到所述硅锗体层150的方向逐渐增加。
进一步，所述第一硅锗渐变层140的锗含量呈直线增加或者呈曲线增加，或者呈波浪线增加。
第二实施例
请参考图7，本发明的第二实施例所提供的PMOS晶体管的形成方法与第一实施例所提供的PMOS晶体管的形成方法的区别在于：
还包括，在所述硅锗体层150表面与所述覆盖层360之间，形成第二硅锗渐变层370。所述第二硅锗渐变层370中锗的含量沿从硅锗体层150到覆盖层360的方向减小。具体地，所述第二硅锗渐变层370中锗只要整体呈现减小的趋势即可，可以是线性碱性，也可以是波浪式减小，比如说所述第二硅锗渐变层中锗的含量沿从所述硅锗体层到硅锗覆盖层的方向，呈直线减少或者呈抛物线减少，或者呈曲线减少。
作为一个实施例，所述覆盖层360的材料是硅锗，所述覆盖层360中锗的含量低于从硅锗体层150中锗的含量。在形成所述第二硅锗渐变层370的过程中，锗源气体的含量逐渐减小。
作为一个实施例，所述覆盖层360的材料是硅，在形成所述第二硅锗渐变层370的过程中，锗源气体的含量逐渐减小，直到为零，然后开始形成所述覆盖层360。
在第二实施例中，所述第二硅锗渐变层370中锗的含量沿从硅锗体层150到覆盖层360的方向逐渐减小，从而避免因为锗含量锐减而造成硅锗体层150发生错位。
其他工艺可以参见第一实施例。
在本发明的第二实施例中，所形成的第一硅锗渐变层140中锗的含量沿着从硅锗种子层130到硅锗体层锗150的方向逐渐增加，所以有助于提高晶格的匹配程度，避免因为从硅锗种子层130到硅锗体层150锗含量变化过大而造成硅锗体层错位；同时，所形成的第二硅锗渐变层370中锗的含量沿着从硅锗体层150到覆盖层360的方向逐渐减小，从而避免了因为从硅锗体层150到覆盖层360锗含量变化过大而造成的错位。
相应地，本发明还提供通过上述方法所形成的PMOS晶体管，请参考图7，包括：
半导体衬底100，所述半导体衬底表面形成有栅极结构120，所述栅极结构120两侧形成有凹槽；
位于所述凹槽底部的硅锗种子层130；
位于所述硅锗种子层130表面的第一硅锗渐变层140；
位于所述第一硅锗渐变层140表面的硅锗体层150，所述硅锗体层150构成源、漏区；
位于所述硅锗体层150表面的第二硅锗渐变层370；
位于所述第二硅锗渐变层370表面的覆盖层360。
具体地，所述硅锗体层150的锗含量大于硅锗种子层140的锗含量，所述第一硅锗渐变层140的锗含量沿从硅锗种子层130到硅锗体层锗150的方向逐渐增加。
具体地，所述第一硅锗渐变层140的锗含量呈直线增加或者呈抛物线增加，或者呈波浪线增加。
与现有技术相比，本发明具有以下优点：本发明在硅锗种子层与硅锗体层之间形成第一硅锗渐变层，所述第一硅锗渐变层中锗的含量沿从硅锗种子层到硅锗体层的方向逐渐增加，从而避免了因为硅锗种子层与硅锗体层之间锗含量相差过大，而引起的硅锗体层错位；
进一步，在本发明的实施例中，还可以在硅锗体层与覆盖层之间形成锗含量沿从硅锗体层到覆盖层的方向减小的第二硅锗渐变层，从而同时避免因为硅锗种子层与硅锗体层之间锗含量相差过大，而引起的硅锗体层错位，和因为硅锗体层与覆盖层之间锗含量相差过大，而引起硅锗体层错位。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (21)
1.一种半导体结构形成方法，包括：
提供半导体衬底，所述半导体衬底内具有凹槽；
在所述凹槽底部形成第一硅锗层；
在所述第一硅锗层上形成第二硅锗层；
其特征在于，还包括：在所述第一硅锗层和第二硅锗层之间形成第一硅锗渐变层。
2.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述第一硅锗渐变层的方法为：在形成所述第一硅锗层后，将锗源气体的含量逐渐增加直至形成所述第一硅锗渐变层。
3.如权利要求2所述的半导体结构形成方法，其特征在于，所述第一硅锗层的锗含量小于第二硅锗层的锗含量。
4.如权利要求3所述的半导体结构形成方法，其特征在于，所述第一硅锗渐变层的锗含量沿第一硅锗层到第二硅锗层的方向逐渐增加。
5.如权利要求4所述的半导体结构形成方法，其特征在于，所述第一硅锗渐变层的锗含量沿第一硅锗层到第二硅锗层的方向呈直线增加或者呈抛物线增加，或者呈波浪线增加。
6.一种半导体结构，包括：半导体衬底，所述半导体衬底内具有凹槽；位于所述凹槽底部的第一硅锗层；位于第一硅锗层上的第二硅锗层；其特征在于，还包括：位于第一硅锗层与第二硅锗层之间的第一硅锗渐变层。
7.一种PMOS晶体管形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有栅极结构，所述栅极结构两侧的半导体衬底内形成有凹槽；
在所述凹槽底部形成硅锗种子层；
在所述硅锗种子层表面形成第一硅锗渐变层；
在所述第一硅锗渐变层上形成硅锗体层，且所述硅锗体层表面低于半导体衬底表面，并
在栅极结构两侧硅锗体层内形成源/漏极。
8.如权利要求7所述的PMOS晶体管形成方法，其特征在于，形成第一硅锗渐变层的方法为：形成所述硅锗种子层后，将锗源气体的含量逐渐增加直至形成所述第一硅锗渐变层。
9.如权利要求8所述的PMOS晶体管形成方法，其特征在于，所述硅锗种子层的锗含量小于硅锗体层的锗含量。
10.如权利要求9所述的PMOS晶体管形成方法，其特征在于，所述第一硅锗渐变层的锗含量沿硅锗种子层到硅锗体层的方向逐渐增加。
11.如权利要求10所述的PMOS晶体管形成方法，其特征在于，所述第一硅锗渐变层的锗含量沿硅锗种子层到硅锗体层的方向呈直线增加或者呈抛物线增加，或者呈波浪线增加。
12.如权利要求7所述的PMOS晶体管形成方法，其特征在于，在硅锗体层形成之后，还包括：在所述硅锗体层表面形成覆盖层。
13.如权利要求9所述的PMOS晶体管形成方法，其特征在于，所述覆盖层的材料是硅锗，所述覆盖层中的锗含量小于硅锗体层中锗含量。
14.如权利要求9所述的PMOS晶体管形成方法，其特征在于，所述覆盖层的材料是硅。
15.如权利要求10或11所述的PMOS晶体管形成方法，其特征在于，还包括：在覆盖层和硅锗体层之间形成第二硅锗渐变层。
16.如权利要求15所述的PMOS晶体管形成方法，其特征在于，形成所述第二硅锗渐变层的方法为：形成所述硅锗体层后，将锗源气体的含量逐渐减少直至形成所述第二硅锗渐变层。
17.如权利要求15所述的PMOS晶体管形成方法，其特征在于，所述第二硅锗渐变层中锗的含量沿从所述硅锗体层到硅锗覆盖层的方向，呈直线减少或者呈抛物线减少，或者呈曲线减少。
18.如权利要求7所述的PMOS晶体管形成方法，其特征在于，所述硅锗种子层的材料是硅锗，所述硅锗体层的材料是硅锗或掺硼的硅锗，所述第一硅锗渐变层的材料是硅锗，或者是掺硼的硅锗。
19.如权利要求7所述的PMOS晶体管形成方法，其特征在于，所述第一硅锗渐变层的形成工艺为温度600-1100摄氏度，压强1-500Torr。
20.如权利要求7所述的PMOS晶体管形成方法，其特征在于，所述硅锗体层的形成工艺为，温度600-1100摄氏度，压强1-500torr，硅源气体为SiH4或SiH2Cl2，锗源气体为GeH4，硼源气体为B2H6或BH3，通入的气体还包括H2和HCl，H2的流量是0.1slm-50slm，硅源气体、锗源气体、硼源气体、HCl中任意一种的流量是1sccm-1000sccm。
21.一种PMOS晶体管，包括：半导体衬底，所述半导体衬底表面具有栅极结构，所述栅极结构两侧的半导体衬底内形成有凹槽；位于所述凹槽底部的硅锗种子层；位于所述硅锗种子层上的硅锗体层，所述硅锗体层构成源、漏区，其特征在于，还包括：位于所述硅锗种子层与硅锗体层之间的第一硅锗渐变层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110180763.5A CN102856202B (zh) | 2011-06-29 | 半导体结构及其形成方法，pmos晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110180763.5A CN102856202B (zh) | 2011-06-29 | 半导体结构及其形成方法，pmos晶体管及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102856202A true CN102856202A (zh) | 2013-01-02 |
| CN102856202B CN102856202B (zh) | 2016-12-14 |
Family
ID=
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928390A (zh) * | 2013-01-10 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的制作方法 |
| CN103943507A (zh) * | 2014-03-24 | 2014-07-23 | 上海华力微电子有限公司 | 嵌入式锗硅外延位错缺陷的改善方法 |
| CN104253090A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
| CN104425375A (zh) * | 2013-08-27 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN105575763A (zh) * | 2014-10-15 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 应力层的形成方法和晶体管的形成方法 |
| CN105590840A (zh) * | 2014-10-21 | 2016-05-18 | 上海华力微电子有限公司 | 嵌入式锗硅的制备方法 |
| CN104183493B (zh) * | 2013-05-21 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的制作方法 |
| CN106783965A (zh) * | 2016-12-01 | 2017-05-31 | 上海华力微电子有限公司 | 一种锗硅源漏极及制备方法 |
| CN109962108A (zh) * | 2017-12-22 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| WO2023133980A1 (zh) * | 2022-01-17 | 2023-07-20 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982944A (ja) * | 1995-09-18 | 1997-03-28 | Toshiba Corp | 歪シリコン電界効果トランジスタ及びその製造方法 |
| CN1689149A (zh) * | 2002-10-07 | 2005-10-26 | 因芬尼昂技术股份公司 | 具局部源极/漏极绝缘场效晶体管及其制造方法 |
| US20070187767A1 (en) * | 2006-02-13 | 2007-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device including misfet |
| CN101087002A (zh) * | 2006-06-09 | 2007-12-12 | 国际商业机器公司 | 具有应力器件沟道的半导体结构及其形成方法 |
| CN101496142A (zh) * | 2006-07-25 | 2009-07-29 | 信越半导体股份有限公司 | 半导体基板的制造方法 |
| US20100148217A1 (en) * | 2008-12-11 | 2010-06-17 | Danielle Simonelli | Graded high germanium compound films for strained semiconductor devices |
| CN101764062A (zh) * | 2008-12-22 | 2010-06-30 | 台湾积体电路制造股份有限公司 | 具有高掺杂源/漏极和应变增强器的n型场效应晶体管 |
| US7829442B2 (en) * | 2002-08-23 | 2010-11-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| US20110057270A1 (en) * | 2009-09-10 | 2011-03-10 | Fujitsu Semiconductor Limited | Semiconductor device |
| CN102104067A (zh) * | 2009-12-17 | 2011-06-22 | 中芯国际集成电路制造(上海)有限公司 | 一种外延生长源/漏区的晶体管及制造方法 |
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982944A (ja) * | 1995-09-18 | 1997-03-28 | Toshiba Corp | 歪シリコン電界効果トランジスタ及びその製造方法 |
| US7829442B2 (en) * | 2002-08-23 | 2010-11-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| CN1689149A (zh) * | 2002-10-07 | 2005-10-26 | 因芬尼昂技术股份公司 | 具局部源极/漏极绝缘场效晶体管及其制造方法 |
| US20070187767A1 (en) * | 2006-02-13 | 2007-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device including misfet |
| CN101087002A (zh) * | 2006-06-09 | 2007-12-12 | 国际商业机器公司 | 具有应力器件沟道的半导体结构及其形成方法 |
| CN101496142A (zh) * | 2006-07-25 | 2009-07-29 | 信越半导体股份有限公司 | 半导体基板的制造方法 |
| US20100148217A1 (en) * | 2008-12-11 | 2010-06-17 | Danielle Simonelli | Graded high germanium compound films for strained semiconductor devices |
| CN101764062A (zh) * | 2008-12-22 | 2010-06-30 | 台湾积体电路制造股份有限公司 | 具有高掺杂源/漏极和应变增强器的n型场效应晶体管 |
| US20110057270A1 (en) * | 2009-09-10 | 2011-03-10 | Fujitsu Semiconductor Limited | Semiconductor device |
| CN102104067A (zh) * | 2009-12-17 | 2011-06-22 | 中芯国际集成电路制造(上海)有限公司 | 一种外延生长源/漏区的晶体管及制造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928390B (zh) * | 2013-01-10 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的制作方法 |
| CN103928390A (zh) * | 2013-01-10 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的制作方法 |
| CN104183493B (zh) * | 2013-05-21 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的制作方法 |
| CN104253090A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
| CN104425375A (zh) * | 2013-08-27 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN104425375B (zh) * | 2013-08-27 | 2017-06-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103943507A (zh) * | 2014-03-24 | 2014-07-23 | 上海华力微电子有限公司 | 嵌入式锗硅外延位错缺陷的改善方法 |
| CN105575763A (zh) * | 2014-10-15 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 应力层的形成方法和晶体管的形成方法 |
| CN105575763B (zh) * | 2014-10-15 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 应力层的形成方法和晶体管的形成方法 |
| CN105590840A (zh) * | 2014-10-21 | 2016-05-18 | 上海华力微电子有限公司 | 嵌入式锗硅的制备方法 |
| CN106783965A (zh) * | 2016-12-01 | 2017-05-31 | 上海华力微电子有限公司 | 一种锗硅源漏极及制备方法 |
| CN109962108A (zh) * | 2017-12-22 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN109962108B (zh) * | 2017-12-22 | 2022-05-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| WO2023133980A1 (zh) * | 2022-01-17 | 2023-07-20 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10361201B2 (en) | Semiconductor structure and device formed using selective epitaxial process | |
| US7101742B2 (en) | Strained channel complementary field-effect transistors and methods of manufacture | |
| CN101989617B (zh) | 用于半导体晶体管的垂直鳍状结构及其制造方法 | |
| CN101304043B (zh) | 半导体结构 | |
| US7175709B2 (en) | Epitaxy layer and method of forming the same | |
| US7683436B2 (en) | Semiconductor device having a pole-shaped portion and method of fabricating the same | |
| CN105448991B (zh) | 晶体管及其形成方法 | |
| US20100025743A1 (en) | Transistor with embedded si/ge material having enhanced boron confinement | |
| US20080122002A1 (en) | Stress enhanced cmos circuits and methods for their fabrication | |
| JP2013545289A (ja) | ＳｉＧｅチャネルを有するｐＦＥＴ接合プロフィールのための方法および構造体 | |
| CN103426926B (zh) | 半导体结构及其形成方法、pmos晶体管及其形成方法 | |
| US8334569B2 (en) | Transistor with embedded Si/Ge material having enhanced across-substrate uniformity | |
| US8062952B2 (en) | Strain transformation in biaxially strained SOI substrates for performance enhancement of P-channel and N-channel transistors | |
| US9356019B2 (en) | Integrated circuit with on chip planar diode and CMOS devices | |
| CN102931058B (zh) | 半导体结构的形成方法,pmos晶体管的形成方法 | |
| KR20080040551A (ko) | 전계 효과 트랜지스터의 성능 향상을 위한 컨포말하지 않은스트레스 라이너 | |
| CN1979786B (zh) | 制作应变硅晶体管的方法 | |
| US8853752B2 (en) | Performance enhancement in transistors by providing a graded embedded strain-inducing semiconductor region with adapted angles with respect to the substrate surface | |
| CN102903639A (zh) | Mos晶体管、具有应力层的衬底及其形成方法 | |
| CN107799472B (zh) | 一种半导体器件的制造方法 | |
| CN102856202A (zh) | 半导体结构及其形成方法，pmos晶体管及其形成方法 | |
| CN103426766B (zh) | Pmos晶体管及其形成方法 | |
| CN107919368B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| US8872272B2 (en) | Stress enhanced CMOS circuits and methods for their manufacture | |
| US10090170B2 (en) | Semiconductor fabrication method including non-uniform cover layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |