CN101087002A - 具有应力器件沟道的半导体结构及其形成方法 - Google Patents

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Abstract

具有应力器件沟道的半导体结构及其形成方法。一种具有分级的掺杂剂分布的多层埋置应力器，其用于在半导体结构中对器件沟道区引发应力。本发明的多层埋置应力器在半导体结构的如下区域内形成，其中典型地定位有源极/漏极区。本发明的多层埋置应力器包括非掺杂或轻掺杂的第一共形外延半导体层，和相对于第一外延半导体层高掺杂的第二外延半导体层。第一和第二外延半导体层的每一个具有相同的点阵常数，其与埋置它们的基片的点阵常数不同。包含本发明多层埋置应力器的结构在应力接近度和短沟道效应之间获得了良好的平衡，甚至消除或大大减少了在形成深源极/漏极区期间通常会产生的任何可能的缺陷。

Description

具有应力器件沟道的半导体结构及其形成方法
技术领域
本发明涉及一种半导体器件及其形成方法。更明确地讲，本发明涉及一种互补金属氧化物半导体(CMOS)结构，其包括多层埋置应力器(streesor)，具有分级的(graded)掺杂剂分布和至少一个共形的第一外延(epi)半导体。
背景技术
半导体器件基片内部的机械应力被广泛地用于调节器件性能。例如，在通用Si技术中，晶体管沟道沿着硅的{110}面取向。在这种布置中，当沟道受到沿着膜方向的压缩应力和/或沿着与沟道垂直方向的拉伸应力时，空穴的迁移率提高，而当硅膜受到沿着膜方向的拉伸应力和/或沿着与沟道垂直方向的压缩应力时，电子的迁移率提高。因此，能够在p沟道场效应晶体管(pFET)和/或n沟道场效应晶体管(nFET)的沟道区内有利地产生压缩和/或拉伸应力，以提高这种器件的性能。
一种可能的用于产生所需应力硅沟道区的方法是在CMOS器件的源极和漏极区形成埋置的SiGe或Si:C应力器(也就是应力阱)，从而在源极和漏极区之间的沟道区内引发压或拉伸应力。尽管现在埋置应力器技术是众所周知的，但是将埋置的应力器集成进常规CMOS的工艺流程是极具挑战性的。CMOS器件的性能范围强烈地取决于埋置应力器自身所产生的应力、埋置应力器中的活性掺杂剂浓度和埋置应力器与器件沟道区的接近度。
大量致力于这一主题材料的技术研发表明了克服埋置应力器技术中上述各种缺陷的重要性。该技术中的一些最新进展在如下的文献中能够发现，例如，美国专利No.6,921,913；6,831,292；6,844,227；6,323,525；和5,442,205，以及美国专利申请公布No.20050082522和20040262694A1。
尽管在半导体工业中已经取得了这些进展，但是仍然需要进一步提高埋置应力器技术，以便在应力器接近度与短沟道效应之间获得良好的平衡。而且，还需要有一种能够消除可能的缺陷产生的埋置应力器技术，在现有技术的埋置应力器技术中，缺陷典型地在离子注入深源极/漏极区期间产生。
发明内容
在本发明中，提供了一种多层埋置应力器，其具有分级的掺杂剂分布和至少一个共形的第一外延半导体层。本发明的多层应力器在通常定位有源极/漏极区的半导体结构区域内形成。该具有本发明多层埋置应力器的结构在应力器接近度与短沟道效应之间获得了良好的平衡，甚至消除或者大大减少了通常在使用深注入形成深源极/漏极区期间产生的任何可能的缺陷。
根据本发明，提供了一种包含本发明多层埋置应力器的半导体结构，其包括：
至少一个场效应晶体管，其位于半导体基片的一个表面上；和
多层埋置应力器，其具有分级的掺杂剂分布和至少一个第一共形外延半导体层，该外延半导体层位于该至少一个场效应晶体管的占位区(footprint)上和所述半导体基片的凹陷区内，其中所述多层埋置应力器在所述至少一个场效应晶体管的沟道区上引发应力。
在本发明的一个实施例中，该至少一个场效应晶体管(FET)是pFET，该多层埋置应力器包括SiGe。在本发明的另一个实施例中，该至少一个场效应晶体管是nFET，该多层埋置应力器包括Si:C。在本发明的另外一个实施例中，该结构包括至少一个pFET和至少一个nFET，它们由隔离区分离，其中与所述pFET相关的所述多层埋置应力器包括SiGe，而该与所述nFET相关的多层埋置应力器包括Si:C。
如上所述，该多层埋置应力器至少包括共形布置于基片凹陷区内的第一外延半导体层。第一外延半导体层可以是非掺杂或轻掺杂的。本发明的多层埋置应力器还包括第二外延半导体层，其位于第一外延半导体层的顶上。该第二外延半导体层相对于第一外延半导体层的掺杂剂浓度是高掺杂的。
在单晶Si基片上形成pFET的实施例中，该多层埋置应力器包括共形布置于凹陷区内的第一外延SiGe层和位于第一外延SiGe层顶上的第二外延SiGe层。根据本发明，第一外延SiGe层是非掺杂或轻掺杂的。而第二外延SiGe层相对于第一外延SiGe层是高掺杂的。
在单晶Si基片上形成nFET的实施例中，该多层埋置应力器包括共形布置于凹陷区内的第一外延Si:C层和位于第一外延Si:C层顶上的第二外延Si:C层。根据本发明，第一外延Si:C层是非掺杂或轻掺杂的。而第二外延Si:C层相对于第一外延Si:C层是高掺杂的。
根据上述的结构，本发明还提供一种制造该结构的方法。大体上，本发明的方法包括：
提供至少一个场效应晶体管，其在半导体基片的一个表面上有扩展间隔件(extension spacer)，所述半导体基片在该至少一个场效应晶体管的占位区上有凹陷区；
在所述凹陷区内所述半导体基片的暴露表面上共形生长第一外延半导体层，所述第一外延半导体层的点阵常数与所述半导体基片的点阵常数不同；
在所述第一外延半导体层上形成第二外延半导体层，其中所述第二外延半导体的点阵常数与第一外延半导体层的相同，并且比第一外延半导体层的掺杂剂浓度更高；和
在所述第一和第二外延半导体层的上部内形成扩展区。
注意，因为第一外延(epi)半导体层与凹陷区共形地形成，因此如此形成的多层埋置应力器(例如第一和第二外延半导体层的组合)与形成于半导体基片内的凹陷区的轮廓相同。在本发明的一些实施例中，多层埋置应力器基本上没有圆角。
附图说明
图1是显示一种结构的图示(剖面图)，其中基片在位于包含单窄间隔件的场效应晶体管的占位区上的部分是凹陷的。
图2是显示图1的结构在共形布置了第一外延半导体层之后的图示(剖面图)，其中该第一外延半导体层的点阵常数与基片凹陷区域内基片的点阵常数不同。
图3是显示图2的结构在布置了第二外延半导体层之后的图示(剖面图)，其中第二外延半导体层的点阵常数与基片凹陷区内第一外延半导体层的点阵常数相同。
图4是显示图3的结构在第一和第二半导体层上部分内形成源极/漏极扩展区期间的图示(剖面图)。
图5是显示图4的结构在形成紧邻第一窄间隔件的第二较宽间隔件之后的图示(剖面图)。
具体实施方式
现在将参考下文本专利申请附加的讨论和附图对本发明进行更详细的说明，本发明提供了一种结构，其包括紧邻器件沟道的多层埋置应力器，并且本发明还提供了制造这种结构的方法。注意，附图只是出于例证的目的提供的，因此并没有按照比例加以绘制。
在下文的说明中，提出了大量特殊的细节，例如特殊的结构、部件、材料、尺寸、处理步骤和技巧，以便获得对本发明的完全理解。然而，本领域的普通技术人员应当意识到，本发明可以在没有这些特殊细节的情况下实现。在其他情况下，没有对众所周知的结构或工艺步骤进行详细的说明，以避免模糊本发明的描述。
应当理解，当提到一个元件，例如一个层、区域或基片，位于另一个元件的“上面”或“上方”时，它可以直接位于另一个元件上，或者也可以存在隔离元件。对比地，当提到一个元件“直接位于”或“直接处于”另一个元件的“上面”或“上方”时，则不存在隔离元件。还应当理解，当提到一个元件位于另一个元件的“下面”或“下方”时，它可以直接位于另一个元件下面，或者也可以存在隔离元件。对比地，当提到一个元件“直接位于”或“直接处于”另一个元件的“下面”或“下方”时，则不存在隔离元件。
如上所述，在半导体基片内提供了多层埋置应力器，其具有分级的掺杂剂分布和共形布置在提供于半导体基片中的凹陷区内的至少一个第一外延半导体层，用于在具有至少一个CMOS器件的半导体结构内使用。本发明的多层应力器形成于半导体结构中典型地具有源极/漏极区的区域内。含有本发明多层埋置应力器的结构在应力接近度和短沟道效应之间实现了良好的平衡，甚至消除或大大减少了通常在形成深源极/漏极区期间产生的可能的缺陷。在本发明的一些实施例中，本发明的多层埋置应力器基本上不包含圆角。
首先参考图1，其图解了本发明采用的初始结构10。如图所示，初始结构10包括半导体基片12，其中形成有至少一个隔离区14(在附图中具体显示了一对隔离区)。初始结构10还包括凹陷区16，其形成于半导体基片12的一部分内。该凹陷区16位于至少一个场效应晶体管(FET)18的占位区上。
尽管图1和其余的附图都显示了单一的FET，但是本发明也考虑在同一个半导体基片12上形成多个FET。多个FET可以具有相同的导电性(也就是全为nFET或全为pFET)。选择地，多个FET可以具有不同的导电性(也就是，一些为nFET而一些为pFET)。当形成不同的多个FET时，采用与图1-5所示相同的基本工艺步骤，只是可以使用阻挡掩模处理一组的FET，而保护另一组的FET。
该至少一个FET18包括栅极堆叠，其包括栅极电介质20、栅极导体22和电介质帽24。在栅极堆叠的一个侧壁上布置第一窄间隔件26。器件沟道25位于基片12的台面部分中。
初始结构的各个部件都用本领域技术人员熟知的传统材料构成。另外，初始结构10的制造，直到第一窄间隔件26的形成，但不包括凹陷区16的形成，都是利用本领域技术人员所熟知的技术。
本发明所采用的初始结构10的半导体基片12包括任何半导体材料，包括但不仅限于：Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其它III/V或II/V化合物半导体。半导体基片12也可以包括有机半导体或分层半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)。在本发明的一些实施例中，优选地，半导体基片12包括含Si半导体材料，也就是，含有硅的半导体材料。半导体基片12可以是掺杂的、非掺杂的或者其中含有掺杂和非掺杂区。根据本发明，半导体基片12具有第一点阵常数，其与随后形成的埋置多应力器的不同。
当采用SOI基片时，这些基片包括顶和底半导体，例如Si层，它们通过埋置的绝缘层至少部分分离。该埋置的绝缘层包括，例如，晶体或非晶体氧化物、氮化物或其任意组合。优选地，埋置绝缘层是一种氧化物。典型地，埋置绝缘层在层转移处理的初始阶段或在离子注入和退火处理，例如SIMOX(通过氧离子注入隔离)期间加以形成。
基片12可以具有单晶体取向，或者选择地，还可以采用具有不同晶体取向的表面区的混合半导体基片。混合基片允许在特定的晶体取向制造FET，提高所形成的特定FET的性能。例如，混合基片允许制造一种结构，其中能够在{110}晶向上形成pFET，同时在{100}晶向上形成nFET。当使用混合基片时，它可以具有类似SOI的性质、类似块体(bulk-like)的性质或者类似SOI和类似块体性质的组合。
半导体基片12还可以包括第一掺杂(n-或p-)区和第二掺杂(n-或p-)区。为清楚起见，在本发明的附图中没有具体显示掺杂区。第一掺杂区和第二掺杂区可以是相同的，或者它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区被称作“阱”。
然后，典型地在半导体基片12内形成至少一个隔离区14。隔离区14可以是沟槽隔离区(如图所示)或场氧化物隔离区。沟槽隔离区的形成是利用本领域技术人员所熟知的传统沟槽隔离工艺。例如，可以在形成沟槽隔离区时使用光刻、刻蚀并用沟槽电介质填充沟槽。任选地，在沟槽填充之前可以在沟槽内形成内衬，在沟槽填充之后执行致密化(densification)步骤，以及在沟槽填充之后进行平面化处理。场氧化物的形成可以采用所谓的局部硅氧化处理。注意，该至少一个隔离区在相邻栅极区之间提供了隔离，通常在相邻栅极具有相反导电性时需要如此。相邻栅极区可以具有相同的导电性(也就是，全为n-或p-型)，或者选择地，它们能够具有不同的导电性(也就是，一个为n-型，另一个为p-型)。
在本发明的这个方面，在形成FET 18时可以使用传统的CMOS工艺流程，包括沉积栅极堆叠的各种材料层、光刻和刻蚀。选择地，在形成FET 18时可以使用置换栅极处理。
如上所述，FET 18包括含有栅极电介质20的栅极堆叠、栅极导体22和电介质帽24。栅极电介质20布置在半导体基片12的一个表面上，能够通过热生长处理，例如氧化、氮化或氧氮化而加以形成。选择地，栅极电介质20能够通过沉积处理，例如化学气相沉积(CVD)、等离子体辅助CVD、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积和其它类似的沉积处理，加以形成。栅极电介质20还可以用上述处理的任意组合加以形成。
栅极电介质20包括介电常数为大约4.0或更大的绝缘材料。本文所提及的所有介电常数都是与真空相比，除非特殊提及。在一个实施例中，栅极电介质20包括高k材料。术语“高k”是指介电常数大于4.0，优选地大于7.0的电介质。明确地讲，本发明采用的栅极电介质20包括但不仅限于：氧化物、氮化物、氧氮化物和/或硅化物，包括金属硅化物和氮化金属硅化物。在一个实施例中，优选地，栅极电介质20包括氧化物，例如SiO2、HfO2、ZrO2、Ai2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、Ga2O3、GdGaO及它们的混合物。
栅极电介质20的物理厚度可以改变，但典型地，栅极电介质20的厚度为大约0.5-大约10nm，更典型的厚度为大约0.5-大约3nm。
接着，在栅极电介质20的上暴露表面上形成栅极导体22。栅极导体22包括导电材料，包括例如多晶Si、SiGe、金属、金属合金、金属硅化物、金属氮化物、金属碳化物或含有其多层的组合。当存在多层时，可以在每个导体层之间设置扩散阻挡层(未显示)，例如TiN或TaN。
栅极导体22的形成是利用传统的沉积处理，包括例如，化学气相沉积、等离子体增强化学气相沉积、原子层沉积、溅射、电镀、蒸镀和任何其它类似的沉积处理。在一个实施例中，其中使用多晶Si或SiGe作为栅极电极，可以使用原位沉积处理，或者选择地，在离子注入之后进行沉积。此时，在本发明中，栅极导体22可以通过离子注入进行掺杂，从而改变栅极电极的功函数。能够使用的掺杂剂离子的实例包括As、P、B、Sb、Bi、In、Al、Ga、Tl或其混合物。栅极导体22的厚度对于本发明而言并不重要。然而典型地，栅极导体22的厚度为大约20-大约250nm。
每个FET 18的栅极堆叠还包括位于栅极导体22表面上的电介质帽24。该电介质帽24包括氧化物、氮化物、氧氮化物或其任意组合，利用传统的沉积处理加以形成，包括例如CVD、PECVD和蒸镀。电介质帽24的厚度可以变化的范围典型地为大约10-大约100nm。
在形成栅极堆叠之前(在置换栅极处理流程中)或之后(在传统的CMOS处理流程中)形成的第一窄间隔件26，其构成材料与电介质帽24的电介质材料相同或不同。该第一窄间隔件26典型地通过沉积和刻蚀加以形成，并且在沿着其最底表面的宽度典型地为大约1-大约50nm。窄间隔件26也可以通过氧化处理加以形成。第一窄间隔件26还可被称作扩展间隔件，因为它通常存在于形成源极/漏极扩展区的时候。
在处理基片12、形成FET 18和第一窄间隔件26之后，利用第一窄间隔件26和电介质帽24作为刻蚀掩模在每个FET 18占位区上的基片12内形成至少一个凹陷区16。凹陷区16的形成可以使用各向异性刻蚀处理，例如反应离子刻蚀(RIE)。各向异性刻蚀处理提供的凹陷区16，其具有一个与隔离区14的外边缘对准的外边缘，和另一个与第一窄间隔件26基本上对准的边缘。术语“基本上对准”是指，各向异性刻蚀处理在FET 18的栅极堆叠下面提供很小或者不提供底切。作为在此提供凹陷区16优选技术的各向异性刻蚀还由于造成较小的沟槽隔离凹陷而有助于提高隔离。除了各向异性刻蚀之外，本发明还考虑利用各向同性刻蚀处理，其典型地在每个FET 18栅极堆叠的下面提供横向底切区(未显示)。
在如图1所示地在基片12内提供了凹陷区16之后，在凹陷区16内形成第一外延半导体层28，其点阵常数与下面的半导体基片12点阵常数不同。注意，第一外延半导体层28与第二外延半导体层30(在下文有更详细的说明)一起形成本发明的多层埋置应力器。例如图2显示了包含该第一外延半导体层28的最终结构。为了清晰起见，FET的各个元件在图2或其余附图中没有标定数字。
根据本发明，第一外延半导体层28是非掺杂、轻掺杂或其组合。“轻掺杂”是指第一外延半导体层28的掺杂剂浓度为大约1E18原子/cm3或者更低，更典型的掺杂剂浓度为大约1e14-1e18原子/cm3。根据待形成器件的类型，第一外延半导体层28内的掺杂剂可以是n-型或p-型掺杂剂。
当半导体基片12包括单晶硅时，第一外延半导体层28包括假SiGe或Si:C。因为第一外延半导体层28的点阵常数与半导体基片12的不同，因此在凹陷区15内会产生拉伸或压缩应力。该应力区进而将应力施加给FET的沟道区。例如，使用SiGe形成压缩应力埋置应力器，用于在pFET的沟道区内产生压缩应力。FET的沟道区是基片12位于FET 18栅极堆叠下面的区域。选择地，能够使用Si:C形成拉伸应力埋置应力器，用于在nFET的沟槽区域内产生拉伸应力。
根据本发明，第一外延半导体层28利用共形外延生长处理在凹陷区16内形成。利用共形外延处理确保第一外延半导体层28与限定凹陷区16的半导体基片12的暴露表面共形。也就是说，共形外延处理在凹陷区16内提供了遵循凹陷区16的轮廓的第一外延半导体层28。
第一外延半导体层28的厚度可以根据外延生长处理的精确条件而改变。这些条件对于本领域的技术人员而言是众所周知的，因此本文不再对外延生长条件进行更详细的说明。典型地，第一外延半导体层28的厚度为大约1-大约30nm，更典型的厚度为大约2-大约15nm。
接着，如图3所示，在第一外延半导体层28顶上的凹陷区16内形成第二外延半导体30，例如图3提供了该结构。根据本发明，第二外延半导体层30具有与第一外延半导体层28相同的点阵常数，并且典型地包括与第一外延半导体层28相同的半导体材料。然而，第二外延半导体层30与第一外延半导体层28的不同之处在于，第二外延半导体层是高掺杂的。“高掺杂”是指，掺杂剂浓度(p-型或n-型)大于1E18原子/cm3，更典型的掺杂剂浓度为大于1e18-大约1e22原子/cm3。在本发明的一个实施例中，当使用单晶Si基片时，第二外延半导体层30包括假SiGe或Si:C。
第二外延半导体层30通过传统的外延生长处理，包括上面提到的共形处理，加以形成。
图4显示了在源极/漏极扩展区的离子注入期间的结构，其中指代数字32表示在形成源极/漏极扩展区时使用的离子。注意，源极/漏极扩展区形成到第二外延半导体层30的上部分之中以及位于半导体基片12台面部分侧壁上的第一外延半导体层28的上部分之中。源极/漏极扩展区的离子注入的执行利用的是本领域技术人员熟知的标准条件。典型地，所提供的源极/漏极扩展具有一个浅结，掺杂剂浓度为1e19-1e23原子/cm3。在离子注入之后可以进行活性退火以活化注入的物质，或者可以在随后可能采用的热处理中对源极/漏极扩展进行活化。
在一些实施例中，可以和扩展注入一起执行晕轮注入(haloimplant)。在本发明的另一些实施例中，晕轮注入可以在使半导体基片凹陷之前执行。本发明中使用传统的晕轮注入条件。
图5显示的结构包括位于第一和第二外延半导体层上部分内的源极/漏极扩展区34。图5还显示了在形成了邻接第一窄间隔件26的第二宽间隔件36之后的结构。第二宽间隔件36典型地但不必总是包括与第一窄间隔件26不同的绝缘材料。第二宽间隔件36的宽度在沿着其邻近第二外延半导体层30的底表面加以测量时，是大约5-大约100nm。
因为第二外延半导体层30是高掺杂的，所以能够避免传统的深源极/漏极离子注入，因此在多埋置应力器(也就是，外延半导体层28和30)内不会引发损伤。然而在一些实施例中，也可以执行传统的深源极/漏极离子注入。
上述的处理提供了一种结构，其包括非常临近器件沟道并具有分级的掺杂剂分布的多层埋置应力器(也就是，外延半导体层28和30)。“非常临近”是指，本发明的应力器与器件沟道的距离为大约30nm或者更小。这个距离通常是第一窄间隔件26的宽度。在现有技术处理中，埋置应力器离器件沟道更远，典型地为上述第一和第二间隔件的宽度。
本专利申请的另一个优点在于，本发明具有分级的掺杂剂分布和共形布置在凹陷区内的至少第一外延半导体层的多层埋置应力器，与传统结构相比，提供了改善的阈值电压滚降(roll-off)，并且很少或没有短沟道效应。在外延处理或随后的热处理中，由于第一非掺杂或轻掺杂第一外延层，扩散进入沟道的掺杂剂要少得多，同时整个应力器与沟道非常临近，但显著降低了短沟道效应，并保持了高沟道应力。
尽管本发明是通过参考其优选的实施例加以具体显示和说明的，但是本领域的技术人员应当理解，在不背离本发明精神和范围的前提下，可以对形式和细节进行前述的和其他的改变。因此应当注意，本发明并不仅限于所描述和说明的精确形式和细节，其范围只由附加权利要求限定。

Claims (20)

1.一种半导体结构，其具有应力器件沟道，包括：
至少一个位于半导体基片的一个表面上的场效应晶体管；和
多层埋置应力器，其具有分级的掺杂剂分布和位于该至少一个场效应晶体管的占位区上，并处于所述半导体基片凹陷区内的至少第一共形外延半导体层，其中所述多层埋置应力器在所述至少一个场效应晶体管的沟道区上引发应力。
2.根据权利要求1的半导体结构，其中所述多层埋置应力器的点阵常数与半导体基片不同。
3.根据权利要求1的半导体结构，其中所述多层埋置应力器进一步包括位于所述第一共形外延半导体层的上面的第二外延半导体层。
4.根据权利要求1的半导体结构，其中所述第一外延半导体层是非掺杂的，或者掺杂剂浓度为大约1E18原子/cm3或者更低。
5.根据权利要求3的半导体结构，其中所述第二外延半导体层的掺杂剂浓度大于1E18原子/cm3。
6.根据权利要求1的半导体结构，其中所述半导体基片是单晶Si基片，且所述多层埋置应力器包括SiGe。
7.根据权利要求1的半导体结构，其中所述半导体基片是单晶Si基片，且所述多层埋置应力器包括Si:C。
8.根据权利要求1的半导体结构，其中所述至少一个场效应晶体管包括pFET和nFET，与所述pFET相关的所述多层埋置应力器受压缩应力，与所述nFET相关的所述多层埋置应力器受拉伸应力。
9.根据权利要求8的半导体结构，其中所述压缩应力多层埋置应力器包括SiGe，且所述拉伸应力多层埋置应力器包括Si:C。
10.根据权利要求1的半导体结构，在多层埋置应力器的上部分内进一步包括扩展区。
11.一种半导体，包括：
至少一个位于单晶Si基片的表面上的p-场效应晶体管；和
多层埋置SiGe应力器，其具有分级的掺杂剂分布和位于该至少一个p-场效应晶体管的占位区上并且处于所述基片的凹陷区内的至少第一共形外延半导体层，其中所述多层埋置SiGe应力器在所述至少一个p-场效应晶体管的沟道区上引发压缩应力。
12.一种形成具有应力器件沟道的半导体结构的方法，包括：
提供至少一个场效应晶体管，其在半导体基片的一个表面上有扩展间隔件，所述半导体基片在该至少一个场效应晶体管的占位区上有凹陷区；
在所述凹陷区内所述半导体基片的暴露表面上共形生长第一外延半导体层，所述第一外延半导体层的点阵常数与所述半导体基片的点阵常数不同；
在所述第一外延半导体层上形成第二外延半导体层，其中所述第二外延半导体的点阵常数与第一外延半导体层的相同，并且比第一外延半导体层的掺杂剂浓度更高；和
在所述第一和第二外延半导体层的上部内形成扩展区。
13.根据权利要求12的方法，其中所述凹陷区是通过各向异性刻蚀形成的。
14.根据权利要求12的方法，其中所述凹陷区是通过各项同性刻蚀形成的。
15.根据权利要求12的方法，其中所述第一外延半导体层是非掺杂的，或者掺杂剂浓度为大约1E18原子/cm3或更小。
16.根据权利要求12的方法，其中所述第二外延半导体层的掺杂剂浓度大于1E18原子/cm3。
17.根据权利要求12的方法，其中所述半导体基片是单晶Si基片，且所述第一和第二外延半导体层形成包括SiGe的多层埋置应力器。
18.根据权利要求12的方法，其中所述半导体基片是单晶Si基片，且所述第一和第二外延半导体层形成包括Si:C的多层埋置应力器。
19.根据权利要求12的方法，其中所述至少一个场效应晶体管包括pFET和nFET，且与所述pFET有关的所述第一和第二外延半导体层受压缩应力，与所述nFET有关的所述第一和第二外延半导体层受拉伸应力。
20.根据权利要求12的方法，进一步包括形成临近所述扩展间隔件的第二间隔件，所述第二间隔件在形成所述扩展区的所述步骤之后形成。
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