CN102598229B - 提高驱动电流的双层nFET埋设应激物元件和集成 - Google Patents

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Abstract

本发明公开一种包括双层nFET埋设应激物元件的半导体结构。双层nFET埋设应激物元件可集成到任何CMOS工艺流程中。双层nFET埋设应激物元件包括无注入损坏的第一外延半导体材料的第一层，其具有与半导体衬底的晶格常数不同的晶格常数并且在nFET栅极堆叠体的器件沟道中施加张应力。典型地并且在半导体由硅组成时，双层nFET埋设应激物元件的第一层由Si:C组成。双层nFET埋设应激物元件还包括第二外延半导体材料的第二层，其具有低于第一外延半导体材料的掺杂剂扩散阻力。典型地并且在半导体由硅组成时，双层nFET埋设应激物元件的第二层由硅组成。只有双层nFET埋设应激物元件的第二层包括注入的源极/漏极区域。

Description

提高驱动电流的双层nFET埋设应激物元件和集成
技术领域
本发明涉及半导体结构及其制造方法。特别地，本发明涉及用于n沟道场效应晶体管(nFET)的双层埋设应激物元件以及双层nFET埋设应激物元件的制造方法，该双层nFET埋设应激物元件显著减小了缺陷密度并且没有注入损坏。
背景技术
半导体器件的衬底内的机械应力广泛地用于调整诸如驱动电流的器件性能。例如，在一般的硅技术中，晶体管的沟道沿着硅的{110}面取向。在这种配置下，当沟道在膜方向上处于压应力之下和/或在垂直于沟道的方向上处于张应力之下时，空穴的迁移率提高，而当硅膜在膜方向上处于张应力之下和/或在垂直于沟道的方向上处于压应力之下时，电子的迁移率提高。因此，压应力和/或张应力可有利地产生在p沟道场效应晶体管(pFET)和/或n沟道场效应晶体管(nFET)的沟道区域中，以便提高这些器件的性能。
一种产生所希望的应力硅沟道区域的可行途径是在互补金属氧化物半导体(CMOS)器件的源极和漏极区域内形成埋设的SiGe或Si:C应激物(即应力阱)，以在位于源极区域和漏极区域之间的沟道区域中诱发压应力或张应力。例如，已经证明，在p沟道硅晶体管中通过采用在源极和漏极区域中埋设的SiGe应激物可显著提高空穴迁移率。对于n沟道硅晶体管，也已经证明，通过采用选择性的Si:C(其中C是取代的)可提高电子迁移率。
当Si:C应激物在Si的取代位置包括高含量C时，可向Si沟道施加较高的张应力。然而，在Si的取代位置具有高含量C的情况下极难于获得对氧化物和氮化物的选择性，这是由于Si中的极低碳可溶性(在小于10-6的量级)以及Si:C前体的反应气体对于获得选择性的不相容性。
此外，在典型的互补金属氧化物半导体(CMOS)工艺中集成埋设的Si:C很困难，这是因为注入工艺或退火工艺可使埋设的Si:C完全松弛。在包括埋设Si:C应激物的现有技术工艺中，在埋设的Si:C应激物中掺杂剂扩散是不可控的并且产生高缺陷密度。
发明内容
本发明公开一种包括双层nFET埋设应激物元件的半导体结构。在此应用中采用的双层nFET埋设应激物元件克服了与现有技术的Si:C埋设应激物元件相关的问题。此外，双层nFET埋设应激物元件可集成到任何CMOS工艺流程中。另外，双层nFET埋设应激物元件包括无注入损坏的第一外延半导体材料的第一层，第一外延半导体材料具有与半导体衬底的晶格常数不同的晶格常数并且在nFET栅极堆叠体的器件沟道中施加张应力。典型地并且在半导体由硅组成时，双层nFET埋设应激物元件的第一层由Si:C组成。双层nFET埋设应激物元件还包括第二外延半导体材料的第二层，第二外延半导体材料具有低于第一外延半导体材料的掺杂剂扩散阻力。双层nFET埋设应激物元件的第二层设置在双层nFET埋设应激物元件的第一层的上表面上。典型地并且在半导体由硅组成时，双层nFET埋设应激物元件的第二层由硅组成。双层nFET埋设应激物元件的第二层包括注入的源极/漏极区域。
在本发明的一个方面中，提供一种半导体结构，其包括双层nFET埋设应激物元件。该结构包括：至少一个nFET栅极堆叠体，设置在半导体衬底的上表面上。双层nFET埋设应激物元件实质上设置在成对的凹陷区域内至少一个nFET栅极堆叠体的底部，成对的凹陷区域位于至少一个nFET栅极堆叠体的相反侧上。双层nFET埋设应激物元件包括第一外延半导体材料的第一层和第二外延半导体材料的第二层，第一外延半导体材料具有与半导体衬底的晶格常数不同的晶格常数，并且在至少一个nFET栅极堆叠体下设置的器件沟道中施加张应力，第二外延半导体材料具有低于第一外延半导体材料的掺杂剂扩散阻力。该结构还包括源极/漏极区域，设置在双层nFET埋设应激物元件的第二层内，而不是双层nFET埋设应激物元件的第一层内。
在一个优选实施例中，提供一种半导体结构，其包括至少一个nFET栅极堆叠体，设置在半导体衬底的上表面上。双层nFET埋设应激物元件实质上设置在成对的凹陷区域内至少一个nFET栅极堆叠体的底部，成对的凹陷区域位于至少一个nFET栅极堆叠体的相反侧上。双层nFET埋设应激物元件包括由Si:C组成的第一层和由硅组成的第二层，第二层优选掺杂有磷，其设置在Si:C的第一层的上面。该结构还包括源极/漏极区域，设置在双层nFET埋设应激物元件的第二层内，而不在双层nFET埋设应激物元件的第一层内。
在本发明的另一个方面中，提供一种包括双层nFET埋设应激物元件的半导体结构的制造方法。该方法包括在nFET栅极堆叠体的底部处在半导体衬底内形成成对的凹陷区域。双层nFET埋设应激物元件形成在每一个凹陷区域内。双层nFET应激物元件包括第一外延半导体材料的第一层和第二外延半导体材料的第二层，第一外延半导体材料具有与半导体衬底的晶格常数不同的晶格常数，并且在至少一个nFET栅极堆叠体下设置的器件沟道中施加张应力，第二外延半导体材料具有低于第一外延半导体材料的掺杂剂扩散阻力。间隔体(即外部间隔体)形成为邻接nFET栅极堆叠体。间隔体的基底覆盖双层nFET应激物元件的第一层的上表面，并且延伸在双层nFET应激物元件的第二层的上表面上。源极/漏极区域采用间隔体作为离子注入掩模形成在双层nFET埋设应激物元件的第二层内，而不形成在双层nFET应激物元件的所述第一层内。
附图说明
图1是示出在本发明的一个实施例中可采用的初始结构的示意图(通过横截面图)，该初始结构包括具有在半导体衬底的上表面上设置的至少一个nFET栅极堆叠体的半导体结构。
图2是示出图1的初始结构在至少一个nFET栅极堆叠体的底部以半导体衬底形成凹陷区域后的示意图(通过横截面图)。
图3是示出图2的结构在每个凹陷区域内形成双层n-FET埋设应激物元件后的示意图(通过横截面图)。
图4是图3的结构在进一步的CMOS处理后的示意图(通过横截面图)，该处理包括间隔体的形成以及源极区域和漏极区域的形成，这里源极区域和漏极区域总称为源极/漏极区域。
图5是示出图4的结构在诸如硅化物的金属半导体合金接触形成在源极/漏极区域的顶部后的示意图(通过横截面图)。
具体实施方式
在下面的描述中，阐述了很多具体的细节，例如，特定的结构、部件、材料、尺寸、处理步骤和技术，以便提供对本发明某些方面的理解。然而，本领域的普通技术人员可理解的是，本发明可实施为没有这些具体的细节。在其它的情况下，已知的结构或处理步骤没有详细描述，以避免难以理解本发明。
应当理解的是，当作为层、区域或衬底的元件被称为“在另一个元件上”或“在另一个元件之上”时，其可直接在其它元件上，或者也可存在插入元件。相反，当元件被称为“直接在另一个元件上”或“直接在另一个元件之上”时，不存在插入元件。还应理解的是，当元件被称为“在另一个元件下”或“在另一个元件之下”时，其可直接在其它元件下或之下，或者可存在插入元件。相反，当元件被称为“直接在另一个元件下”或“直接在另一个元件之下”时，不存在插入元件。
现在，通过参考下面的讨论和本申请的附图更加详细地描述本发明。本申请的附图在下面被更加详细地参考，其为示例性目而提供，因此它们没有按比例绘制。
首先参见图1，其示出了本发明的一个实施例中可采用的初始结构10。初始结构10包括具有至少一个nFET器件区域14的半导体衬底12。半导体衬底12还可包括至少一个隔离区域(未具体示出)。初始结构10还包括在半导体衬底12的至少一个nFET器件区域14的上表面上设置的至少一个nFET栅极堆叠体18。典型图案化的至少一个nFET栅极堆叠体18从底部到顶部包括栅极电介质20、栅极电极22和可选的栅极电极帽24；栅极电极帽24这里也可称为电介质帽。至少一个间隔体26(其可称为内部间隔体)典型地设置在初始结构10中存在的每个nFET栅极堆叠体的侧壁上。在某些实施例中，不存在间隔体26。
应当注意的是，本发明还预期存在至少一个pFET栅极堆叠体(未示出)，其设置在半导体衬底12的pFET器件区域(未示出)的表面上。pFET器件区域和至少一个pFET栅极堆叠体可设置在图1所示的nFET器件区域14的左面和/或右面。
图1所示的初始结构10可通过传统的方法形成，并且包括本领域的技术人员已知的材料。例如，初始结构10的半导体衬底12可由任何半导体材料组成，包括但不限于Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP以及所有其它的III/V或II/VI族化合物半导体。半导体衬底12的半导体材料的晶格常数取决于所采用的半导体材料的类型。半导体衬底12也可包括有机半导体或层叠的半导体，例如，Si/SiGe、绝缘体上硅(SOI)、绝缘体上SiGe(SGOI)或绝缘体上锗(GOI)。在本发明的一个实施例中，半导体衬底12包括SOI衬底，其中顶部和底部半导体材料(例如Si)由埋设电介质(例如，埋设氧化物)分隔。在本发明的优选实施例中，半导体衬底12由体硅或绝缘体上硅组成。半导体衬底12可为掺杂的、未掺杂的或者其中包含掺杂区域和未掺杂区域。半导体衬底12可包括单一晶向，或者可包括具有不同晶向的至少两个共面表面区域(后者的衬底在本领域中称为混合衬底)。当采用混合衬底时，nFET典型地形成在{100}晶面上，而pFET典型地形成在{110}晶面上。因此，例如，nFET器件区域14可具有{100}晶面，而pFET器件区域(未示出)可具有{110}晶面。混合衬底可由本领域已知的技术形成。例如，参见共有的美国专利No.7,329,923、日期为2005年6月2日的美国公开No.2005/0116290以及美国专利No.7,023,055，每一个的全部内容通过引用结合于此。
至少一个隔离区域(未具体示出)典型地形成在半导体衬底12中，从而在半导体衬底12内形成器件区域。至少一个隔离区域可为沟槽隔离区域或场氧化物隔离区域。沟槽隔离区域可利用本领域的技术人员已知的传统沟槽隔离工艺形成。例如，在形成沟槽隔离区域中，可采用光刻、蚀刻和用沟槽电介质填充沟槽。可选择地，在沟槽填充前可在沟槽中形成衬垫，在沟槽填充后可执行致密化步骤，并且在沟槽填充后还可执行平坦化工艺。沟槽隔离区域的高度可通过执行湿蚀刻工艺调整，例如，用包含氢氟酸的溶液蚀刻。场氧化物可利用所谓的硅局部氧化工艺形成。
各器件区域(例如nFET器件区域14)可被掺杂(例如，通过离子注入工艺)，以在不同的器件区域内形成阱区。为了清楚起见，在本申请的附图中未具体示出阱区。pFET器件的阱区典型地包括n型掺杂剂，并且nFET器件的阱区典型地包括p型掺杂剂。相同导电类型器件的阱区的掺杂剂浓度可为相同的或不同的。同样，不同导电类型的阱区的掺杂剂浓度可为相同的或不同的。
在处理半导体衬底12后，利用本领域的技术人员已知的任何传统工艺形成至少一个nFET栅极堆叠体18；在形成至少一个nFET栅极堆叠体18之前、期间或之后，在pFET器件区域内也可形成至少一个pFET栅极堆叠体。在一个实施例中，通过沉积各种材料层，然后通过光刻和蚀刻来图案化沉积的材料层，形成至少一个nFET栅极堆叠体18。在本发明的另一个实施例中，至少一个nFET栅极堆叠体18通过置换栅极工艺形成，其包括采用虚设栅极材料。
虽然该技术用于形成至少一个nFET栅极堆叠体18，但是至少一个nFET栅极堆叠体18从底部到顶部包括栅极电介质20、栅极电极22和可选的栅极电极帽24。栅极电介质20包括任何栅极绝缘材料，该栅极绝缘材料例如包括氧化物、氮化物、氧氮化物或其多层堆叠。在本发明的一个实施例中，栅极电介质20是半导体氧化物、半导体氮化物或半导体氧氮化物。在本发明的另一个实施例中，栅极电介质20包括电介质金属氧化物，该电介质金属氧化物的介电常数大于氧化硅的介电常数(例如为3.9)。典型地，所采用的栅极电介质20的介电常数大于4.0，大于8.0的介电常数是更典型的。这样的电介质材料这里称为高k电介质。示范性的高k电介质包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐以及其合金。这些高k材料的多层堆叠也可用作栅极电介质20。x的每个值独立地为0.5至3，并且y的每个值独立地为从0至2。
栅极电介质20的厚度可根据其形成所采用的技术而变化。典型地，栅极电介质20的厚度为1nm至10nm，2nm至5nm的厚度是更加典型的。在将高k栅极电介质用作栅极电介质20时，高k栅极电介质可具有1nm的量级或更小的有效氧化物厚度。
栅极电介质20可由本领域的已知方法形成。在本发明的一个实施例中，栅极电介质20可通过沉积工艺形成，该沉积工艺例如为化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)和原子层沉积(ALD)。作为选择，栅极电介质20可通过热处理形成，该热处理例如为热氧化和/或热氮化。
至少一个nFET栅极堆叠体18的栅极电极22包括任何导电材料，该导电材料包括但不限于多晶硅、多晶硅锗、元素金属(例如，钨、钛、钽、铝、镍、钌、钯和铂)、至少一种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝和氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍和硅化钛)及其多层。在一个实施例中，栅极电极由nFET金属栅极组成。在一个实施例中，栅极电极由多晶硅组成。
栅极电极22可利用传统的沉积工艺形成，该沉积工艺例如包括化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发、物理气相沉积(PVD)、溅射、化学溶液沉积、原子层沉积(ALD)以及其它类似的沉积工艺。在将含Si材料用作栅极电极22时，可利用原位掺杂沉积工艺或者可利用沉积和后续的诸如离子注入或气相掺杂的步骤(其中将适当的杂质引入含Si材料中)，将含Si材料掺杂在适当的杂质内。在形成金属硅化物时，采用传统的硅化物工艺。
如此沉积的栅极电极22典型地具有10nm至100nm的厚度，20nm至50nm的厚度是更加典型的。
在本发明的某些实施例中，可选的栅极电极帽24可形成在栅极电极22的顶部上。可选的栅极电极帽24包括电介质的氧化物、氮化物、氧氮化物或其包括多层堆叠的任何组合。在一个实施例中，可选的电介质电极帽24由氮化硅组成。当存在可选的栅极电极帽24时，可选的栅极电极帽24利用本领域的技术人员已知的传统沉积工艺(例如包括CVD和PECVD)形成。作为选择，可选的栅极电极帽24可通过热处理形成，该热处理例如为氧化和/或氮化。可选的栅极电极帽24的厚度可根据所采用的实际帽材料以及其形成中所采用的工艺而变化。典型地，可选的栅极电极帽24具有5nm至200nm的厚度，10nm至50nm的厚度是更典型的。在栅极电极22为诸如多晶硅的含Si材料时，典型地采用可选的栅极电极帽24。
图1所示的初始结构10还包括至少一个间隔体26，至少一个间隔体26的基底设置在衬底12的上表面上。至少一个间隔体26的边缘设置在nFET栅极堆叠体18的侧壁上。至少一个间隔体26包括任何电介质材料，该电介质材料例如为氧化物、氮化物、氧氮化物或其任何组合。典型地，但不必总是，至少一个间隔体26由与可选的栅极电极帽24不同的材料组成。在一个实施例中，至少一个间隔体26由氧化硅或氮化硅组成。在另一个实施例中，至少一个间隔体26包括较薄的内部间隔体和较宽(相对于内部间隔体)的外部间隔体。在这样的实施例中，较薄的内部间隔体可由氧化硅组成，而较宽的外部间隔体可由氮化硅组成。
至少一个间隔体26可利用本领域的技术人员已知的工艺形成。例如，至少一个间隔体26可通过沉积间隔体材料以及后续的蚀刻形成。至少一个间隔体26的宽度在其基底上测量时典型地为2nm至50nm，在其基底上测量时5nm至15nm的宽度为更加典型的。
观察可见，尽管图1以及其余附图示出了单一nFET器件区域14和单一nFET栅极堆叠体18的存在，但是本发明也可在存在多于一个器件区域和/或多于一个栅极堆叠体时实施。当存在多于一个栅极堆叠体时，不同的栅极堆叠体可具有相同或不同的栅极电介质和/或栅极电极材料。不同的栅极电介质和栅极电极材料可利用阻挡掩模获得，该阻挡掩模用于阻挡一种类型的材料在一个区域上形成，而在不包括该阻挡掩模的另一个区域中形成该材料。在提供多于一个的栅极堆叠体时，栅极堆叠体可用于形成相同(例如，nFET)/或不同(例如，pFET)导电类型的FET。
图1所示的初始结构10还包括nFET延伸区域28。在图1中，标号28表示的区域之一是源极nFET延伸区域，而标号28表示的另一个区域是漏极nFET延伸区域。nFET延伸区域28可利用本领域的技术人员已知的延伸离子注入工艺形成在半导体衬底12中。至少一个nFET栅极堆叠体18和(如果存在)至少一个间隔体26用作延伸离子注入工艺期间的注入掩模。在注入延伸区域28后，可采用退火来激活延伸区域28。在离子注入步骤后可在任何时间执行的退火典型地在大于800℃的温度执行，大于850℃的温度为更加典型的。退火可利用任何传统退火工艺执行。可采用的退火示例例如包括快速热退火、炉内退火、激光退火、微波退火或这些技术的组合。退火的持续时间，即退火时间，可根据所采用的实际退火工艺以及退火温度而变化。典型地，退火执行的时间周期为10分钟或更短。退火典型地在惰性环境(例如，氦、氮和/或氩)中执行。在某些实施例中，退火可利用形成气体(氢和氮的混合)执行。
观察可见，半导体衬底12设置在至少一个nFET栅极堆叠体18下的部分(以延伸区域38为界)是器件沟道40。
在本发明的某些实施例中，执行可选的晕注入(halo implant)，其在初始结构10的半导体衬底12内形成可选的晕区(未示出)。可选的晕注入可利用本领域的技术人员已知的任何传统晕注入(例如，成角度的晕离子注入)执行。在可选的晕注入后，典型地在1350℃或更低的温度下执行可选的晕激活退火。在一个实施例中，可选的晕激活退火可包括激光退火或快速热退火。
参考图2，其示出了在至少一个nFET栅极堆叠体18的底部在半导体衬底12内形成成对的凹陷区域30后的图1的结构。观察可见，成对的凹陷区域30形成在特定栅极堆叠体的相反侧的衬底12内。利用本领域的技术人员已知的蚀刻技术形成成对的凹陷区域30，例如源极/漏极沟槽。至少一个nFET栅极堆叠体18和(如果存在)至少一个间隔体26用作蚀刻工艺期间的蚀刻掩模。凹陷区域30的深度在从衬底12的上表面到凹陷区域30的底部测量时典型地为20nm至150nm，30nm至70nm是更加典型的。
在形成成对的凹陷区域30中可采用的蚀刻包括湿蚀刻、干蚀刻或湿蚀刻与干蚀刻的组合。在一个实施例中，在形成成对的凹陷区域30中采用各向异性蚀刻。在另一个实施例中，在形成成对的凹陷区域30中采用各向同性蚀刻。在进一步的实施例中，在形成成对的凹陷区域30中可采用各向异性蚀刻和各向同性蚀刻的组合。在形成成对的凹陷区域30中采用干蚀刻时，干蚀刻可包括反应离子蚀刻(RIE)、等离子体蚀刻、离子束蚀刻和激光消融之一。在形成成对的凹陷区域30中采用湿蚀刻时，湿蚀刻包括诸如氢氧化铵的任何化学蚀刻剂，其选择性地蚀刻半导体衬底12的暴露的nFET器件区域14。在某些实施例中，在形成成对的凹陷区域30中可采用结晶学蚀刻工艺。
在图2所示的实施例中，该蚀刻在半导体衬底12内提供成对的凹陷区域30，其具有实质上笔直的侧壁32。实质上笔直的侧壁32可具有一些斜度。观察可见，凹陷区域之一在半导体衬底12内形成源极沟槽，而另一个凹陷区域在半导体衬底12内形成漏极沟槽。
在选择性实施例(未示出)中，可形成具有一对带小面的凹陷区域的结构。选择性结构可利用干蚀刻工艺以及后续的横向湿蚀刻工艺形成。横向湿蚀刻工艺例如可包括氢氧化铵。
参考图3，其示出了在每个凹陷区域30内形成双层nFET埋设应激物元件34后的图2的结构。双层nFET埋设应激物元件34包括第一外延半导体材料的第一层36和第二外延半导体材料的第二层38。如图所示，第一层36设置在半导体衬底12在凹陷区域30内的暴露表面上，而第二层38设置在第一层36的上表面上。
第一外延半导体材料的第一层36具有与半导体衬底12的晶格常数不同的晶格常数，并且能够增强器件沟道40的电子迁移率。在本发明的一个优选实施例中，并且在半导体衬底12由硅组成时，第一外延半导体材料的第一层36由碳化硅(Si:C)组成。
在一个实施例中，第一外延半导体材料的第一层36可不掺杂，即具有零掺杂剂浓度。就是说，第一层36可由本征半导体材料组成。在另一个实施例中，第一外延半导体材料的第一层36掺杂有n型掺杂剂。在掺杂时，第一外延半导体材料的第一层36可具有5E19原子/cm3至1E21原子/cm3的掺杂剂浓度，1E20原子/cm3至7E20原子/cm3的掺杂剂浓度是更加典型的。n型掺杂剂包括元素周期表的VA族的原子，例如，包括磷(P)、砷(As)和锑(Sb)，在本发明的某些实施例中P是优选的。
第一外延半导体材料的第一层36填充每个凹陷区域30的下部，并且覆盖半导体衬底12在每个凹陷区域30内的暴露侧壁。双层nFET应激物元件34的第一层的厚度典型地为2nm至40nm，15nm至30nm的厚度为更加典型的。
双层nFET埋设应激物元件34的第一层36利用本领域的技术人员已知的任何外延生长工艺形成在成对的凹陷区域30中。外延生长确保了第一外延半导体材料的第一层36是晶体的，并且与半导体衬底12的表面(其中形成第一层36)具有相同的结晶学结构。在一个实施例中，在形成第一外延半导体材料的第一层36中可采用保形的外延生长工艺。保形的外延工艺的使用确保了第一外延半导体材料的第一层36与半导体衬底12的限定每个凹陷区域的暴露表面共形。就是说，保形的外延工艺在成对的凹陷区域30内提供依照每个凹陷区域外形的第一外延半导体材料的第一层36。在第一层36掺杂的实施例中，第一层36可利用原位掺杂外延生长工艺形成，其中掺杂剂原子被结合在前体气体混合物中。在形成第一外延半导体材料的第一层中所采用的前体的类型是本领域的技术人员已知的。
然后，双层nFET埋设应激物元件34的第二层38形成在第一层36的上表面上。双层nFET埋设应激物元件34的第二层38包括第二外延半导体材料，第二外延半导体材料具有比第一层36的第一外延半导体材料低的掺杂剂扩散阻力。就是说，第二层38的第二外延半导体材料与第一层36的第一外延半导体材料相比具有较高的n型掺杂剂溶解性。典型地，第二层38的第二外延半导体材料与半导体衬底12具有相同的晶格常数。在本发明的优选实施例中，并且在半导体衬底12由硅组成时，双层nFET应激物元件34的第二层由硅组成。
在一个实施例中，双层nFET埋设应激物元件34的第二层38可不掺杂，即具有零掺杂剂浓度。就是说，双层nFET埋设应激物元件34的第二层38可由本征半导体材料组成。在另一个实施例中，双层nFET埋设应激物元件34的第二层38掺杂有n型掺杂剂。在掺杂时，双层nFET埋设应激物元件34的第二层38可具有5E21原子/cm3至1E21原子/cm3的掺杂剂浓度，8E19原子/cm3至4E20原子/cm3的掺杂剂浓度为更加典型的。n型掺杂剂包括与双层nFET埋设应激物元件34的第一层36内存在的相同或不同的n型掺杂剂，优选为相同的n型掺杂剂。
第二层38可部分地或完全填充每个凹陷区域的剩余部分。在一个实施例中，第二层38与半导体衬底12的上表面为实质上共面的。在另一个实施例中，第二层38的上表面设置在半导体衬底12的上表面下。在再一个实施例中，第二层38可延伸在半导体衬底12的上表面的顶部。
双层nFET埋设应激物元件34的第二层38可通过传统的外延生长工艺形成，该外延生长工艺包括以上相对于第一层36的第一外延半导体材料所述的保形的外延工艺。在形成第二层38中可采用任何已知的前体。在本发明的某些实施例中，双层nFET埋设应激物元件34的第一和第二层可形成为在形成这些层之间不破坏真空。在其它实施例中，双层nFET埋设应激物元件34的第一和第二层通过在每个外延生长步骤之间破坏真空而形成。
现在参考图4，其示出了进一步CMOS处理后的图3的结构，该处理包括形成另一个间隔体42(这里可称为相对于间隔体26的外间隔体)以及形成源极区域和漏极区域(这里统称为源极/漏极区域44)。在本发明的某些实施例中，并且在形成另一个间隔体42前，可选的栅极电极帽24可从结构中去除。可利用蚀刻剂执行可选的栅极电极帽24的去除，该蚀刻剂相对于至少一个间隔体26、下层的栅极电极22和双层nFET埋设应激物元件34的第二层38选择性地去除栅极电极帽材料。这样的蚀刻剂的示例包括但不限于反应离子蚀刻。
间隔体42利用与形成至少一个间隔体26中所采用的相同或不同的工艺形成。间隔体42可由与至少一个间隔体26相同或不同的电介质材料组成。在一个实施例中，间隔体42由与至少一个间隔体26相比不同的电介质材料组成。在一个实施例中，间隔体42是限定硅化物邻近的间隔体。间隔体42可通过传统的硅化物工艺和蚀刻形成。
在某些实施例中，并且在形成间隔体42前，至少一个间隔体26可被去除，并且间隔体42可形成为与nFET栅极堆叠体18的侧壁直接接触。间隔体42具有设置在双层nFET埋设应激物元件34的第一层36的一部分上面的基底以及延伸在双层nFET埋设应激物元件34的第二层38的一部分上的一部分。在所示的实施例中，间隔体42的横向边缘与至少一个间隔体26的侧壁直接接触。
在形成间隔体42后，源极/漏极区域44形成在双层nFET埋设应激物元件34的第二层38的上部暴露表面中。源极/漏极区域44利用源极/漏极离子注入工艺以及后续的退火形成。间隔体42用作离子注入掩模。利用使得没有注入部分发生在双层nFET应激物元件34的第一层中的条件执行源极/漏极的离子注入。这样，双层nFET埋设应激物元件34的第一层36不会被此离子注入损坏。因为双层nFET埋设应激物元件34的第一层36没有被损坏，所以保持了第一层36向器件沟道40施加的应力。就是说，在源极/漏极区域44的形成期间不发生双层nFET埋设应激物元件34的第一层36的松弛。这导致其驱动电流改善的较低电阻器件。再者，因为双层nFET埋设应激物元件的第一层36没有被损坏，即没有缺陷，所以阻止了双层nFET埋设应激物元件34的第一层36内的掺杂。典型地，源极/漏极离子注入利用As以1E15至5E15的剂量和5-40KeV的能量执行。
现在参考图5，其示出了进一步CMOS处理后的图4的结构，该处理包括形成金属半导体合金接触46。金属半导体合金接触46利用能够在半导体材料的上面形成金属半导体合金的任何工艺形成。在本发明的一个实施例中，金属半导体合金接触46利用硅化物工艺形成。硅化物工艺可与另一个间隔体42的外边缘自对准。硅化物工艺包括形成金属，该金属能够在与至少双层nFET埋设应激物元件34的第二层38上面的半导体材料反应时形成金属半导体合金。在形成金属半导体合金接触区域46中所采用的金属可包括但不限于钽、钛、钨、钌、钴、镍或这些材料的任何适当组合。诸如氮化钛或氮化钽的扩散阻隔体可形成在金属的上面。执行退火以导致金属和下层半导体材料之间反应，以形成金属半导体合金区域。典型地，退火在至少250℃或以上的温度下执行。可采用单一退火步骤或多个退火步骤。在已经执行退火后，去除任何未反应的金属和可选的扩散阻隔体。在某些实施例中，当可选的栅极电极帽24被去除并且栅极电极22由含Si材料组成时，金属半导体合金接触可直接地形成在栅极电极22的上面。
尽管本发明已经相对于其优选实施例进行了具体的图示和描述，但是本领域的技术人员可理解的是，可在形式上和细节上进行上述以及其它变化，而不脱离本发明的精神和范围。因此，本发明不限于所描述和图示的具体形式和细节，而是落入所附权利要求的范围内。

Claims (22)

1.一种半导体结构，包括：
至少一个nFET栅极堆叠体(18)，设置在半导体衬底(12)的上表面上；
双层nFET埋设应激物元件(34)，实质上设置在成对的凹陷区域(30)内所述至少一个nFET栅极堆叠体的底部，所述成对的凹陷区域位于所述至少一个nFET栅极堆叠体的相反侧上，所述双层nFET埋设应激物元件包括第一外延半导体材料的第一层(36)和第二外延半导体材料的第二层(38)，所述第一外延半导体材料具有与所述半导体衬底(12)的晶格常数不同的晶格常数，并且在所述至少一个nFET栅极堆叠体下设置的器件沟道中施加张应力，所述第二外延半导体材料具有低于所述第一外延半导体材料的阻力，其中所述双层nFET埋设应激物元件的所述第一层填充每个凹陷区域的下部并且完全覆盖所述半导体衬底在每个凹陷区域内暴露的侧壁；
间隔体，邻接所述nFET栅极堆叠体，其中所述间隔体的基部覆盖所述双层nFET埋设应激物元件的所述第一层的上表面并且延伸在所述双层nFET埋设应激物元件的所述第二层的上表面上；以及
源极/漏极区域(44)，设置在所述双层nFET埋设应激物元件的所述第二层内。
2.根据权利要求1所述的半导体结构，其中所述半导体衬底是体硅或绝缘体上硅。
3.根据权利要求2所述的半导体结构，其中所述双层nFET埋设应激物元件的所述第一层由Si:C组成，并且所述双层nFET埋设应激物元件的所述第二层由硅组成。
4.根据权利要求3所述的半导体结构，其中Si:C的所述第一层和硅的所述第二层二者都掺杂有n型掺杂剂。
5.根据权利要求3所述的半导体结构，其中Si:C的所述第一层和硅的所述第二层二者都是本征半导体材料。
6.根据权利要求1所述的半导体结构，其中所述成对的凹陷区域具有实质上笔直的侧壁。
7.根据权利要求1所述的半导体结构，其中所述成对的凹陷区域具有带小面的侧壁。
8.根据权利要求1所述的半导体结构，还包括金属半导体合金接触，所述金属半导体合金接触至少设置在所述双层nFET埋设应激物元件的所述第二层的顶表面上。
9.根据权利要求1所述的半导体结构，还包括至少一个内间隔体，所述至少一个内间隔体具有设置在所述半导体衬底的表面上的基底以及与所述至少一个nFET栅极堆叠体的侧壁接触的横向边缘，所述间隔体具有与所述至少一个内间隔体的侧壁接触的横向边缘。
10.根据权利要求1所述的半导体结构，其中所述间隔体是硅化物间隔体。
11.根据权利要求1所述的半导体结构，其中所述双层nFET应激物元件的所述第二层的顶表面与所述半导体衬底的所述上表面共面或者延伸在所述半导体衬底的所述上表面之上。
12.根据权利要求1所述的半导体结构，其中所述双层nFET埋设应激物元件的所述第一层不包括注入缺陷或损坏。
13.一种半导体结构的制造方法，包括：
在nFET栅极堆叠体(18)的底部处在半导体衬底(12)内形成成对的凹陷区域(30)；
在所述凹陷区域的每一个中形成第一外延半导体材料的第一层(36)，所述第一层具有与在所述凹陷区域内所述半导体衬底的暴露表面接触的下表面，并且所述第一外延半导体材料具有与所述半导体衬底的晶格常数不同的晶格常数并且在所述至少一个nFET栅极堆叠体下设置的器件沟道中施加张应力；
在所述第一层的上面形成第二外延半导体材料的第二层(38)，其中所述第二外延半导体材料具有低于所述第一外延半导体材料的掺杂剂扩散阻力，并且所述第一层和所述第二层形成双层nFET埋设应激物元件(34)；
形成邻接所述nFET栅极堆叠体的间隔体，其中所述间隔体的基底覆盖所述双层nFET应激物元件的所述第一层的上表面，并且延伸在所述双层nFET应激物元件的所述第二层的上表面上；以及
采用所述间隔体作为离子注入掩模，在所述双层nFET埋设应激物元件的所述第二层(38)内形成源极/漏极区域(44)。
14.根据权利要求13所述的方法，其中所述形成所述成对的凹陷区域包括湿蚀刻、干蚀刻或其组合。
15.根据权利要求13所述的方法，其中所述形成所述成对的凹陷区域包括干蚀刻以及后续的横向湿蚀刻工艺。
16.根据权利要求13所述的方法，其中所述双层nFET埋设应激物元件的所述第一层和所述第二层二者都通过外延生长工艺形成。
17.根据权利要求16所述的方法，其中所述外延生长工艺包括原位掺杂外延生长工艺。
18.根据权利要求13所述的方法，其中所述双层nFET埋设应激物元件的所述第一层和所述第二层形成为在每层的形成之间不破坏真空。
19.根据权利要求13所述的方法，还包括在所述衬底内形成晕注入区域，所述晕注入区域在形成所述双层nFET埋设应激物元件之前形成。
20.根据权利要求13所述的方法，还包括在所述源极/漏极区域的上面形成金属半导体合金接触。
21.根据权利要求13所述的方法，其中间隔体是在一个横向边缘处与内部间隔体接触的外间隔体。
22.根据权利要求21所述的方法，其中所述外间隔体是硅化物间隔体。
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