CN102906880B - 半导体结构及其制造方法 - Google Patents

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Abstract

公开了其中具有嵌入应力源元件的半导体结构。公开的结构包括位于半导体衬底（12）的上表面上的至少一个FET栅极叠层（18）。至少一个FET栅极叠层包括源极和漏极扩展区域（28），其位于半导体衬底中在至少一个栅极叠层的足印处。在源极和漏极扩展区域（28）之间并在下方的至少一个FET栅极叠层（18）之下还存在器件沟道（40）。该结构还包括嵌入应力源元件（33），位于至少一个FET栅极叠层的相对侧上并且在半导体衬底中。每个嵌入应力源元件都包括，从底部到顶部，具有不同于半导体衬底的晶格常数并且在器件沟道中施加应变的第一外延掺杂半导体材料的第一层（35）、位于第一层的顶上的第二外延掺杂半导体材料的第二层（36）以及位于第二层的上表面的掺杂剂的Δ单层。该结构还包括直接位于Δ单层（37）的上表面上的金属半导体合金接触（45）。

Description

半导体结构及其制造方法
相关申请的交叉引用
本申请涉及共同悬置并且共同转让的2010年4月21日提交的U.S.申请序列号No.12/764,329，在此引入其整个内容作为参考。
技术领域
本发明涉及半导体结构及其制造方法。更特定地，本发明涉及包括嵌入应力源元件的半导体结构，该应力源元件包括位于其上表面的掺杂剂的Δ单层。本发明还提供制造这样的半导体结构的方法。
背景技术
半导体器件衬底中的机械应力被广泛应用于调制如驱动电流的器件性能。例如，在一般的硅技术中，晶体管的沟道沿硅的{110}面取向。在此设置中，当沟道在膜方向中处于压缩应力下和/或在沟道的垂直方向中处于拉伸应力下时空穴迁移率增强，而当硅膜在膜方向中处于拉伸应力下和/或在沟道的垂直方向中处于压缩应力下时电子迁移率增强。因此，为了增强这样的器件的性能，在p-沟道场效应晶体管(pFET)和/或n-沟道场效应晶体管(nFET)中产生压缩和/拉伸应力是有利的。
用于产生期望的应力硅沟道区域的一个可能方法是在互补金属氧化物半导体(CMOS)器件的源极和漏极区域中形成嵌入SiGe或者Si:C应力源(即，应力阱)以在位于源极区域和漏极区域之间的沟道区域中引起压缩或者拉伸应变。例如，已经证明在p-沟道硅晶体管中通过在源极和漏极区域中使用嵌入SiGe应力源可以明显增强空穴迁移率。对于n-沟道硅晶体管，同样已经证明通过使用可选的Si：C可以增强电子迁移率，其中C是替位的。
虽然技术上已公知包括嵌入应力源元件的现有技术结构，但是仍存在对形成包括CMOS结构的半导体结构的方法的需要，其将串联接触电阻限制到沟道电阻。此要求不仅需要极低的结面电阻，而且需要用现有自对准硅化技术可获得的超低接触电阻率。
发明内容
本公开提供了一种半导体结构，其包括用于nFET和/或pFET的嵌入应力源元件，其中所述嵌入应力源元件具有掺杂剂的Δ单层(这里其又被称为原子层掺杂剂(ALDo))，存在于下层外延掺杂半导体材料和上层金属半导体合金接触之间。在整个本申请中使用的术语“掺杂剂的Δ单层”指其中仅包含掺杂剂原子的薄层(约小于5nm)。在嵌入应力源元件的下层外延掺杂半导体材料和上层金属半导体合金之间的掺杂剂的Δ单层的存在减少了整个结构的接触电阻。
在一个实施例中，提供了一种包括位于半导体衬底的上表面上的至少一个FET栅极叠层的半导体结构。所述半导体结构的至少一个FET栅极叠层包括位于半导体衬底中在至少一个FET栅极叠层的足印(footprint)处的源极扩展区域和漏极扩展区域。在所述源极扩展区域和漏极扩展区域之间并在至少一个栅极叠层之下还存在器件沟道。所述结构还包括嵌入应力源元件，位于所述至少一个FET栅极叠层的相对侧上并且在所述半导体衬底中，嵌入应力源元件的每一个都包括，具有不同于所述半导体衬底的晶格常数的晶格常数并且在所述器件沟道中施加应变的第一外延掺杂半导体材料的第一层、位于所述第一层的顶上的第二外延掺杂半导体材料的第二层，位于所述第二外延掺杂半导体材料的所述第二层的上表面上的掺杂剂的Δ单层。所述第一外延掺杂半导体材料的所述第一层与所述第二外延掺杂半导体材料的所述第二层相比具有更低的掺杂剂含量；所述结构还包括直接位于所述掺杂剂的Δ单层的上表面上的金属半导体合金接触。
在另一个实施例中，提供了一种包括位于半导体衬底的上表面上的至少一个pFET栅极叠层和至少一个nFET栅极叠层的CMOS结构。所述至少一个pFET栅极叠层和所述至少一个nFET栅极叠层中的每一个都包括源极扩展区域和漏极扩展区域，位于所述半导体衬底中在所述至少一个pFET栅极叠层和所述至少一个nFET栅极叠层两者的足印处。所述结构还包括器件沟道，位于所述源极扩展区域和漏极扩展区域之间并在每个所述栅极叠层之下。pFET嵌入应力源元件，位于所述至少一个pFET栅极叠层的相对侧上并且在所述半导体衬底中，以及nFET嵌入应力源元件，位于所述至少一个nFET栅极叠层的相对侧上并且在所述半导体衬底中。所述嵌入应力源元件中的每一个都包括，具有不同于所述半导体衬底的晶格常数的晶格常数并且在所述器件沟道中施加应变的第一外延掺杂半导体材料的第一层，位于所述第一层的顶上的第二外延掺杂半导体材料的第二层，位于所述第二层上的掺杂剂的Δ单层。在公开的结构中，所述第一外延掺杂半导体材料的所述第一层与所述第二外延掺杂半导体材料的所述第二层相比具有更低的掺杂剂含量。所述结构还包括直接位于所述掺杂剂的Δ单层的上表面上的金属半导体合金接触。
本公开还提供了一种制造上述结构的方法。所述方法包括：在半导体衬底的上表面上形成至少一个FET栅极叠层。在所述半导体衬底中在所述至少一个FET栅极叠层的足印处形成源极扩展区域和漏极扩展区域。在所述至少一个FET栅极叠层的相对侧上并且在所述半导体衬底中形成凹陷区域。基本在每个所述凹陷区域中形成预-嵌入应力源元件。在此阶段中形成的所述预-嵌入应力源元件中的每一个都包括，从底部到顶部，具有不同于所述半导体衬底的晶格常数的晶格常数并且在所述器件沟道中施加应变的第一外延掺杂半导体材料的第一层、位于所述第一层的顶上的第二外延掺杂半导体材料的第二层，其中所述第一外延掺杂半导体材料的所述第一层与所述第二外延掺杂半导体材料的所述第二层相比具有更低的掺杂剂含量、位于所述第二层的上表面上的掺杂剂的Δ单层以及位于所述Δ单层的顶上的外延掺杂半导体层的第三层。所述方法还包括将所述预-嵌入应力源元件的所述第三层的一部分转换为金属半导体合金接触。所述金属半导体合金接触直接位于所述Δ单层的上表面上。在此转换后可以观察到，提供了包括第一外延掺杂半导体材料的第一层、第二外延掺杂半导体材料的第二层以及掺杂剂的Δ单层的嵌入应力源元件，所述元件在器件沟道上施加应变，同时减少整个结构的接触电阻。
附图说明
图1(通过截面图)示出了包括可以在本发明的一个实施例中应用的位于半导体衬底的上表面上的至少一个FET栅极叠层的初始结构的示意图。
图2(通过截面图)示出了在半导体衬底中位于至少一个FET栅极叠层的足印(footprint)处形成凹陷区域之后的图1的结构的示意图。
图3(通过截面图)示出了在用预-嵌入应力源元件填充每个凹陷区域之后的图2的结构的示意图，预-嵌入应力源元件包括，从底部到顶部，第一外延掺杂半导体材料的第一层、第二外延掺杂半导体材料的第二层、掺杂剂的Δ单层以及第三外延掺杂半导体材料的第三层。
图4(通过截面图)示出了在形成另一个间隔物并且将第三外延掺杂半导体材料的第三层转换为位于掺杂剂的Δ单层顶部的金属半导体合金层之后的图3的结构的示意图。
图5(通过截面图)示出了可以通过使用图1-4中示出的基本处理步骤形成的CMOS结构的示意图。
特定实施方式
在下面的描述中，解释了大量特定细节，例如特定结构、部件、材料、尺寸、工艺步骤和技术，目的是提供对本发明的一些方面的理解。然而，本领域的技术人员应该明白，可以在没有这些特定细节下实践本发明。在其它实例中，为了避免模糊本发明，没有详细描述公知的结构或工艺步骤。
应该明白，当如层、区域或者衬底的元件被指出在另一个元件的“上”或者“上面”时，其可以直接在其它元件上或者还可以存在间隔元件。相反，当元件被指出“直接在另一元件上”或者“直接在另一元件上面”时，不存在间隔元件。还应该明白，当元件被指出被“连接”或者“耦合”到另一个元件时，其可以直接连接或者耦合到其它元件或者可以存在间隔元件。相反，当元件被指出被“直接连接”或者“直接耦合”到另一元件时，则不存在间隔元件。
现在将通过参考本发明附加的随后的讨论和附图更详细的描述本公开的实施例。提供本申请的附图，这里指下面更详细的附图，用于说明目的并且因此其没有按比例画出。
首先参考图1，其示出了可以在本发明的一个实施例中使用的初始结构10。初始结构10包括半导体衬底12，半导体衬底12包括至少一个FET器件区域14。可以在图1中示出的至少一个FET器件区域14的周边形成第二器件区域(未示出)。半导体衬底12还包括至少一个隔离区域(没有具体示出)。当存在时，至少一个隔离区域将位于至少一个FET器件区域14的周边。
初始结构10还包括至少一个FET栅极叠层18，位于半导体衬底12的至少一个FET器件区域14的上表面上。在附图中，示出了单个FET栅极叠层，仅用于说明目的。
采用的至少一个FET栅极叠层18可以包括至少一个pFET栅极叠层、至少一个nFET栅极叠层或者位于半导体衬底12的不同器件区域上的至少一个pFET栅极叠层和至少一个nFET栅极叠层的组合。当使用nFET栅极叠层和pFET栅极叠层的组合时，在包括不同极性的器件的器件区域之间典型地存在隔离区域。
典型构图的至少一个FET栅极叠层18包括，从底部到顶部，栅极介质20、栅极电极22和可选的栅极电极覆层24；这里栅极电极覆层24还称为介质覆层。至少一个间隔物26(可以称为内部间隔物)典型地位于存在于初始结构10中的FET栅极叠层的每一个的侧壁上。在一些实施例中，不存在间隔物26。
可以通过常规方法并且包括本领域的技术人员公知的材料形成图1中示出的初始结构10。例如，初始结构10的半导体衬底12可以由任意半导体材料构成，包括但不限于：Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP和所有其它Ⅲ/Ⅴ或者Ⅱ/Ⅵ化合物半导体。半导体衬底12的半导体材料具有依赖于采用的半导体材料的类型的晶格常数。半导体衬底12还包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、绝缘体上SiGe(SGOI)或者绝缘体上锗(GOI)的分层半导体。在本发明的一个实施例中，半导体衬底12包括SOI衬底，其中如Si的顶部和底部半导体材料层通过如掩埋氧化物的掩埋介质隔开。在一些实施例中，半导体衬底12由体硅或者绝缘体上硅构成。半导体衬底12可以掺杂、未掺杂或者其中包括掺杂和未掺杂区域。半导体衬底12可以包括单晶取向或者其可以包括具有不同晶体取向的至少两个共面表面区域(衬底的后者技术上称为混合衬底)。当使用混合衬底时，典型地在{100}晶面上形成nFET，而典型地在{110}晶面上形成pFET。可以通过本领域的技术人员公知的技术形成混合衬底。参见，例如，共有U.S.专利No.7,329,923，2005年6月2日提交的U.S.申请No.2005/0116290以及U.S.专利No.7,023,055，这里引入其整个内容作为参考。
典型地在半导体衬底12中形成至少一个隔离区域(未具体示出)以便在半导体衬底12中形成器件区域。至少一个隔离区域可以是沟槽隔离区域或者场(field)氧化物隔离区域。利用本领域的技术人员公知的常规沟槽隔离工艺形成沟槽隔离区域。例如，光刻、蚀刻并且用沟槽介质填充沟槽可以用于形成沟槽隔离区域。可选地，在沟槽填充前可以在沟槽中形成衬里，在沟槽填充后可以进行致密化步骤并且在沟槽填充之后可以进行平坦化工艺。可以通过如用包括氢氟酸的溶液的蚀刻的湿法蚀刻对沟槽隔离区域的高度进行调整。可以利用称为硅的局域氧化的工艺形成场氧化物隔离区域。
可以掺杂不同的器件区域(例如，通过离子注入工艺)以在不同的器件区域中形成阱区域。为了清晰，在本申请的附图中没有具体示出阱区域。用于pFET器件的阱区域典型地包括n-型掺杂剂，并且用于nFET器件的阱区域典型地包括p-型掺杂剂。相同导电类型的器件的阱区域的掺杂剂浓度可以相同或者不同。同样地，不同导电类型的器件的阱区域的掺杂剂浓度可以相同或者不同。
在处理了半导体衬底12之后，利用本领域的技术人员已公知的任意常规工艺形成至少一个FET栅极叠层18。在其中nFET和pFET栅极叠层都存在的实施例中，可以在形成第二极性的FET栅极叠层(没有用作第一极性FET栅极叠层的pFET或者nFET)之前、期间或者之后形成第一极性FET栅极叠层(nFET或者pFET)。已经观察到，虽然图1以及图2-4显示存在单个FET器件区域14和单个FET栅极叠层，但是本发明还可以在存在多于一个的器件区域和/具有不同数目的FET栅极叠层18时实践。当存在多于一个栅极叠层时，不同的栅极叠层可以具有相同或者不同栅极介质和/或栅极电极材料。可以利用屏蔽掩模获得不同栅极介质和栅极电极材料以防止从一个区域形成一种类型的材料，而在不包括屏蔽掩模的另一个区域中形成该材料。当提供多于一个栅极叠层时，栅极叠层可以应用于相同或者不同导电类型的FET的形成中。
在一个实施例中，通过沉积各种材料层、接着通过光刻和蚀刻构图沉积的材料层形成至少一个FET栅极叠层18。在另一个实施例中，通过包括虚设栅极材料的使用的替代栅极工艺形成至少一个FET栅极叠层18。
无论用于形成至少一个FET栅极叠层18的技术是什么，至少一个FET栅极叠层18包括，从底部到顶部，栅极介质20、栅极电极22以及可选的栅极电极覆层24。
栅极介质20由任意栅极绝缘材料构成，例如，氧化物、氮化物、氧氮化物或者其多层叠层。在一个实施例中，栅极介质20是半导体氧化物、半导体氮化物或者半导体氧氮化物。在另一个实施例中，栅极介质20包括具有的介电常数大于氧化硅的介电常数，例如3.9，的介质金属氧化物。优选，使用的栅极介质20具有大于4.0的介电常数，更典型具有大于8.0的介电常数。这样的介质材料在这里被称为高k介质。高k介质的实例包括，但不限于：HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐以及其合金。还可以使用这些高k材料的多层叠层作为栅极介质20。X的每个值都是独立的，从0.5到3并且y的每个值都是独立的，从0到2。
栅极介质20的厚度可以依赖于其形成技术变化。优选，栅极介质20具有从1nm到10nm的厚度，更典型从2nm到5nm的厚度。当使用高k栅极介质作为栅极介质20时，高k栅极介质可以具有约1nm或者更小的有效氧化物厚度。
可以通过本领域公知的方法形成栅极介质20。在一个实施例中，可以通过例如，如化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)以及原子层沉积(ALD)的沉积工艺形成栅极介质20。可选地，可以通过例如，如热氧化和/或热氮化的热处理形成栅极介质20。
栅极电极22由任意导电材料构成，包括但不限于：多晶硅、多晶硅锗、元素金属(例如，钨、钛、钽、铝、镍、钌、钯和铂)、至少一种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝、以及氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍、硅化钛)及其多层组合。在一个实施例中，栅极电极22包括nFET金属栅极。在另一个实施例中，栅极电极22包括pFET金属栅极。在另一个实施例中，栅极电极22由多晶硅构成。多晶硅栅极可以单独使用或者与例如，如金属栅极电极材料和/或金属硅化物栅极电极材料的另一种导体材料组合使用。
可以利用包括如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)蒸发、物理气相沉积(PVD)、溅射、化学溶液沉积、原子层沉积(ALD)以及其它类似的沉积工艺形成栅极电极22。当含-Si材料用作栅极电极22时，可以通过利用原位掺杂沉积工艺或者通过利用沉积接着如将合适的杂质引入含-Si材料的离子注入或者气相掺杂的步骤而以合适的杂质掺杂含-Si材料。使用常规硅化工艺形成金属硅化物。
沉积后的栅极电极22典型具有从10nm到100nm的厚度，更典型具有从20nm到50nm的厚度。
在一些实施例中，可选的栅极电极覆层24包含介质氧化物、氮化物、氧氮化物或者包括多层叠层的其任意组合。在一个实施例中，可选的栅极电极覆层24由氮化硅构成。当存在可选的栅极电极覆层24时，利用本领域的技术人员公知的包括，如CVD和PECVD的常规沉积技术形成可选的栅极电极覆层24。可选地，可以通过例如，如氧化和/或氮化的热处理形成可选的栅极电极覆层24。可选的栅极电极覆层24的厚度很依赖于使用的实际覆层材料及其形成工艺。典型地，可选的栅极电极覆层24具有从5nm到200nm的厚度，更典型具有从10nm到50nm的厚度。当栅极电极22由如多晶硅的含-Si材料构成时，优选使用可选的栅极电极覆层24。
图1中示出的初始结构10还包括至少一个间隔物26，其基底位于半导体衬底12的上表面上。至少一个间隔物26的边缘位于至少一个FET栅极叠层18的侧壁上。至少一个间隔物26包括例如，如氧化物、氮化物、氧氮化物及其任意组合的任意介质材料。典型，但不总是必须，至少一个间隔物26由不同于可选的栅极电极覆层24的材料构成。在一个实施例中，至少一个间隔物26由氧化硅或者氮化硅构成。在另一个实施例中，至少一个间隔物26包括薄内部间隔物和更宽(相对于内部间隔物)的外部间隔物。在这样的实施例中，薄内部间隔物由氧化硅构成，而更宽的外部间隔物由氮化硅构成。
可以利用本领域的技术人员公知的技术形成至少一个间隔物26。例如，可以通过沉积间隔物材料，接着蚀刻形成至少一个间隔物26。至少一个间隔物26的宽度，当在其基底处测量时，优选从2nm到50nm，当在其基底处测量时，更典型具有从5nm到15nm的宽度。
在图1中示出的初始结构10还包括位于半导体衬底12中在至少一个栅极叠层的足印处的扩展区域28。在图1中，标记为28的一个区域是源极扩展区域，而标记为28的另一个区域是漏极扩展区域。可以利用本领域的技术人员公知的扩展离子注入工艺在半导体衬底12中形成扩展区域28。至少一个FET栅极叠层18以及如果存在，至少一个间隔物26在FET器件区域14中的扩展离子注入期间用作注入掩模。
在扩展区域28的注入之后，可以使用退火以激活扩展区域28。典型地，在大于800℃下，更典型大于850℃的温度下进行可以在离子注入步骤之后的任意时间进行的退火。可以利用任意常规的退火工艺进行退火。可以使用的退火的实例包括，例如，快速热退火、炉退火、激光退火、微波退火或者这些技术的结合。退火时长，即退火时间可以根据利用的实际退火工艺以及退火温度改变。典型地，退火执行的时间周期是10分钟或更少。典型地，在例如，如氦、氮气和/或氩气的惰性气氛下进行退火。在一些实施例中，可以利用形成气体(氢气和氮气的混合)进行退火。
观察到，半导体衬底12的位于至少一个FET栅极叠层18之下的通过扩展区域28限定的部分是器件沟道40。
在一些实施例中，进行可选的晕环注入，其在初始结构10的半导体衬底12中形成可选的晕环区域(未示出)。可以利用本领域的技术人员已公知的如倾角晕环离子注入的任意常规晕环注入进行可选的晕环注入。在可选的晕环注入之后，典型地，在1350℃或更低的温度下进行可选的晕环活化退火。在一个实施例中，可选的晕环活化退火可以包括激光退火或者快速热退火。
参考图2，示出了在半导体衬底12中在至少一个FET栅极叠层18的足印处形成凹陷区域30之后的图1的结构。如图2所示，在FET栅极叠层的相对侧形成凹陷区域30；凹陷区域30的一个可以被称为源极沟槽，而另一个凹陷区域可以被称为漏极沟槽。利用本领域的技术人员已公知的蚀刻技术形成凹陷区域30，例如沟槽。至少一个FET栅极叠层18以及如果存在，至少一个间隔物26在蚀刻工艺期间用作蚀刻掩模。蚀刻工艺选择性地去除半导体衬底12的没有被至少一个FET栅极叠层18以及如果存在，至少一个间隔物26保护的暴露部分。当从衬底12的顶表面测量到凹陷区域30的底部时，凹陷区域30的每一个的深度典型地从20nm到150nm，更典型30nm到70nm。
可以在每个凹陷区域30的形成中使用的蚀刻包括湿法蚀刻、干蚀刻或者湿法和干蚀刻的组合。在一个实施例中，在每个凹陷区域30的形成中使用各向异性蚀刻。在另一个实施例中，在每个凹陷区域30的形成中使用各向同性蚀刻。在另外的实施例中，在每个凹陷区域30的形成中使用各向异性蚀刻和各向同性蚀刻的结合。当在每个凹陷区域30的形成中使用干蚀刻时，干蚀刻可以包括反应离子蚀刻(RIE)、等离子体蚀刻、离子束蚀刻以及激光烧蚀中的一种。当在每个凹陷区域30的形成中使用湿法蚀刻时，湿法蚀刻包括任意化学蚀刻剂，例如，如选择性地蚀刻半导体衬底12的暴露的FET器件区域14的氢氧化铵。在一些实施例中，在每个凹陷区域30的形成中可以使用晶体学蚀刻工艺。
在图2示出的实施例中，蚀刻在半导体衬底12中提供具有基本上的直侧壁32的凹陷区域30。基本上的直侧壁32可以具有一些锥度。
在可选的实施例中(未示出)，该结构可以被制成具有小面(faceted)凹陷区域。可以利用干蚀刻工艺接着通过横向湿蚀刻工艺形成可选结构。横向湿蚀刻工艺包括，例如氢氧化铵。
参考图3，示出了在每个凹陷区域30中形成预-嵌入应力源元件33之后的图2的结构。每个预-嵌入应力源元件33包括材料叠层，材料叠层包括，从底部到顶部，第一外延掺杂半导体材料的第一层35、第二外延掺杂半导体材料的第二层36、掺杂剂的Δ单层37以及第三外延掺杂半导体材料的第三层38。掺杂剂的Δ单层37包括位于第二层36和第三层38之间的n-型掺杂剂或者p-型掺杂剂。在一些实施例中，掺杂剂的Δ单层可以位于第一层35、第二层36和/或第三层38中。在本申请的附图中没有示出这些特殊的实施例。
因为预-嵌入应力源元件的第三层在随后的退火步骤期间转换为金属半导体合金，所以在工艺的此阶段中使用术语“预-嵌入应力源元件”。因此，在此随后的退火之后，提供了嵌入应力源元件，其包括，从底部到顶部，第一层35、第二层36和掺杂剂的Δ单层37。
如上所述，每个预-嵌入应力源元件33的第一层35都由第一外延掺杂半导体材料构成。第一外延掺杂半导体材料具有与衬底12的晶格常数不同的晶格常数并且因此其能够增强器件沟道40中的电子迁移率。在一个实施例中，并且当半导体衬底12由硅构成并且存在pFET栅极叠层时，第一外延掺杂半导体材料的第一层35由SiGe或者SiGe:C构成。在另一个实施例中，并且当半导体衬底12由硅构成并且存在nFET栅极叠层时，第一外延掺杂半导体材料的第一层36由Si:C构成，即用碳掺杂的硅。
在第一层35中的掺杂剂可以是用于pFET栅极叠层的p-型掺杂剂或者用于nFET栅极叠层的n-型掺杂剂。术语‘p-型掺杂剂’指来自元素周期表的IIIA族的原子，包括例如B、Al、Ga和/或In。对于这些IIIB族元素并且在本发明的一个实施例中，使用B。术语‘n-型掺杂剂’指来自元素周期表的VA族的原子，包括例如P、As和/或Sb。对于这些VA族元素并且在本发明的一个实施例中，使用P。注意，术语IIIB和VA来自CAS版本的元素周期表。
无论在第一层35中的掺杂剂类型是什么，在第一外延掺杂半导体材料的第一层35中存在的掺杂剂在5E19原子/cm3到1E21原子/cm3的范围内，更典型掺杂剂浓度从1E20原子/cm3到7E20原子/cm3的范围内。
第一外延掺杂半导体材料的第一层35填充每个凹陷区域30的下部并且可以向上延伸到扩展区域28的下表面，但是典型地不超出。
利用本领域的技术人员已公知的任意原位掺杂外延生长工艺在凹陷区域30中形成每个预-嵌入应力源元件33的第一层35。外延生长确保第一外延掺杂半导体材料的第一层35是晶体并且具有与其中形成第一层35的半导体衬底12的表面相同的晶体结构。典型地，原位掺杂外延生长工艺使用其中存在掺杂剂原子的前体气体混合物。本领域的技术人员已公知形成第一外延掺杂半导体材料的第一层35使用的前驱体的类型。
在第一层35的上表面上以及半导体衬底12的不包括第一层35的任意暴露侧壁上形成每个预-嵌入应力源元件33的第二层36。每个预-嵌入应力源元件33的第二层36包括可以包括与第一层35相同或者不同，优选相同的外延半导体材料的第二外延掺杂半导体材料。典型地，每个预-嵌入应力源元件33的第二层36具有与第一层35相同的晶格常数。在第二外延掺杂半导体材料中的掺杂剂是与第一外延掺杂半导体材料的导电类型相同的掺杂剂。然而在第二外延掺杂半导体材料中的掺杂剂浓度大于在第一外延掺杂半导体材料中的掺杂剂浓度。因为第一外延掺杂半导体材料的第一层35与第二外延掺杂半导体材料的第二层36相比具有更低的掺杂剂浓度，所以第一层35能够防止掺杂剂从第二层36扩散。每个预-嵌入应力源元件33的第二层36具有的掺杂剂浓度从5E21原子/cm3到3E22原子/cm3的范围内，更典型掺杂剂浓度从8E19原子/cm3到4E20原子/cm3。
可以通过包括关于第一外延掺杂半导体材料的第一层35的上述原位掺杂保形外延工艺的常规外延生长工艺形成基本填充每个凹陷区域30的剩余部分的第二层36。在第二层36的形成中可以使用任意已知的前驱体。
在一些实施例中，在这些层的形成之间，可以在不破坏真空下形成每个预-嵌入应力源元件33的第一层和第二层35、36。在另一个实施例中，通过破坏每个外延生长步骤之间的真空，形成每个预-嵌入应力源元件33的第一层和第二层35、36。
如上所述，每个预-嵌入应力源元件33还包括位于第二层36上的掺杂剂(n-型或者p-型)的Δ单层37。掺杂剂的Δ单层37基本与位于至少一个栅极叠层18之下的半导体衬底12的剩余表面共面。在Δ单层37中的掺杂剂与在第一和第二外延掺杂半导体材料中的掺杂剂匹配。因此，例如，当第一和第二外延掺杂半导体材料包括p-型时，那么Δ单层37也包括p-型。同样，当第一和第二外延掺杂半导体材料包括n-型时，那么Δ单层37也包括n-型。
通过中断第二外延掺杂半导体材料的生长并且其后利用快速热化学气相沉积(RTCVD)沉积Δ单层37形成Δ单层37，其仅仅包括掺杂剂原子。Δ单层37是薄层，其厚度约从0.5nm到3nm；还可以使用其它厚度。
一旦形成Δ单层37，就可以形成第三外延掺杂半导体的第三层38。典型地，第三外延掺杂半导体材料的第三层38具有与第一外延掺杂半导体材料相同的成分(即，半导体材料和掺杂剂)。虽然典型地第三层38具有与第一外延掺杂半导体材料相同的成分，但是第三层37可以具有与第一外延掺杂半导体材料的掺杂剂浓度相同或者不同，优选相同的掺杂剂浓度。可以使用上述用于形成第一外延掺杂半导体材料的第一层35的前驱体的一种形成每个预-嵌入应力源元件33的第三层37。第三外延掺杂半导体材料的第三层37在初始半导体衬底12的上表面上延伸。
可以看出，当制造CMOS器件时，可以在pFET器件区域中形成一种类型的预-嵌入应力源元件，而可以在nFET器件区域中形成另一种类型的预-嵌入应力源元件。这可以通过后面的上述用于在一个器件区域(pFET或者nFEt器件区域)中形成一种类型的预-嵌入应力源元件，而利用其它器件区域上的屏蔽掩模的工序获得。可以去除屏蔽掩模并且可以在包括一种类型的嵌入应力源元件的器件区域的顶上形成第二屏蔽掩模。然后，重复上述工序以在没有被第二屏蔽掩模保护的器件区域中形成另一种类型的嵌入应力源元件。
因此强调，本公开为nFET提供预-嵌入应力源元件和/或为pFET提供预-嵌入应力源元件。
现在参考图4，示出了在包括形成另一个间隔物44(其在这里可以称为与间隔物26相关的外部间隔物)并且形成源极区域和漏极区域(在本申请的附图中没有具体示出)的进一步的CMOS工艺之后的图3的结构。源极区域和漏极区域这里统称为源极/漏极区域。典型地，在上述第二外延掺杂半导体材料的第二层36中形成源极/漏极区域。在一些实施例中，在另一个间隔物44的形成之前，可以从结构上去除可选的栅极电极覆层24。可以利用相对于至少一个间隔物26、下伏的栅极电极22和每个嵌入应力源元件34的第三层38选择性地去除栅极电极覆层材料的蚀刻剂进行可选的栅极电极覆层24的去除。这样的蚀刻剂的实例包括但不仅限于反应离子蚀刻。
利用与形成至少一个间隔物26使用的工艺相同或者不同的工艺形成间隔物44。间隔物44由与至少一个间隔物26相同或者不同的介质材料构成。在一个实施例中，间隔物44由与至少一个间隔物26不同的介质材料构成。在一个实施例中，间隔物44为限定硅化物邻近性(proximity)的间隔物。可以通过常规的硅化物工艺和蚀刻形成间隔物44。
在一些实施例中，并且在形成间隔物44之前，可以去除至少一个间隔物26并且形成直接接触至少一个FET栅极叠层18的侧壁的间隔物44。在示出的实施例中，间隔物44的横向边缘与至少一个间隔物26的侧壁直接接触。
在形成间隔物44之后，在每个预-嵌入应力源元件33的至少第二层36中形成源极/漏极区域。利用源极/漏极离子注入工艺接着退火形成源极/漏极区域。间隔物44用作离子注入掩模。
仍参考图4，利用能够将第三外延掺杂半导体材料的第三层38转换为金属半导体合金的任何工艺形成金属半导体合金接触45。注意，在此转换工艺之后，提供嵌入应力源元件34，其包括，从底部到顶部，第一层35、第二层36和掺杂剂的Δ单层37。
在一个实施例中，利用硅化物工艺形成金属半导体合金接触45。硅化物工艺可以自对准其它间隔物44的外边缘。硅化物工艺包括形成在与第三外延掺杂半导体材料的第三层38反应时能够形成金属半导体合金的金属。形成金属半导体合金接触45使用的金属包括，但不限于：钽、钛、钨、钌、钴、镍或者这些材料的任意合适的组合。可以在金属的顶上形成如氮化钛或者氮化钽的扩散阻挡层。进行退火，其引起金属和下伏的第三外延掺杂半导体材料的第三层之间的反应形成金属半导体合金接触45。可观察到，形成的金属半导体合金接触包括半导体材料(如在第三层38中存在的)、上述的金属以及掺杂剂(如在第三层38中存在的)。典型地，在至少250℃或更高的温度下进行退火。可以使用单个退火步骤或者多个退火步骤。在进行退火后去除任何未反应金属和可选的扩散阻挡层。在一些实施例中，当可选的栅极电极覆层24被去除并且栅极电极22由含-Si材料构成时，可以直接在栅极电极22的顶上形成金属半导体合金接触。
现在参考图5，其示出了可以利用上述基础工艺步骤形成的CMOS结构100。特别地，图5中示出的CMOS结构100包括位于半导体衬底12的上表面上的至少一个pFET栅极叠层18’和至少一个nFET栅极叠层18”。在至少一个pFET栅极叠层18’和至少一个nFET栅极叠层18”之间存在隔离区域102。
如上所述，至少一个pFET栅极叠层18’和至少一个nFET栅极叠层18”的每一个都包括栅极介质20、栅极电极22和可选的介质覆层24。间隔物26还存在于每个栅极叠层的侧壁上。每个FET栅极叠层还包括位于半导体衬底中在至少一个pFET栅极叠层18’和至少一个nFET栅极叠层18”的足印处的源极扩展区域和漏极扩展区域(统称为扩展区域28)。器件沟道40位于每个FET栅极叠层的扩展区域28之间。pFET嵌入应力源元件34’位于至少一个pFET栅极叠层18’的相对侧上并且在半导体衬底12中，以及nFET嵌入应力源元件34’位于至少一个nFET栅极叠层18”的相对侧上并且在半导体衬底12中。每个嵌入应力源元件包括具有的晶格常数不同于半导体衬底12的晶格常数并且在器件沟道40中施加应变的第一外延掺杂半导体材料的第一层(35’，35”)以及位于第一层的顶上的第二外延掺杂半导体材料的第二层(36’，36”)，其中第一外延掺杂半导体材料的第一层与第二外延掺杂半导体材料的第二层比较具有更低的掺杂剂浓度。每个嵌入应力源元件还包括位于每个嵌入应力源元件的第二层(36’，36”)的上表面上的掺杂剂单层(37’，37”)。在每个器件区域中，在至少一个掺杂剂的单层(37’，37”)的顶上存在金属半导体合金45。图5示出的结构还显示存在另一个间隔物44。另一个间隔物44位于第三层(38’和38”)的在结构中剩余的部分的顶上。
应强调，在金属半导体合金和嵌入应力源元件的第二层之间存在Δ单层与在嵌入应力源元件的上层和金属半导体合金接触之间不存在Δ单层的半导体结构比较，明显改善了整个半导体结构的接触电阻。因为改善了整体接触电阻，与在金属半导体合金和嵌入应力源元件的上层之间不包括掺杂剂的Δ单层的现有技术结构比较，此公开的结构展示了更好的性能。同样，这里公开的Δ单层很薄，其存在没有改变器件沟道的应力特性。
另外，因为在Δ单层中的掺杂剂在上述工艺步骤期间没有消耗，所以没有观察到硅化物管道。如此，在此公开中提到的工艺改善了器件产率。
在一些实施例中，获得了改善的沟道应变(压缩)因为金属半导体合金(拉伸)在器件沟道之上并且远离器件沟道。
同样，因为相对于衬底的初始表面，金属半导体合金接触相对提升，所以提升的金属半导体合金接触提供改善的器件性能。
虽然根据其优选实施例具体示出并描述了本发明，但是本领域的技术人员应该明白，可以在不脱离本发明的精神和范围内进行形式和细节上的前述和其它变化。因此，其旨在本发明不限于实际形式和细节描述和示出，而是落入附加权利要求的范围内。
工业适用性
本发明可以找到在设计和制造并入到集成电路芯片中的高性能半导体场效应晶体管(FET)器件时的工业适用性，该芯片可应用于各种电子和电力设备。

Claims (20)

1.一种半导体结构，包括：
至少一个FET栅极叠层(18)，位于半导体衬底(12)的上表面上，所述至少一个FET栅极叠层包括位于所述半导体衬底中在所述至少一个栅极叠层的足印处的源极扩展区域(28)和漏极扩展区域(28)，以及器件沟道(40)，位于所述源极扩展区域和漏极扩展区域之间并在所述至少一个FET栅极叠层之下；
嵌入应力源元件(33)，位于所述至少一个FET栅极叠层的相对侧上并且在所述半导体衬底中，其中每个嵌入应力源元件都包括，从底部到顶部，具有不同于所述半导体衬底的晶格常数的晶格常数并且在所述器件沟道中施加应变的第一外延掺杂半导体材料的第一层(35)、位于所述第一层的顶上的第二外延掺杂半导体材料的第二层(36)，其中所述第一外延掺杂半导体材料的所述第一层与所述第二外延掺杂半导体材料的所述第二层相比具有更低的掺杂剂含量，以及位于所述第二外延掺杂半导体材料的所述第二层的上表面上的掺杂剂的Δ单层(37)；以及
金属半导体合金(45)，位于所述掺杂剂的Δ单层的上表面上。
2.根据权利要求1的半导体结构，其中所述半导体衬底由体Si或者绝缘体上硅构成。
3.根据权利要求1的半导体结构，其中所述至少一个FET栅极叠层是pFET栅极叠层(18’)，并且其中每个嵌入应力源元件(33’)的所述第一层包括SiGe或者SiGe:C。
4.根据权利要求1的半导体结构，其中所述至少一个FET栅极叠层是nFET栅极叠层(18”)，并且其中每个嵌入应力源元件(33”)的所述第一层包括Si:C。
5.根据权利要求3的半导体结构，其中所述第一和第二外延掺杂半导体材料包括p-型掺杂剂并且所述掺杂剂的Δ单层同样是p-型。
6.根据权利要求4的半导体结构，其中所述第一和第二外延掺杂半导体材料包括n-型掺杂剂并且所述掺杂剂的Δ单层同样是n-型。
7.根据权利要求1的半导体结构，还包括硅化物间隔物(26)，其邻近所述至少一个FET栅极叠层(18)并且在第三外延掺杂半导体材料(38)的第三层的顶上，其中所述第三外延掺杂半导体材料(38)的所述第三层位于所述Δ单层的顶上。
8.一种半导体结构，包括：
至少一个pFET栅极叠层(18’)和至少一个nFET栅极叠层(18”)，位于半导体衬底(12)的上表面上，所述至少一个pFET栅极叠层和所述至少一个nFET栅极叠层的每一个都包括源极扩展区域(28)和漏极扩展区域(28)，位于所述半导体衬底中在所述至少一个pFET栅极叠层和所述至少一个nFET栅极叠层两者的足印处，以及器件沟道(40)，位于所述源极扩展区域和漏极扩展区域之间并在每个所述栅极叠层之下；
pFET嵌入应力源元件(33’)，位于所述至少一个pFET栅极叠层(18’)的相对侧上并且在所述半导体衬底中，以及nFET嵌入应力源元件(33”)，位于所述至少一个nFET栅极叠层(18”)的相对侧上并且在所述半导体衬底(12)中，其中所述嵌入应力源元件的每一个都包括，从底部到顶部，具有不同于所述半导体衬底的晶格常数的晶格常数并且在所述器件沟道中施加应变的第一外延掺杂半导体材料的第一层(35’，35”)，位于所述第一层的顶上的第二外延掺杂半导体材料的第二层(36’，36”)，其中所述第一外延掺杂半导体材料的所述第一层与所述第二外延掺杂半导体材料的所述第二层相比具有更低的掺杂剂含量，以及位于所述嵌入应力源元件中的每一个的所述第二层的上表面上的掺杂剂的Δ单层(37’，37”)；以及
金属半导体合金(45)，位于所述掺杂剂的Δ单层的上表面上。
9.根据权利要求8的半导体结构，其中所述pFET嵌入应力源元件(34’)中的每一个的所述第一层包括SiGe或者SiGe:C。
10.根据权利要求8的半导体结构，其中所述nFET嵌入应力源元件(34”)中的每一个的所述第一层包括Si:C。
11.根据权利要求9的半导体结构，其中所述pFET应力源元件的所述第一和第二外延掺杂半导体材料包括p-型掺杂剂并且所述掺杂剂的Δ单层同样是p-型。
12.根据权利要求10的半导体结构，其中所述nFET应力源元件的所述第一和第二外延掺杂半导体材料包括n-型掺杂剂并且所述掺杂剂的Δ单层同样是n-型。
13.根据权利要求9的半导体结构，还包括硅化物间隔物(26)，其邻近每个FET栅极叠层并且在第三外延掺杂半导体材料的第三层的顶上，其中所述第三外延掺杂半导体材料的所述第三层位于所述Δ单层的顶上。
14.一种制造半导体结构的方法，包括：
在半导体衬底的上表面上形成至少一个FET栅极叠层(18)；
在所述半导体衬底(12)中在所述至少一个FET栅极叠层的足印处形成源极扩展区域(28)和漏极扩展区域(28)；
在所述至少一个FET栅极叠层的相对侧上并且在所述半导体衬底中形成凹陷区域；
在所述凹陷区域中形成预-嵌入应力源元件(33)，其中所述预-嵌入应力源元件中的每一个都包括，从底部到顶部，具有不同于所述半导体衬底的晶格常数的晶格常数并且在器件沟道中施加应变的第一外延掺杂半导体材料的第一层(35)、位于所述第一层的顶上的第二外延掺杂半导体材料的第二层(36)，其中所述第一外延掺杂半导体材料的所述第一层与所述第二外延掺杂半导体材料的所述第二层相比具有更低的掺杂剂含量、位于所述第二层的上表面上的掺杂剂的Δ单层(37)以及位于所述Δ单层的顶上的第三外延掺杂半导体材料(38)的第三层；以及
将所述预-嵌入应力源元件的所述第三层的一部分转换为金属半导体合金接触(45)，其中所述金属半导体合金接触直接位于所述Δ单层(37)的上表面上。
15.根据权利要求14的方法，其中通过原位掺杂外延生长方法形成每个预-嵌入应力源元件的所述第一、第二和第三层。
16.根据权利要求14的方法，其中通过原子层沉积形成所述掺杂剂的Δ单层，通过中断所述第二外延掺杂半导体材料的所述第二层的生长发生所述原子层沉积。
17.根据权利要求14的方法，其中所述转换包括硅化方法。
18.根据权利要求14的方法，其中所述至少一个FET栅极叠层是pFET栅极叠层，所述嵌入应力源元件中的每一个的所述第一层包括SiGe或者SiGe:C，所述第一和第二外延掺杂半导体材料包括p-型掺杂剂，以及所述掺杂剂的Δ单层包括p-型掺杂剂。
19.根据权利要求14的方法，其中所述至少一个FET栅极叠层是nFET栅极叠层，所述嵌入应力源元件中的每一个的所述第一层包括Si:C，所述第一和第二外延掺杂半导体材料包括n-型掺杂剂，以及所述掺杂剂的Δ单层包括n-型掺杂剂。
20.根据权利要求14的方法，还包括邻近所述至少一个栅极叠层形成硅化物间隔物，其中所述硅化物间隔物的底表面位于所述第三外延掺杂半导体材料的所述第三层的剩余部分的顶上，在所述转换之前形成所述硅化物间隔物。
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