KR20130028941A - 매립된 소스/드레인 실리사이드를 위한 델타 단분자층 도펀트 에피택시 - Google Patents

매립된 소스/드레인 실리사이드를 위한 델타 단분자층 도펀트 에피택시 Download PDF

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KR20130028941A
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케빈 케이. 찬
아비쉑 듀베
저드슨 알. 홀트
제프리 비. 존슨
징홍 리
박대규
정마오 주
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

내부에 매립된 스트레서 소자들을 갖는 반도체 스트럭처들이 개시된다. 상기 개시된 스트럭처들은 반도체 기판 (12)의 상부 표면상에 위치한 적어도 하나의 FET 게이트 스택 (18)을 포함한다. 상기 적어도 하나의 FET 게이트 스택은 상기 적어도 하나의 FET 게이트 스택의 풋프린트에서 상기 반도체 기판내에 위치한 소스 및 드레인 연장 영역들 (28)을 포함한다. 하나의 디바이스 채널 (40)이 또한 상기 소스 및 드레인 연장 영역들 (28) 사이와 상기 적어도 하나의 게이트 스택 (18)아래 존재한다. 상기 스트럭처는 상기 적어도 하나의 FET 게이트 스택 반대편들상에 그리고 상기 반도체 기판내에 위치하는 매립된 스트레서 소자들 (33)을 더 포함한다. 상기 매립된 스트레서 소자들 각각은, 바텀에서 탑까지, 상기 반도체 기판의 격자 상수와는 다르며 상기 디바이스 채널에서 스트레인을 주는 격자 상수를 갖는 제 1의 에피택시 도핑된 반도체 재료의 제 1층 (35), 상기 제 1층 맨위에 위치한 제 2의 에피택시 도핑된 반도체 재료의 제 2층 (36), 및 상기 제 2층의 상부 표면상에 위치한 도펀트의 델타 단분자층을 포함한다. 상기 스트럭처는 델타 단분자층 (37)의 상부 표면상에 곧바로 위치한 금속 반도체 합금 컨택 (45)를 더 포함한다.

Description

매립된 소스/드레인 실리사이드를 위한 델타 단분자층 도펀트 에피택시{DELTA MONOLAYER DOPANTS EPITAXY FOR EMBEDDED SOURCE/DRAIN SILICIDE}
본 출원은 2010년 4월 21일 미국에서 출원되어 미국 출원 번호 (U.S. Application Serial No.) 12/764,329를 부여받은 사건과 관련되어 있고, 전체 내용은 참조로써 여기에 포함된다.
본 발명은 반도체 스트럭처 및 그의 제조 방법과 관련된 것이다. 더욱 특별히, 본 발명은 상부 표면에 위치한 도펀트의 델타 단분자층 (delta monolayer of a dopant)을 포함하는 매립된 스트레서 소자 (embedded stressor element)를 포함하는 반도체 스트럭처와 관련된 것이다. 본 발명은 또한 전술한 반도체 스트럭처의 제조 방법을 제공한다.
반도체 디바이스 기판 (substrate)내에서 기계적 응력 (Mechanical stresses)은 예를 들면, 구동 전류 (drive current)와 같은 디바이스 성능을 조절하는데 (modulate) 널리 이용되어 왔다. 예를 들면, 통상의 실리콘 기술에서, 트랜지스터의 채널은 실리콘의 플레인들 (planes) {110}을 따라 정렬된다 (oriented). 이러한 구성 (arrangement)에서, 정공 (hole)의 이동성 (mobility)은 채널이 필름 방향으로 (in the film direction) 압축 응력 (compressive stress)하에 있을 때 그리고/또는 채널의 수직 방향으로 (in a direction normal of the channel) 인장 응력 (tensile stress)하에 있을 때 향상되고, 한편 전자의 이동성은 실리콘 필름이 필름 방향으로 인장 응력하에 있을 때 그리고/또는 채널의 수직방향으로 압축 응력하에 있을 때 향상된다.
그러므로, 압축 및/또는 인장 응력을 p-채널 전계 효과 트랜지스터 (pFET) 및/또는 n-채널 전계 효과 트랜지스터 (nFET)의 채널 영역에 생성하면 유익할 수 있는데 (advantageously), 이렇게 하면 그러한 디바이스들의 성능이 향상될 수 있기 때문이다.
바람직한 스트레스를 갖는 실리콘 채널 영역을 생성하기 위한 하나의 가능한 방법은 상보형 금속 산화 반도체 (complementary metal oxide semiconductor (CMOS))의 소스 및 드레인 영역내에 매립된 (embedded) 실리콘 게르마늄 (SiGe) 또는 실리콘 카바이드 (Si:C) 스트레서 (stressor) (가령, 스트레스 웰 (stress wells))를 형성하는 것이다. 이렇게 하면 소스 영역 및 드레인 영역 사이에 위치한 채널 영역에서 압축 및/또는 인장 스트레스 (strain)가 유도된다 (induce). 예를 들면, 소스 및 드레인 영역내에서 매립된 SiGe 스트레서를 이용함으로써 정공의 이동성은 p-채널 실리콘내에서 현저히 (significantly) 향상될 수 있다는 것이 입증되었다. n-채널 실리콘 트랜지스터에 있어서, 탄소가 치환되는 (substitutional) 선택적인 Si:C를 이용함으로써 전자의 이동성이 향상될 수 있다는 것이 또한 입증되었다.
매립된 스트레서 소자를 포함한 스트럭처가 종래 기술에서 알려져 있지만, 채널 저항에 직렬 (series) 접속 저항을 제한하는, CMOS 스트럭처를 포함하는 반도체 스트럭처의 형성에 대한 요구가 아직 존재한다. 이 요건은 대단히 낮은 접합면 저항 (extremely low junction sheet resistance)뿐만 아니라 기존의 자기-정렬된 (self-aligned) 실리사이드화 (silicidation) 기술로 얻어질 수 있는 극도의 낮은 접촉 고유 저항 (ultra low-contact resistivites)을 요구한다.
본 발명은 nFETs 및/또는 pFETs용 매립된 스트레서 소자를 포함한 반도체 스트럭처를 제공하는데 매립된 스트레서 소자는 도펀트의 델타 단분자층 (이하 Atomic Layer Dopant (ALDo, 원자층 도펀트)라고도 칭함)을 가지며, 이는 하부 (underlying) 에피택시 도핑된 반도체 재료와 상부 (overlying) 금속 반도체 합금 컨택사이에 존재한다 (present). "도펀트의 델타 단분자층”이라는 용어 (term)는 그곳에 오직 도펀트 원자만이 함유된 박층 (thin layer) (5nm 이하)을 가리키기 (denote) 위하여 본 출원 전반 (throughout)에 걸쳐 사용된다. 매립된 스트레서 소자의 하부 에피택시 도핑된 반도체 재료와 상부 금속 반도체 합금사이의 도펀트의 델타 단분자층의 존재는 스트럭처의 전반적인 컨택 저항을 감소시킨다.
하나의 실시예에서, 하나의 반도체 스트럭처가 제공되는데 이것은 반도체 기판의 상부 표면 상에 위치한 적어도 하나의 FET 게이트 스택 (gate stack)을 포함한다. 반도체 스트럭처의 상기 적어도 하나의 FET 게이트 스택은 상기 적어도 하나의 FET 게이트 스택의 풋프린트 (footprint)에서 반도체 기판 내에 위치한 소스 연장 영역 및 드레인 연장 영역을 포함한다. 하나의 디바이스 채널이 또한 소스 연장 영역, 드레인 연장 영역 및 적어도 하나의 게이트 스택 아래 (beneath) 존재한다. 상기 스트럭처는 상기 적어도 하나의 FET 게이트 스택 반대편 상에 그리고 반도체 기판 내에 위치하는 매립된 스트레서 소자를 더 포함한다. 상기 매립된 스트레서 소자들 각각은, 반도체 기판의 격자 상수 (lattice constant)와는 다르며 디바이스 채널에 스트레인 (strain)을 주는 (imparts) 격자 상수를 갖는 제 1의 에피택시 도핑된 반도체 재료의 제 1층, 상기 제 1층 맨위에 (atop) 위치한 제 2의 에피택시 도핑된 반도체 재료의 제 2층, 및 상기 제 2의 에피택시 도핑된 반도체 재료의 제 2층 상부 표면 상에 위치한 도펀트의 델타 단분자층을 포함한다. 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층은 상기 제 2의 에피택시 도핑된 반도체 재료의 제 2층과 비교하여 더 낮은 함량 (lower content)의 도펀트를 갖는다. 상기 스트럭처는 도펀트의 델타 단분자층 상부 표면 상에 곧바로 (directly) 위치한 금속 반도체 합금 컨택을 더 포함한다.
또 다른 실시예에서, 하나의 CMOS 스트럭처가 제공되는데, 이것은 반도체 기판의 상부 표면상에 위치한 적어도 하나의 pFET 게이트 스택 및 적어도 하나의 nFET 게이트 스택 을 포함한다. 적어도 하나의 pFET 게이트 스택 및 적어도 하나의 nFET 게이트 스택 각각은 이들 모두의 풋프린트에서 반도체 기판 내에 위치한 소스 연장 영역 및 드레인 연장 영역을 포함한다. 상기 스트럭처는 소스 연장 영역 및 드레인 연장 영역 사이와 게이트 스택들 각각 아래에 위치한 디바이스 채널을 더 포함한다. pFET 매립된 스트레서 소자들은 적어도 하나의 pFET 게이트 스택 반대편들상에 (on opposite sides) 그리고 반도체 기판내에 위치하며, nFET 매립된 스트레서 소자들은 적어도 하나의 nFET 게이트 스택 반대편들상에 그리고 반도체 기판내에 위치한다.
매립된 스트레서 소자들 각각은, 반도체 기판의 격자 상수와는 다르며 디바이스 채널에 스트레인을 주는 격자 상수를 갖는 제 1의 에피택시 도핑된 반도체 재료의 제 1층, 상기 제 1층 맨위에 위치한 제 2의 에피택시 도핑된 반도체 재료의 제 2층, 및 상기 제 2층에 위치한 도펀트의 델타 단분자층을 포함한다. 상기 개시된 (disclosed) 스트럭처에서, 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층은 제 2의 에피택시 도핑된 반도체 재료의 제 2층과 비교하여 더 낮은 함량의 도펀트를 갖는다. 상기 스트럭처는 도펀트의 델타 단분자층 상부 표면상에 곧바로 위치한 금속 반도체 합금 컨택을 더 포함한다.
본 발명은 또한 상기 언급한 스트럭처의 제조 방법을 제공한다. 상기 방법은 반도체 기판의 상부 표면 상에 적어도 하나의 FET 게이트 스택을 형성하는 것을 포함한다. 소스 연장 영역 및 드레인 연장 영역이 그 다음 적어도 하나의 FET 게이트 스택의 풋프린트에서 반도체 기판내에 형성된다. 리세스된 (Recessed) 영역이 적어도 하나의 FET 게이트 스택 반대편들상에 그리고 반도체 기판내에 형성된다. 사전 (pre)-매립된 스트레서 소자가 각각의 리세스된 영역내에 실질적으로 (substantially) 형성된다. 이 단계에서 형성된 각각의 사전-매립된 스트레서 소자는, 바텀 (bottom)에서 탑 (top)까지의 순서로, 반도체 기판의 격자 상수와는 다르며 디바이스 채널에 스트레인을 주는 격자 상수를 갖는 제 1의 에피택시 도핑된 반도체 재료의 제 1층, 상기 제 1층 맨위에 위치한 제 2의 에피택시 도핑된 반도체 재료의 제 2층 - 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층은 제 2의 에피택시 도핑된 반도체 재료의 제 2층과 비교하여 더 낮은 함량의 도펀트를 가짐-, 상기 제 2층의 상부 표면 상에 위치한 도펀트의 델타 단분자층, 및 상기 델타 단분자층의 맨위에 위치한 제 3의 에피택시 도핑된 반도체 재료의 제 3층을 포함한다. 본 방법은 또한 사전-매립된 스트레서 소자 제 3층의 일부분을 금속 반도체 합금 컨택으로 변환하는 것을 포함한다. 상기 금속 반도체 합금 컨택은 델타 단분자층 상부 표면상에 곧바로 위치한다. 이 변환 이후, 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층, 상기 제 2의 에피택시 도핑된 반도체 재료의 제 2층, 및 도펀트의 상기 델타 단분자층을 포함하는 매립된 스트레서 소자가 제공되는데, 이것은 디바이스 채널에 스트레인을 주는 반면, 스트럭처의 전반적인 컨택 저항을 감소시킨다.
도 1은 본 발명의 하나의 실시예에서 사용될 수 있는 반도체 기판의 상부 표면상에 위치한 적어도 하나의 FET 게이트 스택을 포함하는 초기 스트럭처를 나타내는 (횡단면도 (cross sectional view)를 통한) 도면 (pictorial representation)이다.
도 2는 반도체 기판내에서 적어도 하나의 FET 게이트 스택의 풋프린트에 위치한 리세스된 영역들을 형성한 이후 도 1의 스트럭처를 나타내는 (횡단면도를 통한) 도면이다.
도 3은 바텀에서 탑까지, 제 1의 에피택시 도핑된 반도체 재료의 제 1층, 제 2의 에피택시 도핑된 반도체 재료의 제 2층, 도펀트의 델타 단분자층, 및 제 3의 에피택시 도핑된 반도체 재료의 제 3층을 포함하는 사전-매립된 스트레서 소자로 각각의 리세스된 영역을 채운 이후 도 2의 스트럭처를 나타내는 (횡단면도를 통한) 도면이다.
도 4는 다른 스페이서 (spacer)를 형성하고 제 3의 에피택시 도핑된 반도체 재료의 제 3층을 도펀트의 델타 단분자층의 맨위에 위치한 금속 반도체 합금층으로 변환한 이후 도 3의 스트럭처를 나타내는 (횡단면도를 통한) 도면이다.
도 5는 도 1-4에서 도시된 기본적인 공정 단계를 사용함으로써 형성될 수 있는 CMOS 스트럭처를 나타내는 (횡단면도를 통한) 도면이다.
다음의 설명에서, 본 발명의 실시예들 (aspects)을 이해하기 위하여, 특정 스트럭처들, 콤포넌트들 (components), 재료들, 크기들, 공정 단계들 및 기술들이 구체적으로 상세하게 기술된다 (set forth). 하지만, 본 발명이 상기 구체 사항들없이도 실시가 가능하다는 것을 당업자는 이해한다. 다른 사례에서, 본 발명을 애매모호하게 하는 (obscuring) 것을 피하기 위하여 잘 알려진 스트럭처 또는 공정 단계들이 상세히 설명되지는 않는다.
층, 영역 또는 기판과 같은 하나의 소자가 다른 소자의 “상에 (on)” 또는 “위에 (over)” 있다고 언급되면, 그것은 곧바로 다른 소자 상에 있거나 또는 개입 소자 (intervening elements)가 존재한다는 것으로 이해된다. 대조적으로 (In contrast), 하나의 소자가 다른 소자의 “상에 곧바로 (directly on) ” 또는 “위에 곧바로 (directly over) ”에 있다고 언급되면, 그것은 개입 소자가 존재하지 않는 것으로 이해된다. 하나의 소자가 다른 소자와 “접속되었다 (connected)” 또는 “결합되었다 (coupled)”라고 언급되면, 그것은 곧바로 다른 소자와 접속 또는 결합되거나 또는 개입 소자가 존재한다는 것으로 또한 이해된다. 대조적으로, 하나의 소자가 다른 소자와 “곧바로 접속되었다” 또는 “곧바로 결합되었다”라고 언급되면, 그것은 개입 소자가 존재하지 않는 것으로 이해된다.
본 발명의 실시예들은 이 출원에 첨부된 다음의 설명 및 도면들을 참조하여 지금부터 더욱 상세히 설명될 것이다. 본 발명의 도면들은 이하 더욱 상세히 설명되고, 예시용 (illustrative) 목적으로 제공되며, 그리고 도면들 그 자체는 (as such), 실제 크기로 그려진 것은 아니다 (they are not drawn to scale).
도 1을 살펴보면, 도 1은 본 발명 하나의 실시예에서 사용될 수 있는 초기 스트럭처 (10)을 도시한다. 상기 초기 스트럭처 (10)은 적어도 하나의 FET 디바이스 영역 (14)를 포함하는 반도체 기판 (12)를 포함한다. 두번째 디바이스 영역 (도시하지 않음)은 도 1에서 도시된 적어도 하나의 FET 디바이스 영역 (14)의 주변부 (periphery)에 형성될 수 있다. 반도체 기판 (12)는 또한 적어도 하나의 절연 (isolation) 영역 (구체적으로 도시하지 않음)을 포함할 수 있다. 존재할 때, 적어도 하나의 절연 영역은 적어도 하나의 FET 디바이스 영역 (14) 주변부에 위치한다.
상기 초기 스트럭처 (10)은 반도체 기판 (12)의 적어도 하나의 FET 디바이스 영역 (14)의 상부 표면상에 위치한 적어도 하나의 FET 게이트 스택 (18)을 더 포함한다. 도면에서, 단일 FET 게이트 스택이 예시의 목적으로만 도시되었다.
채용된 상기 적어도 하나의 FET 게이트 스택 (18)은 적어도 하나의 pFET 게이트 스택, 적어도 하나의 nFET 게이트 스택 또는 반도체 기판 (12)의 다른 디바이스 영역상에 위치한 상기 양자의 조합 (combination)을 포함할 수 있다. nFET 게이트 스택과 pFET 게이트 스택의 조합이 채용되면, 절연 영역이 다른 극성 (polarity) 디바이스를 포함하는 디바이스 영역들 사이에 통상적으로 존재한다.
상기 적어도 하나의 FET 게이트 스택 (18)은, 통상적으로 패턴되며 (patterned), 바텀에서 탑까지, 게이트 유전체 (dielectric) (20), 게이트 전극 (electrode) (22) 및 선택적인 게이트 전극 덮개 (cap) (24)를 포함하는데; 게이트 전극 덮개 (24)는 이하 유전체 덮개라고도 칭할 수 있다. 적어도 하나의 스페이서 (26) (내부 (inner) 스페이서라고도 칭함)은 통상적으로 각각의 FET 게이트 스택 측벽 (sidewalls)상에 위치하는데 이것은 상기 초기 스트럭처 (10)에 존재하는 것이다. 일부 실시예들에서, 스페이서 (26)은 존재하지 않는다.
도 1에 도시된 상기 초기 스트럭처 (10)은 종래 방법으로 형성될 수 있고 당업자에게 잘 알려진 재료들을 포함한다. 예를 들면, 상기 초기 스트럭처 (10)의 반도체 기판 (12)는 실리콘 (Si), 게르마늄 (Ge), 실리콘 게르마늄 (SiGe), 실리콘 카바이드 (SiC), 실리콘 게르마늄 카바이드 (SiGeC), 갈륨 비소 (GaAs), 질화 갈륨 (GaN), 인듐 비소 (InAs), 인듐 인 (InP) 및 모든 기타 3/5족 또는 2/4족 화합물 반도체를 포함하는 모든 반도체 재료로 구성될 수 있으나 여기에 한정되지는 않는다 (but not limited to). 반도체 기판 (12)의 반도체 재료는 채용되는 재료의 종류 (type)에 따라 다른 격자 상수를 갖는다. 상기 반도체 기판 (12)는 또한 유기 (organic) 반도체 또는 Si/SiGe, 실리콘-온-인슐레이터 (silicon-on-insulator (SOI)), 실리콘 게르마늄-온-인슐레이터 (SiGe-on-insulator (SGOI)) 또는 게르마늄-온-인슐레이터 (germanium-on-insulator (GOI))와 같이 여러층으로 된 (layered) 반도체를 포함한다. 본 발명의 하나의 실시예에서, 상기 반도체 기판 (12)는 Si와 같은 탑 및 바텀 반도체 재료층이 매립된 산화물 (buried oxide)과 같은 매립된 (buried) 유전체에 의하여 분리된 (spaced apart) SOI 기판을 포함한다. 몇몇 실시예들에서, 상기 반도체 기판 (12)는 벌크 (bulk) 실리콘 또는 SOI로 구성되어 있다. 상기 반도체 기판 (12)는 도핑이 되었을 수도 (doped), 되지 않았을 수도 있고 (undoped) 또는 그 안에 이 두가지 영역을 가질 수 있다. 상기 반도체 기판 (12)는 단일 결정 방위 (single crystal orientation)를 포함하거나 또른 다른 결정 방위 (후자의 기판은 당업계에서는 하이브리드 기판 (hybrid substrate)이라고 칭함)를 갖는 적어도 두개의 동일 평면상 (coplanar) 표면 영역을 포함한다. 하이브리드 기판이 채용되면, nFET가 {100} 결정 표면 (crystal surface) 상에 통상적으로 형성되며, 한편 pFET는 {110} 결정 평면 (crystal plane)상에 통상적으로 형성된다. 하이브리드 기판은 당업계에서 잘 알려진 기술에 의해서 형성될 수 있다. 미국 특허 번호 (U.S. Patent No.) 7,329,923, 2005년 6월 2일 공개된 미국 출원 공개 번호 (U.S. Publication No.) 2005/0116290 및 미국 특허 번호 7,023,055의 사례를 참조하고, 이들의 전체 내용은 여기에 참고 자료로 포함된다.
상기 반도체 기판 (12)내에서 디바이스 영역을 형성하기 위하여 상기 적어도 하나의 절연 영역 (구체적으로 도시하지 않음)이 통상적으로 상기 반도체 기판 (12)내에 형성된다. 상기 적어도 하나의 절연 영역은 트렌치 (trench) 절연 영역 또는 필드 산화물 (field oxide) 절연 영역이다. 상기 트렌치 절연 영역은 당업계에서 잘 알려진 종래의 트렌치 절연 공정을 이용하여 형성된다. 예를 들면, 리소그래피 (lithography), 식각 (etching) 및 트렌치 유전체로서 트렌치를 채우는 것 등이 트렌치 절연 영역을 형성하기 위하여 이용된다. 선택적으로 (Optionally), 라이너 (liner)는 트렌치 필 (fill) 이전에 트렌치 내에 형성될 수 있고, 고밀화 (densification) 단계는 트렌치 필 이후에 수행되며 평탄화 (planarization) 공정이 트렌치 필 이후 후속될 수 있다. 트렌치 절연 영역의 높이는 불산 (hydrofluoric acid)을 포함하는 용액 (solution)으로 식각하는 습식 식각 (wet etching) 공정을 수행함으로써 조절될 수 있다 (adjusted). 상기 필드 산화막은 소위 실리콘 공정의 로컬 산화를 이용함으로써 형성될 수 있다.
다른 디바이스 영역내에서 웰 영역을 형성하기 위하여 다양한 디바이스 영역이 도핑될 수 있다 (가령, 이온 주입 (ion implantation) 공정에 의하여). 명확성을 위하여 (For clarity), 상기 웰 영역은 본 출원의 도면에 구체적으로 도시되지 않는다. pFET 디바이스용 웰 영역은 통상적으로 n형 도펀트를 포함하고, nFET 디바이스용 웰 영역은 통상적으로 p형 도펀트를 포함한다. 동일한 전도성 (conductivity) 종류의 디바이스를 갖는 웰 영역의 도펀트 농도는 같거나 또는 다를 수 있다. 마찬가지로 (Likewise), 다른 전도성 종류의 웰 영역 도펀트 농도도 같거나 또는 다를 수 있다.
상기 반도체 기판 (12) 공정 이후, 당업자에게 잘 알려진 종래의 공정을 이용하여, 상기 적어도 하나의 FET 게이트 스택 (18)이 형성된다. nFET 및 pFET 게이트 스택이 모두 존재하는 실시예에서, 제 1의 극성 FET 게이트 스택 (nFET 또는 pFET)은 제 2의 극성 FET 게이트 스택 (pFET 또는 nFET로서, 제 1의 극성 FET 게이트 스택으로 이용되지는 않음)의 형성전 (before), 동안 (during) 또는 이후 (after), 형성될 수 있다. 도 2-4뿐만 아니라 도 1에서, 단일 FET 디바이스 영역 (14) 및 단일 FET 게이트 스택을 도시하고 있지만, 하나 이상의 디바이스 영역이 존재할 때 및/또는 다른 수의 FET 게이트 스택 (18)과 함께 존재할 때에도, 본 발명은 또한 실시될 수 있다. 하나 이상의 게이트 스택이 존재하면, 다른 게이트 스택은 동일한 또는 다른 게이트 유전체들 및/또는 게이트 전극 재료들을 가질 수 있다. 다른 게이트 유전체 및 게이트 전극 재료들이 블록 마스크들 (block masks)을 이용하여 획득될 수 있으며, 블록마스크들은 한 영역으로부터 재료의 한 종류의 형성은 차단하지만, 블록 마스크를 포함하지 않는 다른 영역에서 상기 재료를 형성한다. 하나 이상의 게이트 스택이 제공되면 동일 또는 다른 전도성 종류의 FET를 형성하는데 상기 게이트 스택들이 사용될 수 있다.
하나의 실시예에서, 상기 적어도 하나의 FET 게이트 스택 (18)은 다양한 재료층을 증착 (deposition) 함으로써 형성되고, 이어서 리소그래피 및 식각을 통하여 증착된 재료층을 패턴한다. 또 다른 실시예에서, 상기 적어도 하나의 FET 게이트 스택 (18)은 더미 (dummy) 게이트 재료의 사용을 포함한 대체 (replacement) 게이트 공정에 의하여 형성된다.
상기 적어도 하나의 FET 게이트 스택 (18)을 형성하는데 사용된 기술에 상관없이, 상기 적어도 하나의 FET 게이트 스택 (18)은, 바텀에서 탑까지, 게이트 유전체 (20), 게이트 전극 (22), 및 선택적인 게이트 전극 덮개 (24)를 포함한다.
상기 게이트 유전체 (20)은 가령, 산화물 (oxide), 질화물 (nitride), 산화질화물 (oxynitride) 또는 다층으로 된 (multilayered) 스택과 같은 모든 절연 재료를 포함한다. 하나의 실시예에서, 게이트 유전체 (20)은 반도체 산화물, 반도체 질화물 또는 반도체 산화질화물일 수 있다. 또 다른 실시예에서, 게이트 유전체 (20)은 실리콘 산화물의 유전체 상수 (constant), 가령, 3.9보다 큰 유전체 상수를 갖는 유전체 금속 산화물을 포함한다. 통상적으로, 채용되는 게이트 유전체 (20)은 4.0보다 큰 유전체 상수를 갖는데, 8.0 이상의 유전체 상수를 갖는 것이 좀 더 통상적이다. 전술한 유전체 재료는 이하 “하이 케이(high k) 유전체”로 칭한다. 예시적인 하이 케이 유전체는 이산화하프늄 (HfO2), 산화지르코늄 (ZrO2), 산화란타늄 (La2O3), 산화알루미늄 (Al2O3), 이산화티타늄 (TiO2), 티탄스트론튬산화물 (SrTiO3), 란타늄알루미네이트 (LaAlO3), 산화이트륨 (Y2O3), HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, 실리케이트 (silicate) 및 합금등이 있으나 여기에 한정되지는 않는다. 본 하이 케이 유전체 재료의 다층으로 된 스택은 게이트 유전체 (20)로서 사용될 수 있다. x의 각 값은 독립적으로 0.5에서 3이며 y의 각 값은 독립적으로 0에서 2이다.
상기 게이트 유전체 (20)의 두께는 그것을 형성하는데 이용되는 기술에 따라 달라진다 (vary). 통상적으로, 게이트 유전체 (20)은 1nm에서 10nm의 두께를 갖는데, 2nm에서 5nm 사이의 두께가 좀 더 통상적이다. 하나의 하이 케이 유전체가 게이트 유전체 (20)으로 채용되면, 상기 하이 케이 게이트 유전체는 1nm정도에서, 또는 1nm미만에서 효과적인 산화물 두께를 가질 수 있다.
상기 게이트 유전체 (20)은 당업계에서 잘 알려진 방법으로 형성될 수 있다. 하나의 실시예에서, 상기 게이트 유전체 (20)은 가령, 화학적 증기 증착 (chemical vapor deposition (CVD)), 물리적 증기 증착 (physical vapor deposition (PVD)), 분자빔 증착 (molecular beam deposition (MBD)), 펄스 레이저 증착 (pulsed laser deposition (PLD)), 액적 화학 증착 (liquid source misted chemical deposition (LSMCD)), 및 원자층 증착 (atomic layer deposition (ALD))과 같은 증착 공정으로써 형성될 수 있다. 그렇지 않으면 (Alternatively), 상기 게이트 유전체 (20)은 가령, 열산화 (thermal oxidation) 및/또는 열질화 (thermal nitridation)와 같은 열공정으로써 형성될 수 있다.
상기 게이트 전극 (22)는 다결정 실리콘 (polycrystalline silicon), 다결정 실리콘 게르마늄 (polycrystalline silicon germanium), 원소 금속 (가령, 텅스텐, 티타늄, 탄탈륨, 알루미늄, 니켈, 루테늄, 팔라듐 및 백금), 적어도 하나의 원소 금속 합금, 원소 금속 질화물 (가령, 텅스텐 질화물, 알루미늄 질화물 및 티타늄 질화물), 원소 금속 실리사이드 (가령, 텅스텐 실리사이드, 니켈 실리사이드 및 티타늄 실리사이드) 및 이들에 관한 다층으로 된 조합들 등을 포함하는 모든 전도성 재료를 포함하나 여기에 한정되지는 않는다. 하나의 실시예에서, 상기 게이트 전극 (22)는 nFET 금속 게이트로 구성되어 있다. 또 다른 실시예에서, 상기 게이트 전극 (22)는 pFET 금속 게이트로 구성되어 있다. 또 다른 실시예에서, 상기 게이트 전극 (22)는 다결정 실리콘으로 구성되어 있다. 상기 폴리실리콘 게이트 (polysilicon gate)는 단독으로, 또는 가령, 금속 게이트 전극 재료 및/또는 금속 실리사이드 게이트 전극 재료와 같은 다른 전도성 재료와 함께 (in conjunction with) 사용될 수 있다.
상기 게이트 전극 (22)는 가령, CVD, 플라즈마 화학적 증기 증착 (plasma enhanced chemical vapor deposition (PECVD)), 기화 (evaporation), PVD, 스퍼터링, 화학 용액 증착, ALD 및 기타 증착 공정과 같은 종래의 증착 공정을 이용하여 형성될 수 있다. 실리콘 함유 재료가 상기 게이트 전극 (22)으로 이용될 때, 상기 실리콘-함유 재료는 인-시추 (in-situ) 도핑 증착 공정 또는 이온 주입이나 기체상 도핑 (gas phase doping)과 같은 단계가 후속되는 증착을 이용함으로써 적당한 (appropriate) 불순물 (impurity)내에서 도핑될 수 있는데 이 경우 상기 적당한 도펀트가 실리콘-함유 재료내로 유입된다. 금속 실리사이드가 형성될 때, 종래의 실리사이드화 공정이 사용된다.
상기 증착된 상태로의 (as-deposited) 게이트 전극 (22)는 통상적으로 10nm에서 100nm의 두께를 갖는데, 20nm에서 50nm사이의 두께가 좀 더 통상적이다.
몇몇 실시예에서, 선택적인 게이트 전극 덮개 (24)는 상기 게이트 전극 (22)의 맨위에 형성될 수 있다. 상기 선택적인 게이트 전극 덮개 (24)는 유전체 산화물, 질화물, 산화질화물 또는 다층으로 된 스택의 모든 조합을 포함할 수 있다. 하나의 실시예에서, 상기 선택적인 게이트 전극 덮개 (24)는 실리콘 질화물로 구성되어 있다. 상기 선택적인 게이트 전극 덮개 (24)가 존재할 때, 가령, CVD 및 PECVD과 같이 당업자에게 잘 알려진 종래의 증착 공정을 이용하여 상기 선택적인 게이트 전극 덮개 (24)가 형성된다. 그렇지 않으면, 상기 선택적인 게이트 전극 덮개 (24)는 가령, 산화 및/또는 질화와 같은 열공정에 의하여 형성될 수 있다. 상기 선택적인 게이트 전극 덮개 (24)의 두께는 사용되는 정확한 덮개 재료뿐만 아니라 그것을 형성하는데 이용되는 공정에 따라 달라진다. 통상적으로, 상기 선택적인 게이트 전극 덮개 (24)는 5nm에서 200nm의 두께를 갖는데, 10nm에서 50nm사이의 두께가 좀 더 통상적이다. 상기 선택적인 게이트 전극 덮개 (24)는 게이트 전극 (22)가 폴리실리콘과 같은 실리콘-함유 재료로 구성될 때 통상적으로 채용된다.
도 1에서 도시된 초기 스트럭처 (10)은 또한 적어도 하나의 스페이서 (26)을 포함할 수 있는데 그것의 베이스 (base)는 반도체 기판 (12)의 상부 표면상에 위치한다. 상기 적어도 하나의 스페이서 (26)의 엣지 (edge)는 상기 적어도 하나의 FET 게이트 스택 (18)의 측벽상에 위치한다. 상기 적어도 하나의 스페이서 (26)은 가령, 산화물, 질화물, 산화질화물 또는 그들의 모든 조합의 유전체 재료를 포함한다. 통상적으로, 그러나 항상 그렇지는 않지만 (but not necessarily always), 상기 적어도 하나의 스페이서 (26)은 상기 선택적인 게이트 전극 덮개 (24)와 다른 재료로 구성된다. 하나의 실시예에서, 상기 적어도 하나의 스페이서 (26)은 실리콘 산화물 또는 실리콘 질화물로 구성된다. 다른 실시예에서, 상기 적어도 하나의 스페이서 (26)은 얇은 내부 스페이서, 및 넓은 (내부 스페이서에 비해 상대적으로) 외부 스페이서를 포함한다. 전술한 실시예에서, 상기 얇은 내부 스페이서는 실리콘 산화물로, 반면에 넓은 외부 스페이서는 실리콘 질화물로 구성될 수 있다.
상기 적어도 하나의 스페이서 (26)은 당업자에게 잘 알려진 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 적어도 하나의 스페이서 (26)은 스페이서 재료의 증착에 의하여 형성될 수 있고, 뒤이어 식각이 이루어진다. 상기 적어도 하나의 스페이서 (26)의 폭은 그의 베이스에서 측정되었을 때, 통상적으로 2nm에서 50nm 정도가 되는데, 그의 베이스에서 측정되었을 때, 5nm에서 15nm사이의 폭이 되는 것이 좀 더 통상적이다.
도 1에서 도시된 초기 스트럭처 (10)은 각각의 FET 게이트 스택의 풋프린트에서 반도체 기판 (12)내에 위치한 연장 영역 (28)을 더 포함한다. 도 1에서, (28)로 표시된 (labeled) 영역들중의 한 영역은 소스 연장 영역이고, 반면에 (28)로 표시된 영역들 중 다른 영역은 드레인 연장 영역이다. 상기 연장 영역 (28)은 당업자에게 잘 알려진 연장 이온 주입 공정 (an extension ion implantation process)을 이용함으로써 반도체 기판 (12)로 형성될 수 있다. 상기 적어도 하나의 FET 게이트 스택 (18) 및, 만약 존재한다면, 상기 적어도 하나의 스페이서 (26)은 FET 디바이스 영역 (14)에서 연장 이온 주입 공정 동안 주입 마스크 (implantation mask)로서의 기능을 한다.
상기 연장 영역들 (28)의 주입 이후, 그것을 활성화하기 (activate) 위하여 어닐 (anneal)이 이용될 수 있다. 이온 주입 단계 이후 어느 때라도 수행될 수 있는 상기 어닐은 통상적으로 800°C보다 높은 온도에서 수행되는데, 850°C보다 높은 온도가 좀 더 통상적이다. 어닐은 종래의 모든 어닐 공정을 이용하여 수행될 수 있다. 사용될 수 있는 어닐의 사례는 예를 들면, 급속 열처리 (rapid thermal anneal), 노 열처리 (furnace anneal), 레이저 열처리 (laser anneal), 마이크로웨이브 열처리 (microwave anneal), 또는 이들의 조합을 포함한다. 어닐의 지속 시간 (duration), 가령, 어닐링 타임은 어닐의 온도뿐만 아니라 이용되는 정확한 어닐 공정에 따라 달라진다. 통상적으로, 어닐은 10분 또는 그 이하의 시간동안 수행된다. 어닐은 통상적으로 가령, 헬륨, 질소 및/또는 아르곤과 같은 비활성 상태 (inert ambient)내에서 수행된다. 몇몇 실시예에서, 어닐링은 포밍 가스 (forming gas, 수소와 질소의 혼합물)를 이용하여 수행될 수 있다.
상기 연장 영역 (28)에 의하여 한정된 (bounded) 상기 적어도 하나의 FET 게이트 스택 (18) 아래 위치한 반도체 기판 (12)의 부분은 디바이스 채널 (40)이다.
몇몇 실시예에서, 선택적인 할로 주입(halo implant) 이 수행되고 상기 초기 스트럭처 (10)의 반도체 기판 (12)내에서 선택적인 할로 영역 (도시하지 않음)을 형성하게 된다. 선택적인 할로 주입은 당업자에게 잘 알려진 각진 (angled) 할로 이온 주입과 같은 어떠한 종래의 할로 주입을 이용하여 수행될 수 있다. 상기 선택적인 할로 주입 이후, 선택적인 할로 활성화 어닐이 1,350°C 또는 그 이하의 온도에서 통상적으로 수행된다. 하나의 실시예에서, 선택적인 할로 활성화 어닐은 레이저 열처리 또는 급속 열처리를 포함할 수 있다.
도 2를 참조하면, 상기 적어도 하나의 FET 게이트 스택 (18)의 풋프린트에서 반도체 기판 (12)내에서 리세스된 영역들 (30)을 형성한 이후 도 1의 스트럭처가 도시되었다. 상기 리세스된 영역들 (30)은 도 2에 도시된 것과 같이 상기 FET 게이트 스택의 반대 편들 상에(on opposite sides) 형성되는데; 상기 리세스된 영역들 (30)들 중 하나는 소스 트렌치라고 칭하고, 반면 다른 리세스된 영역은 드레인 트렌치라고 칭한다. 상기 리세스된 영역들 (30), 가령 트렌치들은 당업자에게 잘 알려진 식각 기술을 이용하여 형성된다. 상기 적어도 하나의 FET 게이트 스택 (18), 그리고 존재한다면, 상기 적어도 하나의 스페이서 (26)은 식각 공정 동안 식각 마스크로서의 기능을 한다. 상기 식각 공정은 선택적으로 반도체 기판 (12)의 노출된 부분을 제거하는데 이것은 상기 적어도 하나의 FET 게이트 스택 (18), 그리고 존재한다면, 상기 적어도 하나의 스페이서 (26)에 의하여 보호되지는 않기 때문이다. 상기 기판 (12)의 탑 표면으로부터 상기 리세스된 영역들 (30)의 바텀에 이르기까지 측정되었을 때, 각각의 상기 리세스된 영역들 (30)의 깊이는 통상적으로 20nm에서 150nm 정도가 되는데, 30nm에서 70nm사이의 깊이가 좀 더 통상적이다.
상기 리세스된 영역들 (30)의 각각을 형성하는데 이용될 수 있는 식각은 습식 식각, 건식 식각 (dry etching) 또는 이 둘의 조합을 포함한다. 하나의 실시예에서, 이방성 (anisotropic) 식각이 각각의 상기 리세스된 영역들 (30)을 형성하는데 이용된다. 또 다른 실시예에서, 등방성 (isotropic) 식각이 각각의 상기 리세스된 영역들 (30)을 형성하는데 채용된다. 추가적인 실시예에서, 이방성 및 등방성 식각의 조합이 각각의 상기 리세스된 영역들 (30)을 형성하는데 채용될 수 있다. 건식 식각이 각각의 상기 리세스된 영역들 (30)을 형성하는데 사용될 때, 상기 건식 식각은 반응성 이온 식각 (reactive ion etching (RIE)), 플라즈마 (plasma) 식각, 이온빔 (ion beam) 식각 및 레이저 융삭 (ablation)중의 하나를 포함할 수 있다. 습식 식각이 각각의 상기 리세스된 영역들 (30)을 형성하는데 사용될 때, 습식 식각은 가령, 상기 반도체 기판 (12)의 노출된 FET 디바이스 영역 (14)를 선택적으로 식각하는 수산화 암모늄 (ammonium hydroxide)과 같은 어떠한 화학적 식각 용액 (chemical etchant)을 포함한다. 몇몇 실시예에서, 결정학적인 (crystallographic) 식각 공정이 각각의 상기 리세스된 영역들 (30)을 형성하는데 이용될 수 있다.
도 2에서 도시된 실시예에서, 상기 식각은 거의 수직인 (substantially straight) 측벽 (32)를 갖는 상기 반도체 기판 (12)내에서 리세스된 영역을 제공한다. 상기 거의 수직인 측벽 (32)는 약간의 테이퍼 (taper)를 갖는다.
대체적인 실시예에서 (도시하지 않음), 스트럭처는 면이 있는 (faceted) 리세스된 영역을 갖도록 형성될 수 있다. 대체적인 스트럭처는 건식 식각 공정을 이용하여 형성될 수 있고, 건식 식각공정 다음에는 래터럴 (lateral) 습식 식각 공정이 진행된다. 상기 래터럴 습식 식각 공정은 예를 들면, 수산화 암모늄 (ammonium hydroxide)을 포함할 수 있다.
도 3을 참조하면, 각각의 상기 리세스된 영역들 (30)내에서 사전-매립된 스트레서 소자 (33)을 형성한 이후 도 2의 스트럭처가 도시되었다. 각각의 사전-매립된 스트레서 소자 (33)은. 바텀에서 탑까지, 제 1의 에피택시 도핑된 반도체 재료의 제 1층 (35), 제 2의 에피택시 도핑된 반도체 재료의 제 2층 (36), 도펀트의 델타 단분자층 (37), 및 제 3의 에피택시 도핑된 반도체 재료의 제 3층 (38)을 포함한다. 도펀트의 델타 단분자층 (37)은 제 2층 (36) 및 제 3층 (38)사이에 위치한 n형 도펀트 또는 p형 도펀트층을 포함한다. 몇몇 실시예에서, 도펀트의 델타 단분자층은 제 1층 (35), 제 2층 (36) 및/또는 제 3층 (38)내에 위치할 수 있다. 이 특정 실시예는 본 발명의 도면에서는 도시하지 않는다.
사전-매립된 스트레서 소자의 제 3층이 후속의 어닐 단계 동안 금속 반도체 합금으로 변환되기 때문에 “사전-매립된 스트레서 소자”라는 용어가 공정의 이 단계에서 사용된다. 그러므로, 이 후속의 어닐 이후, 바텀에서 탑까지, 제 1층 (35), 제 2층 (36) 및 도펀트의 델타 단분자층 (37)을 포함하는 사전-매립된 스트레서 소자가 제공된다.
상기 설명된 것과 같이, 각각의 사전-매립된 스트레서 소자 (33)의 제 1층 (35)는 제 1의 에피택시 도핑된 반도체 재료로 구성되어 있다. 상기 제 1의 에피택시 도핑된 반도체 재료는 상기 반도체 기판 (12)의 격자 상수와는 다른 격자 상수를 가지며 그리하여 디바이스 채널 (40)내에서 전자의 이동성을 향상시킬 수 있다. 하나의 실시예에서, 상기 반도체 기판 (12)가 실리콘으로 구성되고 pFET 게이트 스택이 존재할 때, 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층 (35)는 SiGe 또는 SiGe:C로 구성된다. 또 다른 실시예에서, 상기 반도체 기판 (12)가 실리콘으로 구성되고 nFET 게이트 스택이 존재할 때, 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층 (36)은 Si:C, 가령, 탄소가 도핑된 실리콘으로 구성된다.
제 1층 (35)내의 도펀트는 pFET 게이트 스택에서는 p형 도펀트가 또는 nFET 게이트 스택에서는 n형 도펀트일 수 있다. ‘p형 도펀트’라는 용어는 가령, 붕소 (B), 알루미늄 (Al), 갈륨 (Ga) 및/또는 인듐 (In)을 포함하는 원소 주기율표 (the Periodic Table of Elements)의 3A족으로부터의 원자를 가리킨다. 3A족들 중에서, 그리고 본 발명 하나의 실시예에서, 붕소가 채용된다. ‘n형 도펀트’라는 용어는 가령, 인 (P), 비소 (As) 및/또는 안티몬 (Sb)을 포함하는 원소 주기율표의 5A족으로부터의 원자를 가리킨다. 5A족들 중에서, 그리고 본 발명 하나의 실시예에서, 인이 채용된다. 3A족 또는 5A족이라는 명명법 (nomenclature)은 원소 주기율표 CAS 버전에서 비롯되었다.
제 1층 (35)내 도펀트의 종류에도 불구하고, 제 1의 에피택시 도핑된 반도체 재료의 제 1층 (35)에 존재하는 상기 도펀트는 5E19 atoms/cm3 에서 1E21 atoms/cm3 의 범위내에 있고, 1E20 atoms/cm3 에서 7E20 atoms/cm3 범위내의 도펀트 농도가 좀 더 통상적이다.
제 1의 에피택시 도핑된 반도체 재료의 상기 제 1층 (35)는 각각의 상기 리세스된 영역들 (30)의 낮은 부분을 채우며 연장 영역 (28)의 낮은 표면에까지, 통상적으로 이를 초과하지는 않지만, 연장될 수 있다.
각각의 사전-매립된 스트레서 소자 (33)의 상기 제 1층 (35)이 당업자에게 잘 알려진 어떠한 인-시추 도핑된 에피택셜 성장 공정을 이용하여 상기 리세스된 영역들 (30) 내로 형성된다. 상기 에피택셜 성장은 제 1의 에피택시 도핑된 반도체 재료의 상기 제 1층 (35)가 결정질이고 (crystalline) 상기 제 1층 (35)가 형성되는 상기 반도체 기판 (12)의 표면 구조와 같은 결정학적인 구조를 가짐을 보장한다. 상기 인-시추 도핑된 에피택셜 성장 공정은 통상적으로 도펀트 원자가 존재하는 전구체 (precursor) 혼합 기체 (gas mixture)를 사용한다. 제 1의 에피택시 도핑된 반도체 재료의 상기 제 1층 (35)를 형성하는데 이용되는 전구체의 종류는 당업자에게 잘 알려져 있다.
각각의 사전-매립된 스트레서 소자 (33)의 상기 제 2층 (36)이 상기 제 1층 (35)를 포함하지 않는 상기 반도체 기판 (12)의 어떠한 노출된 측벽상뿐만 아니라 상기 제 1층 (35) 상부 표면 상에 형성된다. 각각의 사전-매립된 스트레서 소자 (33)의 상기 제 2층 (36)은 상기 제 1층 (35)와 같거나 또는 다른, 바람직하기는 같은 에피택시 반도체 재료를 포함하는 제 2의 에피택시 도핑된 반도체 재료를 포함한다. 각각의 사전-매립된 스트레서 소자 (33)의 상기 제 2층 (36)은 통상적으로 상기 제 1층 (35)와 같은 격자 상수를 갖는다. 상기 제 2의 에피택시 도핑된 반도체 재료 내의 도펀트는 상기 제 1의 에피택시 도핑된 반도체 재료의 그것과 같은 전도성 종류의 도펀트다. 상기 제 2의 에피택시 도핑된 반도체 재료의 도펀트 함량은 그러나 상기 제 1의 에피택시 도핑된 반도체 재료 도펀트의 그것보다 높다 (greater). 제 1의 에피택시 도핑된 반도체 재료의 상기 제 1층 (35)는 제 2의 에피택시 도핑된 반도체 재료의 상기 제 2층 (36)과 비교하여 도펀트의 함량이 낮기 때문에, 상기 제 1층 (35)는 상기 제 2층 (36)으로부터 도펀트의 확산 (diffusion)을 지연시킬 수 있다 (retarding out). 각각의 사전-매립된 스트레서 소자 (33)의 상기 제 2층 (36)은 5E21 atoms/cm3 에서 3E22 atoms/cm3의 범위내의 도펀트 농도를 가질 수 있으며, 8E19 atoms/cm3 에서 4E20 atoms/cm3 범위내의 도펀트 농도가 좀 더 통상적이다.
각각 리세스된 영역들 (30)의 잔여 부분을 필수적으로 채우는 상기 제 2층 (36)은 종래의 에피택셜 성장 공정에 의하여 형성될 수 있으며, 이러한 종래의 공정에는 제 1층 (35)의 제 1의 에피택시 반도체 재료와 관련하여 상기 언급된 인-시추 도핑된 컨포말 (conformal) 에피택시 공정을 포함된다. 상기 제 2층 (36)을 형성하는데 있어서 공지의 전구체가 사용될 수 있다. 몇몇 실시예에서, 각각의 사전-매립된 스트레서 소자 (33)의 상기 제 1, 2층 (35), (36)은 이 층들을 형성하는 사이에 진공 (vacuum)을 깨지 (breaking) 않고서 형성될 수 있다. 다른 실시예에서, 각각의 사전-매립된 스트레서 소자 (33)의 상기 제 1, 2층 (35), (36)은 각각의 에피택셜 성장 단계 사이에 진공을 깸으로써 형성된다.
위에서 언급된 바와 같이, 각각의 사전-매립된 스트레서 소자 (33)은 또한 상기 제 2층 (36)상에 위치한 도펀트의 델타 단분자층 (n형 또는 p형) (37)을 포함한다. 도펀트의 델타 단분자층 (37)은 상기 적어도 하나의 게이트 스택 (18)아래 위치한 반도체 기판 (12)의 잔여 표면 (the remaining surface)과 필수적으로 (essentially) 동일 평면상에 있게 된다. 델타 단분자층 (37)내의 도펀트는 상기 제 1의 및 제 2의 에피택시 도핑된 반도체 재료 내의 도펀트와 매치한다 (matches). 그러므로, 예를 들면, 상기 제 1의 및 제 2의 에피택시 도핑된 반도체 재료가 p형을 포함하면, 상기 델타 단분자층 (37)은 또한 p형을 포함한다. 마찬가지로, 상기 제 1의 및 제 2의 에피택시 도핑된 반도체 재료가 n형을 포함하면, 상기 델타 단분자층 (37)은 또한 n형을 포함한다.
도펀트 원자들만을 포함하는 상기 델타 단분자층 (37)은 적어도 제 2의 에피택시 도핑된 반도체 재료의 성장을 중단하고 (interrupting) 그 이후 급속 열화학적 증기 증착 (rapid thermal chemical vapor deposition (RTCVD))을 이용하여 상기 델타 단분자층 (37)을 증착함으로써 형성된다. 상기 델타 단분자층 (37)은 두께가 0.5nm에서 3nm정도되는 박층이며; 다른 두께도 또한 채용될 수 있다.
상기 델타 단분자층 (37)이 형성되면, 상기 제 3의 에피택시 도핑된 반도체의 제 3층 (38)이 형성될 수 있다. 상기 제 3의 에피택시 도핑된 반도체 재료의 제 3층 (38)은 통상적으로 상기 제 1의 에피택시 도핑된 반도체 재료와 같은 조성 (composition)을 갖는다 (가령, 반도체 재료 및 도펀트). 비록 상기 제 3층 (38)이 통상적으로 상기 제 1의 에피택시 도핑된 반도체 재료와 같은 조성을 갖는다고 해도, 상기 제 3층 (38)은 상기 제 1의 에피택시 도핑된 반도체 재료와 같은 또는 다른, 통상적으로 같은, 도펀트 농도를 가질 수 있다. 각각의 사전-매립된 스트레서 소자 (33)의 상기 제 3층 (38)은 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층 (35)를 형성하기 위한 위에서 설명된 절차들중의 하나를 사용하여 형성될 수 있다. 상기 제 3의 에피택시 도핑된 반도체의 제 3층 (38)은 원 (original) 반도체 기판 (12)의 상부 표면 위로 연장된다.
CMOS를 제조할 때, 한 종류의 사전-매립된 스트레서 소자가 상기 pFET 디바이스 영역으로 형성될 수 있고, 반면에 다른 종류의 사전-매립된 스트레서 소자는 상기 nFET 디바이스 영역으로 형성될 수 있다. 이것은 상기 디바이스 영역들 (pFET 또는 nFET 디바이스 영역)중의 한 영역에 한 종류의 사전-매립된 스트레서 소자를 형성하고, 한편 다른 디바이스 영역 위에는 블록 마스크를 이용하는, 상기 언급한 절차를 따름으로써 성취될 수 있다. 상기 블록 마스크가 제거되고 제 2 블록 마스크가 상기 한 종류의 사전-매립된 스트레서 소자를 포함하는 상기 디바이스 영역 맨위에 형성될 수 있다. 그 다음 위의 절차는 상기 제 2 블록 마스크에 의하여 보호되지 않는 디바이스내에 다른 종류의 사전-매립된 스트레서 소자를 형성하도록 반복될 수 있다.
그래서 본 발명은 nFET용 사전-매립된 스트레서 소자 및/또는 pFET용 사전-매립된 스트레서 소자를 제공함이 강조된다.
그 다음 도 4를 참조하면, 다른 스페이서 (44) (이하 스페이서 (26)에 관하여 이를 외부 스페이서라고 칭함) 그리고 소스 영역 및 드레인 영역 (본 출원의 도면에는 구체적으로 도시하지 않음)의 형성을 포함한 추가적인 CMOS 처리 이후 도 3의 스트럭처가 도시되었다. 상기 소스 영역 및 드레인 영역을 이하 총괄하여 (collectively) 소스/ 드레인 영역이라고 칭한다. 상기 소스/ 드레인 영역은 통상적으로 위에서 언급된 제 2의 에피택시 도핑된 반도체 재료의 제 2층 (36)내에 형성된다. 몇몇 실시예에서 그리고 다른 스페이서 (44)의 형성 이전에, 선택적인 게이트 전극 덮개 (24)는 상기 스트럭처에서 제거될 수 있다. 상기 선택적인 게이트 전극 덮개 (24)의 제거는 적어도 하나의 스페이서 (26), 하부의 게이트 전극 (22) 및 각각의 매립된 스트레서 소자 (34)의 제 3층 (38)에 관하여 게이트 전극 덮개 재료를 선택적으로 제거하는 용액 (etchant)을 이용함으로써 수행된다. 그러한 용액의 사례는 반응성 이온 식각을 포함하지만 여기에 한정되지는 않는다.
스페이서 (44)는 상기 적어도 하나의 스페이서 (26)을 형성하는데 이용된 것과 같거나 또는 다른 공정을 이용하여 형성된다. 스페이서 (44)는 상기 적어도 하나의 스페이서 (26)과 같거나 또는 다른 유전체 재료로 구성될 수 있다. 하나의 실시예에서, 스페이서 (44)는 상기 적어도 하나의 스페이서 (26)과 비교하여 다른 유전체 재료로 구성된다. 하나의 실시예에서, 스페이서 (44)는 실리사이드 근접성 (silicide proximity)을 한정하는 스페이서이다. 스페이서 (44)는 종래의 실리사이드 공정 및 식각 기술에 의하여 형성될 수 있다.
몇몇 실시예에서, 그리고 스페이서 (44)의 형성 이전에, 상기 적어도 하나의 스페이서 (26)가 제거될 수 있고, 스페이서 (44)는 상기 적어도 하나의 FET 게이트 스택 (18)의 측벽과 직접 접촉하여 형성된다. 상기 도시된 실시예에서, 스페이서 (44)의 래터럴 엣지 (lateral edge)는 상기 적어도 하나의 스페이서 (26)의 측벽과 직접 접촉한다.
스페이서 (44)의 형성 이후, 소스/ 드레인 영역들이 각각의 사전-매립된 스트레서 소자들 (33)의 적어도 제 2층 (36)내에 형성된다. 상기 소스/ 드레인 영역들은 소스/ 드레인 이온 주입 공정을 이용하여 형성되며 이어서 어닐링이 후속된다. 스페이서 (44)는 이온 주입 마스크로서의 기능을 한다.
여전히 도 4를 참조하면, 제 3의 에피택시 도핑된 반도체의 제 3층 (38)을 금속 반도체 합금으로 변환시킬 수 있는 모든 공정을 이용하여 하나의 금속 반도체 합금 컨택 (45)가 형성된다. 본 변환 공정 이후 하나의 매립된 스트레서 소자가 (34)가 제공되는데 이것은 바텀에서 탑까지, 제 1층 (35), 제 2층 (36) 및 도펀트의 델타 단분자층 (37)을 포함한다.
하나의 실시예에서, 상기 금속 반도체 합금 컨택 (45)이 실리사이드 공정을 이용하여 형성된다. 상기 실리사이드 공정은 다른 스페이서 (44)의 외부 엣지 (outer edge)에 자기-정렬될 수 있다. 상기 실리사이드 공정은 상기 제 3의 에피택시 도핑된 반도체 재료의 제 3층 (38)과 반응할 때 금속 반도체 합금을 형성할 수 있는 금속을 형성하는 단계를 포함한다. 상기 금속 반도체 합금 컨택 (45)를 형성하는데 사용되는 금속은 탄탈륨, 티타늄, 텅스텐, 루테늄, 코발트, 니켈 또는 이 재료들의 모든 적절한 조합을 포함할 수 있지만, 이들에 한정되지는 않는다. 티타늄 질화물 또는 탄탈륨 질화물과 같은 확산 장벽이 상기 금속 맨위에 형성될 수 있다. 어닐이 수행되는데 이것은 금속 및 하부의 제 3의 에피택시 도핑된 반도체의 제 3층사이에 반응을 일으키며 이것이 금속 반도체 합금 컨택 (45)를 형성하게 된다. 형성된 상기 금속 반도체 합금 컨택은 반도체 재료 (상기 제 3층 (38)에 존재하는 것과 같은), 위에서 한정된 금속, 및 도펀트 (상기 제 3층 (38)에 존재하는 것과 같은)를 포함한다. 통상적으로, 어닐은 적어도 250°C 또는 그 이상의 온도에서 수행된다. 단일 어닐 단계 또는 다중 어닐 단계가 이용될 수 있다. 어닐이 수행된 이후 어떠한 비-반응성 (non-reacted) 금속 및 선택적인 확산 장벽이 제거된다. 몇몇 실시예에서, 상기 선택적인 게이트 전극 덮개 (24)가 제거되고 상기 게이트 전극 (22)가 실리콘-함유 재료로 구성될 때, 하나의 금속 반도체 합금 컨택이 상기 게이트 전극 (22)의 맨위에 곧바로 형성될 수 있다.
이제 도 5를 참조하면, 도 5는 위에서 언급한 기본적인 단계를 이용하여 형성될 수 있는 CMOS 스트럭처 (100)을 도시한다. 구체적으로, 도 5에 도시된 상기 CMOS 스트럭처 (100)은 반도체 기판 (12)의 상부 표면 상에 위치한 적어도 하나의 pFET 게이트 스택 (18’) 및 적어도 하나의 nFET 게이트 스택 (18’’)을 포함한다. 하나의 절연 영역 (102)가 적어도 하나의 pFET 게이트 스택 (18’) 및 적어도 하나의 nFET 게이트 스택 (18’’)사이에 존재한다.
각각의 적어도 하나의 pFET 게이트 스택 (18’) 및 적어도 하나의 nFET 게이트 스택 (18’’)은 게이트 유전체 (20), 게이트 전극 (22) 및 위에서 언급한 선택적인 유전체 덮개 (24)를 포함한다. 스페이서 (26)이 상기 각각의 게이트 스택 측벽상에 또한 존재할 수 있다. 상기 각각의 FET 게이트 스택은 적어도 하나의 pFET 게이트 스택 (18’) 및 적어도 하나의 nFET 게이트 스택 (18’’)의 풋프린트에서 반도체 기판 (12)내에 위치한 소스 연장 영역 및 드레인 연장 영역 (이하 총괄하여 연장 영역들 (28)이라고 칭함)을 더 포함한다. 디바이스 채널 (40)은 상기 FET 게이트 스택들 각각의 연장 영역들 (28)사이에 위치한다. pFET 매립된 스트레서 소자들 (34’)는 상기 적어도 하나의 pFET 게이트 스택 (18’)의 반대편들상에 (on opposite sides) 그리고 반도체 기판 (12)내에 위치하며, nFET 매립된 스트레서 소자들 (34’’)는 상기 적어도 하나의 nFET 게이트 스택 (18’’)의 반대편들상에 그리고 반도체 기판 (12)내에 위치한다. 매립된 스트레서 소자들 각각은 반도체 기판 (12)의 격자 상수와는 다르며 디바이스 채널 (40)에 스트레인을 주는 격자 상수를 갖는 제 1의 에피택시 도핑된 반도체 재료의 제 1층 (35’, 35’’), 상기 제 1층 맨위에 위치한 제 2의 에피택시 도핑된 반도체 재료의 제 2층 (36’, 36’’) -상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층은 제 2의 에피택시 도핑된 반도체 재료의 제 2층과 비교하여 더 낮은 함량의 도펀트를 가짐-을 포함한다. 각각의 매립된 스트레서 소자는 또한 도펀트의 단분자층 (37’, 37’’)을 포함하는데 이것은 각각의 매립된 스트레서 소자 제 2층 (36’, 36’’)의 상부 표면 상에 위치한다. 금속 반도체 합금 (45)는 상기 디바이스 영역들 각각 내의 적어도 하나의 도펀트의 단분자층 (37’, 37’’) 맨위에 존재한다. 도 5에서 도시된 스트럭처는 또한 다른 스페이서 (44)의 존재를 도시한다. 상기 다른 스페이서 (44)는 스트럭처 내에 잔류하는 제 3층 (38’, 38’’)의 부분의 맨위에 위치한다.
금속 반도체 합금과 상기 매립된 스트레서 소자 제 2층 사이의 델타 단분자층의 존재는 매립된 스트레서 소자의 상층과 상부의 금속 반도체 합금 컨택 사이에 도펀트의 델타 단분자층이 존재하지 않는 반도체 스트럭처와 비교하여 반도체 스트럭처의 전반적인 컨택 저항을 현저히 개선한다. 전반적인 컨택 저항이 개선되었으므로 본 발명의 스트럭처는 금속 반도체 합금 컨택과 매립된 스트레서 소자 상층 사이에 도펀트의 델타 단분자층을 포함하지 않은 종래 기술 스트럭처와 비교하여 더 나은 성능을 보여준다 (exhibit). 또한, 여기에 개시된 상기 델타 단분자층은 얇기 때문에, 이것의 존재는 디바이스 채널에 대한 스트레인 특성들을 변경하지 (alter) 않는다.
게다가 (Moreover), 상기 델타 단분자층내의 도펀트가 상기 처리 단계 동안 소비되지 않으므로 어떠한 실리사이드 파이핑 (piping)도 관찰되지 않는다. 이와 같이, 본 발명에서 언급된 공정은 디바이스의 생산성 (yield)을 향상시킨다.
몇몇 실시예에서, 개선된 (압축적인) 채널 스트레인이 성취되는데 그 이유는 금속 반도체 합금 (인장성이 있는)이 상기 디바이스 채널위에 그리고 떨어져 있기 때문이다.
또한, 상기 금속 반도체 합금 컨택은 기판의 초기 표면에 대하여 상대적으로 높아졌기 때문에 (raised), 상기 높아진 금속 반도체 합금 컨택은 개선된 디바이스 성능을 제공한다.
본 발명이 실시예들과 관련하여 특별히 도시되고 설명되었지만, 형식과 상세 사항에 있어서 전술한 내용들 및 기타 변경들이 본 발명의 정신과 범위에 벗어남이 없이 만들어 질 수 있슴을 당업자들은 이해할 것이다. 그러므로 본 발명은 설명되고 도시된 정확한 형식과 상세 사항을 제한하지 않으며, 첨부되는 청구범위내에 포함된다.
산업상 이용 가능성
본 발명은 매우 다양한 전자/전기 장치에서 응용 (application)을 갖는 (find) 집적 회로 (integrated circuit) 칩들내에 포함되는 고성능 반도체 FET 디바이스의 설계 (design) 및 제조에서 산업상 이용 가능성을 갖는다.

Claims (20)

  1. 반도체 스트럭처 (semiconductor structure)에 있어서, 상기 스트럭처는:
    반도체 기판 (12)의 상부 표면상에 위치한 적어도 하나의 FET 게이트 스택 (18) - 상기 적어도 하나의 FET 게이트 스택은 상기 적어도 하나의 FET 게이트 스택의 풋프린트 (footprint)에서 상기 반도체 기판 내에 위치한 소스 연장 영역 (28) 및 드레인 연장 영역 (28)과, 상기 소스 연장 영역 및 드레인 연장 영역 사이에 그리고 상기 적어도 하나의 게이트 스택 아래 위치하는 디바이스 채널 (40)을 포함함-;
    상기 적어도 하나의 FET 게이트 스택의 반대편들상에 (on opposite sides) 그리고 상기 반도체 기판내에 (within) 위치한 매립된 스트레서 소자들 (embedded stressor elements) (33) - 각각의 매립된 스트레서 소자는, 바텀에서 탑까지 (from bottom to top), 상기 반도체 기판의 격자 상수 (lattice constant)와는 다르며 상기 디바이스 채널에 스트레인 (strain)을 주는 (impart) 격자 상수를 갖는 제 1의 에피택시 도핑된 반도체 재료 (first epitaxy doped semiconductor material)의 제 1층 (35), 상기 제 1층 맨위에 (atop) 위치한 제 2의 에피택시 도핑된 반도체 재료의 제 2층 (36), 및 제 2의 에피택시 도핑된 반도체 재료의 상기 제 2층의 상부 표면 상에 위치한 도펀트의 델타 단분자층 (delta monolayer of dopant) (37)을 포함하고, 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층은 상기 제 2의 에피택시 도핑된 반도체 재료의 제 2층과 비교하여 더 낮은 함량의 도펀트 (lower content of dopant)를 가짐- ; 그리고
    상기 도펀트의 델타 단분자층 상부 표면상에 위치한 금속 반도체 합금 (45)를 포함하는
    스트럭처.
  2. 제 1항에 있어서 상기 반도체 기판 (12)는 벌크 실리콘 (Si) 또는 실리콘-온-인슐레이터 (silicon-on-insulator)인
    스트럭처.
  3. 제 1항에 있어서 상기 적어도 하나의 FET 게이트 스택은 pFET 게이트 스택 (18’)이며 각각의 매립된 스트레서 소자 (33’)의 제 1층은 실리콘 게르마늄 (SiGe) 또는 실리콘 게르마늄 카바이드 (SiGe:C)를 포함하는
    스트럭처.
  4. 제 1항에 있어서 상기 적어도 하나의 FET 게이트 스택은 nFET 게이트 스택 (18’’)이며 각각의 매립된 스트레서 소자 (33’’)의 제 1층은 실리콘 카바이드 (Si:C)를 포함하는
    스트럭처.
  5. 제 3항에 있어서 상기 제 1의 및 제 2의 에피택시 도핑된 반도체 재료는 p형 도펀트를 포함하며 상기 도펀트의 델타 단분자층 또한 p형인
    스트럭처.
  6. 제 4항에 있어서 상기 제 1의 및 제 2의 에피택시 도핑된 반도체 재료는 n형 도펀트를 포함하며 상기 도펀트의 델타 단분자층 또한 n형인
    스트럭처.
  7. 제 1항에 있어서, 상기 스트럭쳐는 상기 적어도 하나의 FET 게이트 스택 (18)에 인접하고 (adjacent) 제 3의 에피택시 도핑된 반도체 재료 (38)의 제 3층 맨위에 위치하는 실리사이드 스페이서 (26)을 더 포함하는
    스트럭처.
  8. 반도체 스트럭처에 있어서, 상기 스트럭처는:
    반도체 기판 (12)의 상부 표면상에 위치한 적어도 하나의 pFET 게이트 스택 (18’) 및 적어도 하나의 nFET 게이트 스택 (18’’) - 상기 적어도 하나의 pFET 게이트 스택 및 적어도 하나의 nFET 게이트 스택 각각은 상기 적어도 하나의 pFET 게이트 스택 및 적어도 하나의 nFET 게이트 스택 모두의 풋프린트에서 상기 반도체 기판 내에 위치한 소스 연장 영역 (28) 및 드레인 연장 영역 (28)과, 그리고 상기 소스 연장 영역 및 드레인 연장 영역 사이와 상기 게이트 스택들 각각 아래 위치하는 디바이스 채널 (40)을 포함함 -;
    상기 적어도 하나의 pFET 게이트 스택 (18’)의 반대편들상에 그리고 상기 반도체 기판 내에 위치한 pFET 매립된 스트레서 소자들 (33’)과, 상기 적어도 하나의 nFET 게이트 스택 (18’’)의 반대편들상에 그리고 상기 반도체 기판 (12)내에 위치한 nFET 매립된 스트레서 소자들 (33’’) - 매립된 스트레서 소자들 각각은, 바텀에서 탑까지, 상기 반도체 기판의 격자 상수와는 다르며 디바이스 채널에 스트레인을 주는 격자 상수를 갖는 제 1의 에피택시 도핑된 반도체 재료의 제 1층 (35’, 35’’), 상기 제 1층 맨위에 위치하는 제 2의 에피택시 도핑된 반도체 재료의 제 2층 (36’, 36’’) 및 상기 매립된 스트레서 소자들 각각의 상기 제 2층의 상부 표면 상에 위치한 도펀트의 델타 단분자층 (37’, 37’’)을 포함하며, 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층은 상기 제 2의 에피택시 도핑된 반도체 재료의 제 2층과 비교하여 더 낮은 함량의 도펀트를 가짐 -; 그리고
    상기 도펀트의 델타 단분자층 (37) 상부 표면상에 위치한 금속 반도체 합금 (45)를 포함하는
    스트럭처.
  9. 제 8항에 있어서 상기 pFET 매립된 스트레서 소자들 (33’) 각각의 제 1층은 실리콘 게르마늄 (SiGe) 또는 실리콘 게르마늄 카바이드 (SiGe:C)를 포함하는
    스트럭처.
  10. 제 8항에 있어서, 상기 nFET 매립된 스트레서 소자들 (33’’) 각각의 제 1층은 실리콘 카바이드 (Si:C)를 포함하는
    스트럭처.
  11. 제 9항에 있어서, 상기 pFET 스트레서 소자들의 제 1의 및 제 2의 에피택시 도핑된 반도체 재료들은 p형 도펀트를 포함하며 도펀트의 상기 단분자층 또한 p형인
    스트럭처.
  12. 제 10항에 있어서, 상기 nFET 스트레서 소자들의 제 1의 및 제 2의 에피택시 도핑된 반도체 재료들은 n형 도펀트를 포함하며 도펀트의 상기 단분자층 또한 n형인
    스트럭처.
  13. 제 9항에 있어서, 상기 스트럭쳐는 FET 게이트 스택들 각각에 인접하고 제 3의 에피택시 도핑된 반도체 재료의 제 3층 맨위에 위치한 실리사이드 스페이서 (26)을 더 포함하는
    스트럭처.
  14. 스트럭처의 제조 방법에 있어서, 상기 방법은:
    반도체 기판의 상부 표면상에 적어도 하나의 FET 게이트 스택 (18)을 형성하는 단계;
    상기 적어도 하나의 FET 게이트 스택의 풋프린트에서 상기 반도체 기판 (12)내에 소스 연장 영역 (28) 및 드레인 연장 영역 (28)을 형성하는 단계;
    상기 적어도 하나의 FET 게이트 스택 반대편들상에 (on opposite sides) 그리고 반도체 기판 내에 리세스된 영역들 (recessed regions)을 형성하는 단계;
    상기 리세스된 영역 내에 사전-매립된 스트레서 소자들 (pre-embedded stressor elements) (33)을 실질적으로 형성하는 단계 - 상기 사전-매립된 스트레서 소자들 각각은, 바텀에서 탑까지, 상기 반도체 기판의 격자 상수 (lattice constant)와는 다르며 상기 디바이스 채널에 스트레인 (strain)을 주는 격자 상수를 갖는제 1의 에피택시 도핑된 반도체 재료의 제 1층 (35), 상기 제 1층 맨위에 위치한 제 2의 에피택시 도핑된 반도체 재료의 제 2층 (36), 상기 제 2층의 상부 표면 상에 위치한 도펀트의 델타 단분자층 (37), 및 상기 델타 단분자층의 맨위에 (atop) 위치한 제 3의 에피택시 도핑된 반도체 재료의 제 3층 (38)을 포함하고, 상기 제 1의 에피택시 도핑된 반도체 재료의 제 1층은 상기 제 2의 에피택시 도핑된 반도체 재료의 제 2층과 비교하여 더 낮은 함량 (lower content)의 도펀트를 가짐 -; 그리고
    상기 사전-매립된 스트레서 소자 제 3층의 일부분을 금속 반도체 합금 컨택 (45)로 변환하는 단계 - 상기 금속 반도체 합금 컨택은 상기 델타 단분자층 (37)의 상부 표면 상에 곧바로 (directly) 위치함 - 를 포함하는
    방법.
  15. 제 14항에 있어서, 각각의 사전-매립된 스트레서 소자의 상기 제 1, 2 및 3층들은 인-시추 도핑된 에피택셜 성장 공정 (in-situ doped epitaxial growth process)에 의하여 형성되는
    방법.
  16. 제 14항에 있어서, 도펀트의 상기 델타 단분자층은 원자층 증착 (atomic layer deposition)에 의하여 형성되고, 상기 원자층 증착은 상기 제 2의 에피택시 도핑된 반도체 재료의 제 2층의 성장을 중단함 (interrupting)으로써 일어나는
    방법.
  17. 제 14항에 있어서, 상기 변환하는 단계는 실리사이드화 공정을 포함하는
    방법.
  18. 제 14항에 있어서, 상기 적어도 하나의 FET 게이트 스택은 pFET 게이트 스택이며, 상기 매립된 스트레서 소자들 각각의 제 1층은 실리콘 게르마늄 (SiGe) 또는 실리콘 게르마늄 카바이드 (SiGe:C)를 포함하고, 상기 제 1의 및 제 2의 에피택시 도핑된 반도체 재료들은 p형 도펀트를 포함하며, 도펀트의 상기 델타 단분자층은 p형 도펀트를 포함하는
    방법.
  19. 제 14항에 있어서, 상기 적어도 하나의 FET 게이트 스택은 nFET 게이트 스택이며, 상기 매립된 스트레서 소자들 각각의 제 1층은 실리콘 카바이드 (Si:C)를 포함하고, 상기 제 1의 및 제 2의 에피택시 도핑된 반도체 재료들은 n형 도펀트를 포함하며, 도펀트의 상기 델타 단분자층도 n형 도펀트를 포함하는
    방법.
  20. 제 14항에 있어서, 상기 방법은 상기 적어도 하나의 게이트 스택에 인접하는 실리사이드 스페이서를 형성하는 단계를 더 포함하고, 상기 실리사이드 스페이서의 바텀 표면은 상기 제 3의 에피택시 도핑된 반도체 재료의 제 3층의 잔여 부분 (remaining portion)의 맨위에 (atop) 위치하며, 상기 실리사이드 스페이서는 상기 변환 이전에 형성되는
    방법.
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