KR101600553B1 - 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법 - Google Patents

에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법 Download PDF

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Abstract

제1 영역(180) 및 제2 영역(200)을 가지는 반도체 기판(110)의 안과 위에 반도체 디바이스(100)를 제조하는 방법들이 제공된다. 본 발명의 예시적인 실시예에 따라, 한 방법은 상기 제1 영역(180) 위에 놓이는 제1 게이트 스택(124)과 상기 제2 영역(200) 위에 놓이는 제2 게이트 스택(128)을 형성하는 단계와, 상기 기판(110) 안으로 제1 리세스들(142)과 제2 리세스들(142)을 에칭하는 단계와, 상기 제1 리세스들(142)은 적어도 상기 제1 영역(180)에서 상기 제1 게이트 스택(124)에 정렬되고, 상기 제2 리세스들(142)은 적어도 상기 제2 영역(200)에서 상기 제2 게이트 스택(128)에 정렬되며, 상기 제1 및 제2 리세스들(142)에서 제1 스트레스-유도 단결정질 물질(150)을 에피택셜 성장시키는 단계와, 상기 제1 리세스들(142)로부터 상기 제1 스트레스-유도 단결정질 물질(150)을 제거하는 단계와, 그리고 상기 제1 리세스들(142)에서 제2 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 단계를 포함하며, 상기 제2 스트레스-유도 단결정질 물질(170)은 상기 제1 스트레스-유도 단결정질 물질(150)과 서로 다른 조성을 가진다.

Description

에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ＭＯＳ 디바이스들의 제조 방법{METHODS FOR FABRICATING MOS DEVICES HAVING EPITAXIALLY GROWN STRESS-INDUCING SOURCE AND DRAIN REGIONS}
본 발명은 개괄적으로 반도체 디바이스들을 제조하기 위한 방법에 관한 것이고, 더욱 상세하게는 에피택셜-성장된, 스트레스-유도 소오스 및 드레인 영역들을 가지는 금속 산화물 반도체 디바이스들을 제조하기 위한 방법에 관한 것이다.
오늘날 집적 회로(IC)의 대다수는 복수의 상호 연결된 전계 효과 트랜지스터들(field effect transistor, FET)을 이용하여 구현되며, 이 트랜지스터는 또한 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET, MOS transistor)라고도 불린다. IC들은 보통 P-채널 및 N-채널 FET들 모두를 이용하여 형성되고, 이 경우에 IC는 상보형 MOS(complementary MOS) 또는 CMOS IC로 지칭된다. 단일의 IC 칩 위에 더 큰 복합도를 가지는 더욱 많은 회로들을 병합시키려는 추세가 계속되고 있다. 이런 추세를 이어가기 위해, 회로에서 각각의 개별 디바이스의 크기, 그리고 디바이스 소자들 간의 간격, 즉 피치(pitch)가 각각의 새로운 기술 세대마다 감소된다. 또한, 피치가 더 작은 치수들로 스케일링되면서, 이들 디바이스들의 게이트 스택들에 이용되는 게이트 절연체들과 전극들도 또한 감소된다.
다수 캐리어들의 이동도(mobility)를 향상시키기 위하여 채널 영역에 적절한 스트레스(stress)를 인가함으로써 트랜지스터 디바이스의 성능이 향상될 수 있다는 것은 잘 알려져 있다. 예를 들면, N-채널 MOS(NMOS) 트랜지스터에서 다수 캐리어인 전자들의 이동도는 채널에 인장 종방향 스트레스(tensile longitudinal stress)를 인가함으로써 증가될 수 있다. 유사하게, P-채널 MOS(PMOS) 트랜지스터에서 다수 캐리어인 정공(hole)들의 이동도는 압축 종방향 채널 스트레스(compressive longitudinal channel stress)를 인가함으로써 증가될 수 있다. 65 nm, 45 nm, 32 nm 기술 세대들에 대하여, 인장 및 압축 스트레스 라이너 막(liner film)들은 각각 NMOS 및 PMOS 디바이스들 모두를 위한 채널 스트레스-유도 층들로서 병합되어 왔다. 하지만, 이들 막의 두께는 디바이스 피치에 따라 감소하기 때문에, 인가되는 스트레스 및 그에 따라 달성되는 성능 이득도 또한 각각의 새로운 세대에 따라 줄어든다. 또한, 첨단 디바이스들에서 게이트 스택들의 두께가 감소하면서, 고에너지 이온 주입 공정(high energy ion implantation process)들로부터 불순물 도펀트들(impurity dopants)에 의한 채널 오염 가능성이 증가한다.
따라서, 에피택셜-성장된(epitaxially-grown), 스트레스-유도 소오스 및 드레인 영역들을 가지는 MOS 디바이스들을 제조하기 위한 방법들을 제공하는 것이 바람직하다. 게다가, 더 적은 개수의 공정 단계들을 이용하여 스트레스-유도된 소오스 및 드레인 영역들을 에피택셜 성장시키기 위한 방법들을 제공하는 것이 바람직하다. 더욱이, 이러한 방법들을 제공함에 있어 소오스 및 드레인 영역들을 도핑하는 수단으로서 이온 주입을 이용할 필요성을 경감시키는 것이 또한 바람직하다. 뿐만 아니라, 본 발명의 다른 바람직한 특징들 및 특성들은 본 발명의 이 배경기술 및 동반된 도면들과 함께 고려되는 본 발명의 상세한 설명과 첨부된 특허 청구 범위로부터 자명할 것이다.
제1 영역 및 제2 영역을 가지는 반도체 기판의 안과 위에 반도체 디바이스를 제조하는 방법들이 제공된다. 본 발명의 예시적인 실시예에 따라, 하나의 방법은 상기 제1 영역 위에 놓이는 제1 게이트 스택(gate stack)과 상기 제2 영역 위에 놓이는 제2 게이트 스택을 형성하는 단계와, 상기 기판 안으로 제1 리세스들(recesses)과 제2 리세스들을 에칭하는 단계와, 상기 제1 리세스들은 적어도 상기 제1 영역에서 상기 제1 게이트 스택에 정렬되고, 상기 제2 리세스들은 적어도 상기 제2 영역에서 상기 제2 게이트 스택에 정렬되며, 상기 제1 및 제2 리세스들에서 제1 스트레스-유도 단결정질 물질(stress-inducing monocrystalline material)을 에피택셜 성장(epitaxially growing)시키는 단계와, 상기 제1 리세스들로부터 상기 제1 스트레스-유도 단결정질 물질을 제거하는 단계와, 그리고 상기 제1 리세스들에서 제2 스트레스-유도 단결정질 물질을 에피택셜 성장시키는 단계를 포함하며, 상기 제2 스트레스-유도 단결정질 물질은 상기 제1 스트레스-유도 단결정질 물질과 서로 다른 조성(composition)을 가진다.
본 발명의 다른 예시적인 실시예에 따라, 제1 영역 및 제2 영역을 가지는 반도체 기판의 안과 위에 반도체 디바이스를 제조하는 방법이 제공된다. 상기 방법은 상기 제1 영역 위에 놓이는 제1 측벽들을 가지는 제1 게이트 스택을 형성하는 단계와, 상기 제2 영역 위에 놓이는 제2 측벽들을 가지는 제2 게이트 스택을 형성하는 단계와, 상기 제1 게이트 스택의 상기 제1 측벽들 위에 놓이는 제1 측벽 스페이서들을 형성하는 단계와, 상기 제2 게이트 스택의 상기 제2 측벽들 위에 놓이는 제2 측벽 스페이서들을 형성하는 단계와, 상기 기판 안으로 제1 리세스들과 제2 리세스들을 에칭하는 단계와, 상기 제1 리세스들은 상기 제1 영역에 배치되고 상기 제1 게이트 스택과 상기 제1 측벽 스페이서들에 정렬되며, 상기 제2 리세스들은 상기 제2 영역에 배치되고 상기 제2 게이트 스택과 상기 제2 측벽 스페이서들에 정렬되며, 상기 제1 및 제2 리세스들에서 인 시튜 도핑된 압축 스트레스-유도 단결정질 물질을 에피택셜 성장시키는 단계와, 상기 제1 리세스들로부터 상기 인 시튜 도핑된 압축 스트레스-유도 단결정질 물질을 제거하는 단계와, 그리고 상기 제1 리세스들에서 인 시튜 도핑된 인장 스트레스-유도 단결정질 물질을 에피택셜 성장시키는 단계를 포함한다.
본 발명은 이후에서 다음의 도면들과 함께 서술될 것이며, 유사한 도면부호들은 유사한 요소들을 표시한다.
도 1-7은 본 발명의 예시적인 실시예에 따라 인 시튜 도핑된(in situ doped), 에피택셜-성장된, 스트레스-유도 소오스 및 드레인 영역들을 가지는 반도체 디바이스를 제조하기 위한 방법들을 단면으로 개략적으로 예시한 것이다.
본 발명의 다음의 상세한 설명은 원래 단순히 예시적인 것이며, 본 발명을 제한하거나 본 발명의 응용 및 용도를 제한하고자 의도된 것이 아니다. 뿐만 아니라, 전술된 본 발명의 배경기술이나 다음의 본 발명의 상세한 설명에 제시된 어떠한 이론에 의하여도 구속되고자 하는 의도는 없다.
종래에, NFET 및 PFET 디바이스들에 대해 소오스 및 드레인 영역들을 에피택셜 형성하는 것은 각각의 디바이스 타입들에 대해 별도의 세트의 공정 단계들을 수반한다. PFET 및 NFET 영역들 모두에서 게이트 스택들을 형성한 후에, 제1 세트의 공정 단계들이 이들 디바이스 타입들 중 하나의 소오스 및 드레인을 형성하는데 이용된다. 이 시퀀스 뒤에는 다른 디바이스 타입의 소오스 및 드레인을 형성하기 위해 제2의 유사한 세트의 단계들이 이어진다. 각각의 세트의 공정 단계들은 전형적으로 1) NFET 및 PFET 영역들 모두에서 블랭킷(blanket) 유전체 층의 증착, 2) 제1(PFET 또는 NFET) 영역 위에 놓이는 소프트 마스크의 리소그래피적 형성(lithographic formation), 3) 제2 영역(비보호)에서 게이트 스택 위에 측벽 스페이서들을 형성하기 위해 제2 영역에서 유전체 층의 이방성 에칭(anisotropic etch), 4) 제2 영역에서 게이트 스택에 자기-정렬된(self-aligned) 소오스/드레인 리세스들(recesses)을 형성하기 위해 이방성 에칭, 5) 제2 영역의 소오스/드레인 리세스들에 적당한 스트레스-유도 에피택셜 물질(stress-inducing epitaxial material)(NFET에 대해 인장(tensile) 또는 PFET에 대해 압축(compressive))의 성장, 6) 제1 영역에서 유전체 층의 제거를 포함한다. 그런 다음, 완료된 디바이스에 마스크 보호가 적용되고, 이들 공정 단계들은 다른 디바이스 타입에 대해 반복된다.
본 발명의 다양한 실시예들은 에피택셜-성장된, 스트레스-유도 소오스 및 드레인 영역들을 가지는 NMOS 및 PMOS 트랜지스터들을 제조하기 위한 방법들을 서술한다. 위에서 서술된 종래의 방법과는 대조적으로, 이들 방법은 NMOS 및 PMOS 디바이스들 모두의 게이트 스택들에 자기-정렬된 소오스 및 드레인 리세스들을 형성하는 단일의 에칭 단계를 포함한다. 양 디바이스 타입들의 리세스들은 압축이나 인장 스트레스-유도 성질들 중 하나의 성질을 가지는 제1 에피택셜 단결정질 물질로 채워진다. 제1 에피택셜 물질은 적합한 디바이스 타입의 소오스/드레인 리세스들에서는 남아있고, 다른 리세스로부터는 제거되며 그 뒤에 제1 물질과 반대인 스트레스-유도 성질들을 가지는 제2 에피택셜 단결정질 물질로 대체된다. 따라서, NMOS 및 PMOS 디바이스들은 단순화된 공정 시퀀스를 이용하여 성능을 향상시키는 스트레스-유도 소오스/드레인 영역들을 가지도록 제조될 수 있다. 이러한 공정 시퀀스는 대체가능한 공정들과 비교할 때 더 적은 개수의 리소그래피 및 에칭 단계들을 필요로 한다. 다른 실시예들에 따라, 소오스 및 드레인 영역들은 에피택셜 성장 공정 동안에 각각의 디바이스에 적합한 P-타입 또는 N-타입 불순물 도펀트들로 인 시튜 도핑될 수 있다.
도 1-7은 본 발명의 다양한 예시적인 실시예들에 따라 에피택셜-성장된 스트레스-유도 소오스 및 드레인 영역들을 갖는 PMOS 및 NMOS 트랜지스터들을 가지는 반도체 디바이스(100)를 형성하기 위한 방법들을 단면으로 개략적으로 예시한 것들이다. 하나의 NMOS와 하나의 PMOS의 일부분들을 제조하는 것이 예시되어 있지만, 도 1-7에 도시된 방법들은 임의의 개수의 이런 트랜지스터들을 제조하는데 이용될 수 있다는 것은 인지될 것이다. MOS 컴포넌트들의 제조에 있어서 다양한 단계들이 잘 알려져 있고, 따라서 간결함을 위해 많은 종래의 단계들은 잘 알려져 있는 공정의 자세한 사항들을 제공하지 않고 본 명세서에서 단지 간단히만 언급되거나 또는 전체로 생략될 것이다.
도 1을 참조하면, 예시적인 실시예에 따라, 본 방법은 반도체 기판(110)을 제공함으로써 시작한다. 반도체 기판은 실리콘(silicon), 게르마늄(germanium), 갈륨 아르세나이드(gallium arsenide)와 같은 Ⅲ-Ⅴ 물질, 또는 다른 반도체 물질일 수 있다. 반도체 기판(110)은 이후에서 편의상 실리콘 기판으로 지칭될 것이지만, 그에 제한되지는 않는다. "실리콘 기판"이라는 용어는 본 명세서에서 반도체 산업에서 전형적으로 이용되는 상대적으로 순수한 실리콘 물질들 뿐만 아니라 게르마늄, 탄소(carbon) 등과 같은 다른 요소들과 혼합된 실리콘을 아우르는 것으로 이용된다. 실리콘 기판은 단결정질 실리콘을 포함하는 벌크 웨이퍼일 수 있거나, 또는 도 1에 도시된 바와 같이 차례로 캐리어 웨이퍼(102)에 의해 지지되는 절연 층(104) 위에 단결정질 실리콘의 얇은 층(106)(보통 실리콘-온-절연체(silicon-on-insulator, SOI)로 알려져 있음)일 수 있다. 얇은 실리콘 층(106)의 두께는 의도한 반도체 디바이스(100)의 응용에 따라 달라질 수 있고, 한 실시예에서 층(106)은 약 80 나노미터(nm) 내지 약 100 nm 두께이다. 얇은 실리콘 층(106)을 통하여 절연 층(104)까지 확장되는 격리 영역들(isolation regions)(118)이 형성된다. 격리 영역들은 바람직하게는 잘 알려져 있는 얕은 트렌치 격리(shallow trench isolation, STI) 기법들에 의해 형성되며, 이 기법에서는 트렌치들이 얇은 실리콘 층(106) 안으로 에칭되고, 트렌치들이 증착된 실리콘 이산화물(silicon dioxide)과 같은 유전체 물질로 채워지고, 잉여 실리콘 산화물은 화학적 기계적 평탄화(chemical mechanical planarization, CMP)에 의해 제거된다. 격리 영역들(118)은 NFET 영역(180) 및 PFET 영역(200)을 전기적으로 격리시키는데 이용되며, 후속으로 NFET 및 PFET 트랜지스터들에 대한 게이트 스택들이 각각 이들 영역 위에 형성된다. 적어도 실리콘 기판(110)의 표면 영역(108)은 예컨대 PFET 및 NEFT 트랜지스터들의 제조를 위해 각각 PFET 영역(200)에 N-타입 웰(well) 영역을 형성하고 NFET 영역(180)에 P-타입 웰 영역을 형성함으로써 불순물 도핑된다.
게이트 스택들(124, 128)이 각각 NFET 및 PFET 영역들(180, 200) 위에 놓이도록 형성된다. 게이트 스택들(124, 128) 각각은 전형적으로 얇은 실리콘 층(106)의 표면 위에 놓이는 게이트 절연체(미도시됨)와 게이트 절연체 위에 놓이는 게이트 전극(gate electrode)을 포함한다. 게이트 절연체의 조성은 기술 세대 및 의도한 디바이스(100)의 응용에 따라 결정될 것이고, 그 조성은 열적 성장된(thermally grown) 실리콘 이산화물(SiO2)을 포함할 수 있거나, 아니면 x가 0보다 큰 수라고 할 때 실리콘 산화물(SiOx), 실리콘 질화물(silicon nitride), 실리콘 질산화물(silicon oxynitride), 또는 예컨대 하프늄 이산화물(hafnium dioxide)이나 x, y가 0보다 크다고 할 때 하프늄 실리콘 산화물(HfSixOy) 등과 같은 고 유전상수(high-k) 물질, 또는 그들의 조합과 같은 증착된 유전체를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 실리콘 질화물이나 실리콘 질산화물 중 어느 하나의 증착된 막들을 언급할 때 이들 물질의 화학양론적(stoichiometric) 및 비-화학양론적 조성들 모두를 포함하는 것으로 의도된다는 것을 이해하여야 한다. 각각의 게이트 스택에 대한 게이트 전극의 조성은 또한 응용/기술 세대에 따라 결정되고, 예를 들어 불순물-도핑된 다결정질 실리콘(polycrystalline silicon)을 포함할 수 있다. 당해 기술 분야에서 잘 알려져 있는 바와 같이, 게이트 전극은 또한 예를 들어 티타늄 질화물(titanium nitride, TiN), 탄탈룸 질화물(tantalum nitride, TaN), 텅스텐 질화물(tungsten nitride, WN) 등과 같은 금속-함유 층 위에 놓이는 다결정질 실리콘 층을 가지는 컴포지트 타입(composite type)일 수 있다. 게이트 스택들(124, 128) 각각은 또한 전형적으로 후속의 공정 단계들 동안에 게이트 전극을 보호하기 위하여 예를 들어 실리콘 질화물, SiOx, 또는 실리콘 질산화물이나 다른 적합한 물질을 포함하고 게이트 전극 위에 놓이는 캡 층(capping layer)을 포함한다.
다음으로, 예컨대 실리콘 질산화물이나 바람직하게는 실리콘 질화물과 같은 유전체 물질을 포함하는 측벽 스페이서 층(130)이 영역들(180, 200)과 게이트 스택들(124, 128)을 포함하는 디바이스(100)의 표면 위에 놓이도록 블랭킷 증착된다. 측벽 스페이서 층(130)은 예컨대 아르곤(argon, Ar) 플라즈마가 있는 상태에서 암모니아(NH3)나 질소(N2) 중 어느 하나와 실란(silane, SiH4)을 이용하여 플라즈마 증강 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 공정에 의해 증착될 수 있다. 또한 층(130)은 SiH4와 NH3, 또는 디클로로실란(dichlorosilane, SiH2Cl2)과 NH3 중 어느 하나로 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD)을 이용하여 증착될 수 있다. 측벽 스페이서 층(130)의 두께는 약 5 nm 내지 약 15 nm의 범위에 있다.
도 2에 예시된 바와 같이, 본 방법은 계속하여 게이트 스택들(124, 128)의 측벽들 위에 각각 제1 측벽 스페이서들(132, 134)을 형성하기 위해 측벽 스페이서 층(130)을 이방성 에칭한다. 이 에칭은 예를 들어 실리콘 질화물을 에칭하기 위해 탄소 삼불화물/산소(carbon trifluoride/oxygen, CHF3/O2)를 기반으로 그리고 실리콘 질산화물을 에칭하기 위해 CHF3나 탄소 사불화물(carbon tetrafluoride, CF4)을 기반으로 한 화학물질을 이용하는 플라즈마 또는 반응성 이온 에칭(reactive ion etching, RIE)을 이용하여 수행될 수 있다. 이 에칭은 후속으로 소오스 및 드레인 리세스들이 그 위에 형성될 얇은 실리콘 층(106)의 영역으로부터 측벽 스페이서 층(130)을 제거하고 제1 측벽 스페이서들(132, 134)을 원하는 두께로 형성하도록 수행될 수 있다. 제1 측벽 스페이서들(132, 134)의 두께는 측벽 스페이서 층(13)의 두께와, 디바이스(100)의 제조를 위해 의도한 응용과 기술 세대에 따라 결정될 것이고, 한 실시예에서 그 두께는 그들의 베이스에서 표면 영역(108)을 따라 약 4 nm와 약 12 nm 사이에 있다.
도 3을 참조하면, 소오스 및 드레인 리세스들(142)이 에칭 마스크들로서 게이트 스택들(124, 128)과 제1 측벽 스페이서들(132, 134)을 이용하여 게이트 스택들(124, 128)에 자기-정렬되고 가장 근접하여 얇은 실리콘 층(106) 안으로 이방성 에칭된다. 이 에칭 동안에, 제1 측벽 스페이서들(132, 134)의 두께가 어느 정도 침식될 수 있다. 소오스 및 드레인 리세스들(142)은 예를 들어 브로민화 수소(hydrogen bromide, HBr)와 O2 화학물질을 이용하여 RIE에 의해 에칭될 수 있다. 하나의 예시적인 실시예에 따라, 소오스 및 드레인 리세스들(142)은 약 50 nm 내지 약 90 nm의 깊이까지, 그리고 바람직하게는 약 50 nm 내지 약 65 nm의 깊이까지 에칭된다. 바람직하게는, 그 에칭 깊이가 리세스들(142)의 바닥과 절연 층(104) 사이에 적어도 약 10 nm의 얇은 실리콘 층(106)을 유지하도록 제어된다.
도 4를 참조하면, 실리콘(Si)을 포함하는 제1 스트레스-유도 단결정질 물질 층(150)이 NFET 및 PFET 영역들(180, 200)의 소오스 및 드레인 리세스들(142)에서 각각 에피택셜 성장된다. 에피택셜 공정은 실리콘 표면들에 선택적으로 수행되므로 제1 측벽 스페이서들(132, 134)과, 게이트 스택들(124, 128) 위에 놓이는 게이트 전극 캡 층과 같은 비-실리콘 표면들 위에서는 성장이 방지된다. 제1 스트레스-유도 단결정질 물질 층(150)은 예컨대 성장 선택비(growth selectivity)를 제어하기 위하여 에천트(etchant)로서 부가되는 염산(hydrochloric acid, HCl)이 있는 상태에서 SiH4 또는 SiH2Cl2의 감소에 의해 성장될 수 있다. 층(150)은 부가적인 압축 스트레스-유도 요소들을 도입함으로써 압축 스트레스-유도 층으로서 형성된다. 이들 요소는 예를 들어 게르마늄(Ge) 또는 주석(Sn)을 포함하며, 이들은 그럼으로써 매립 실리콘/게르마늄(eSi:Ge) 또는 실리콘/주석(eSi:Sn) 층들을 각각 형성하도록 결정질 격자(crystalline lattice) 안으로 병합된다. 바람직하게는, 매립 압축 스트레서(embedded compressive stressor)는 HCl 가스가 에천트로서 부가된 상태에서 실리콘 전구체들(precursors)과 게르만 가스(germane gas, GeH4) 간의 고온 반응에 의해 형성될 수 있는 eSi:Ge 이다. 이들 물질은 게이트 스택들(124, 128) 아래에 놓이는 채널들(154, 158)에 각각 압축 스트레스를 인가하는데 이용될 수 있다. 다른 실시예에서, eSi:Ge 물질은 약 50 원자 백분율(atomic %)까지의 Ge를 포함하고, 바람직하게는 약 20 원자 백분율 내지 약 30 원자 백분율의 Ge를 보유한다. 추가의 예시적인 실시예에서, 단결정질 물질 층(150)은 예를 들어 형성 과정에서 디보란(diborane, B2H6)을 에피택셜 성장 반응물질에 부가함으로써 예를 들어 붕소(boron, B)와 같은 P-타입 도펀트 요소로 불순물 도핑된다. P-타입 도펀트와 결합된 이러한 압축 스트레스-유도 소오스 및 드레인 물질의 사용은 PFET 디바이스의 성능에 특히 효과적이다.
다음으로, 예를 들어 실리콘 질산화물 또는 바람직하게는 실리콘 질화물과 같은 유전체 물질을 포함하는 하드 마스크 층(160)이 게이트 스택들(124, 128), 제1 스페이서들(132, 134), 그리고 제1 스트레스-유도 단결정질 물질 층(150)을 포함하는 영역들(180, 200) 위에 놓이도록 블랭킷 증착된다. 하드 마스크 층(160)은 측벽 스페이서 층(130)과 관련하여 앞에서 서술된 방식으로 약 5 nm 내지 약 15 nm 범위의 두께까지 증착될 수 있다. 한 실시예에서, 하드 마스크 층(160)은 압축 스트레스가 가해진 층으로서 증착된다. 하드 마스크 층(160)은 주지의 방식으로 증착 반응물질과 증착 조건들을 조정함으로써 압축 스트레스가 가해진 층으로서 증착될 수 있다.
그런 다음, 도 5에 예시된 바와 같이, 포토레지스트 마스크(164)가 PFET(200)에서 하드 마스크 층(160) 위에 놓이도록 형성된다. 포토레지스트 마스크(164)는 적합한 리소그래피 공정을 이용하여 형성되고, NFET 영역(180)에서 하드 마스크 층(160)의 이방성 에칭을 위한 에칭 마스크로서 이용된다. 이 에칭의 이방성으로 인해, 제2 측벽 스페이서들(162)이 제1 측벽 스페이서들(132) 위에 놓이고 제1 스트레스-유도 단결정질 물질 층(150)의 일부분 위에 놓이도록 형성된다. 측벽 스페이서 층(130)과 관련하여 앞에서 서술된 에칭 공정이 이용될 수 있고, 원하는 두께를 가지는 제2 측벽 스페이서들(162)을 형성하도록 제어된다. 이 두께는 일반적으로 하드 마스크 층(160)의 두께의 약 80 %이거나 또는 약 4 nm 내지 약 12 nm 두께이다. 그런 다음 포토레지스트 마스크(164)는 종래의 아싱(ashing) 및/또는 솔벤트 스트리핑(solvent stripping) 공정을 이용하여 제거된다.
다음으로, 도 6에서 예시된 바와 같이, 영역(180)에 형성되는 NFET 디바이스에 대해서는 압축 스트레스-유도 막이 성능을 향상시키지 않기 때문에, 제1 스트레스-유도 단결정질 물질 층(150)은 적합한 습식(wet) 또는 건식(dry) 에칭 공정을 이용하여 NFET 영역(180)으로부터 등방성으로 제거된다. 하나의 예시적인 실시예에서, 이 에칭 공정은 수산화 암모늄(ammonium hydroxide), 과산화수소(hydrogen peroxide) 및 물(NH4OH/H2O2/H2O)을 포함하는 "표준 세정(standard clean) #1"(SC-1) 용액에 약 10 분 동안 이머젼(immersion)하는 것을 포함한다. 다른 실시예에서, 이 용액의 온도는 약 55 ℃ 이상으로 올려진다. 하드 마스크 층(160)은 이 에칭 동안에 층(150)을 포함하여 PFET 영역(200)의 구조들을 보호한다.
도 7에 예시된 바와 같이, 실리콘을 포함하고 NFET 디바이스에 적합한 인장 스트레스-유도 성질들을 가지는 제2 스트레스-유도 단결정질 물질 층(170)이 NFET 영역(180)의 소오스 및 드레인 리세스들(142)에서 선택적으로 에피택셜 성장된다. 한 실시예에서, 층(170)의 에피택셜 성장은 반응물질들이 바뀌는 것을 제외하고 제1 스트레스-유도 단결정질 물질 층(150)과 관련하여 앞에서 서술된 바와 같은 유사한 방식으로 수행될 수 있다. 예를 들면, 예컨대 탄소(C)와 같은 인장-스트레스-유도 요소, 또는 인장-스트레스-유도 요소들의 조합이 에피택셜 반응물질들에 부가된다. 그럼으로써 층(170)은 채널(154)에 인장 스트레스를 인가하는 단결정질 매립 실리콘 탄소(eSi:C) 층으로서 형성된다. eSi:C를 형성하는데 이용되는 증착 가스들은 전형적으로 탄소 소스를 제공하는 SiH4, 메틸 실란(methyl silane)(Si2H6), 또는 이들 화학 종들의 유도체들(derivatives)을 포함한다. 전형적인 에천트 가스들은 HCl 및/또는 염소(chlorine, Cl2)이다. 다른 실시예에서, 제2 스트레스-유도 단결정질 물질 층(170)은 약 3 원자 백분율까지의 C를 포함하고 바람직하게는 약 1% 내지 약 2%의 C를 포함한다. 패터닝된 하드 마스크 층(160)이 존재하기 때문에, 제2 스트레스-유도 단결정질 층은 NMOS 트랜지스터의 소오스 및 드레인 영역들에서만 성장한다. 추가의 예시적인 실시예에서, 예를 들어 아르신(arsine, AsH3) 및/또는 포스핀(phosphine, PH3)과 같은 화합물들이 각각 N-타입 불순물 도펀트 요소들, 비소(arsenic, As) 및/또는 인(phosphorous, P)으로 층(170)을 인 시튜 도핑하기 위해 에피택셜 반응물질들에 부가된다. N-타입 도펀트를 포함하는 이러한 인장 스트레스-유도 소오스 및 드레인 물질은 특히 NFET 디바이스에 대해 성능을 향상시킨다.
따라서, 이 방법은 NFET 및 PFET 디바이스들에 대해 각각 인장 및 압축 스트레스-유도 소오스 및 드레인 영역들을 제공한다. PFET 디바이스에 적합한 압축 스트레스-유도 층은 PFET 및 NFET 디바이스들 모두의 소오스 및 드레인 영역들에서 에피택셜 성장되고, 그 뒤에 NFET 디바이스에서는 적합한 인장 스트레스-유도 층으로 대체된다. 위에서 서술된 시퀀스를 이용함으로써, eSi:Ge와 같은 압축 스트레스-유도 물질들이 eSi:C와 같은 인장-스트레스 유도 물질들 전에 증착된다. 높은 온도 처리 조건들 하에서 완화하는 경향이 있는 eSi:C와 같은 인장-스트레스 유도 물질들에 비하여, 이러한 압축 스트레스-유도 물질들은 전형적으로 하드 마스크 층(160)의 증착과 같은 후속의 높은 온도 처리를 받을 때 그들의 스트레스-유도 성질들을 더욱 잘 보유한다. 또한, 동일한 에피택셜 공정 동안에 NFET 및 PFET 모두의 소오스/드레인 영역들에서 압축 스트레스-유도 층을 성장시킴으로써, 공정 부하(process loading)라고도 지칭되는 전체 기판 면적에 대한 에피택셜 성장 면적이 실질적으로 증가된다. 작은 영역에서, 즉 낮은 레벨들의 공정 부하에서 에피택셜 물질들의 성장률(growth rate)은 보통 더 넓은 영역들에서의 성장에 대한 것보다 제어가능성이 더 낮기 때문에 이 인자는 막 두께의 일관성을 달성함에 있어 유리할 수 있다. 낮은 부하 레벨들에서 목표 막 두께를 달성하는 것은 따라서 더욱 어렵고, 기판 전반에서 그리고 기판마다 막 두께의 일관성이 없는 결과를 일으킬 수 있다. 하지만, 위에서 서술된 실시예들은 압축 스트레스-유도 물질을 형성한 뒤에 인장 스트레스-유도 물질을 형성하는 것을 제공하지만, 반대의 시퀀스도 또한 본 명세서에서 고려된다. 이 점과 관련해서, 특정한 디바이스 응용들 및/또는 처리에 대해 원하는 때에는 인장 스트레스-유도 물질이 먼저 에피택셜 성장될 수 있다.
따라서, 에피택셜-형성된, 스트레스-유도 소오스 및 드레인 영역들을 가지는 PFET 및 NFET 디바이스들을 제조하기 위한 방법들이 제공되었다. 압축이나 인장 스트레스-유도 성질들 중 어느 하나의 성질을 가지는 제1 단결정질 물질이 PFET 및 NFET 소오스/드레인 영역들 모두에서 에피택셜 성장된다. 제1 물질은 그 스트레스-유도 성질들에 적합한 하나의 디바이스 타입(PFET 또는 NFET)의 소오스/드레인에서 남아있고, 그 뒤에 다른 디바이스 타입에서는 반대의 스트레스-유도 성질들을 가지는 제2 물질에 의해 대체된다. 동일한 성장 공정 동안에 PFET 및 NFET 디바이스들 모두에서 에피택셜 물질을 형성하는 것은 공정 부하를 증가시키고, 그럼으로써 에피택셜 공정의 성장율 제어를 향상시킨다. 게다가, 본 명세서에서 서술된 공정 시퀀스들은 종래의 공정들에 의해 요구되는 것보다 더 적은 개수의 리소그래피와 에칭 단계들을 필요로 한다. 뿐만 아니라, 에피택셜-성장된 압축 및 인장 스트레스-유도 소오스/드레인 영역들은 불순물이 인 시튜 도핑될 수 있어서, 불순물 주입 공정(impurity implantation process)을 없앨 수 있다. 따라서, 주입된 도펀트들에 의한 채널 오염의 위험 없이 첨단 세대 디바이스들에 대해 요구되는 더 얇은 게이트 절연체 및 전극 층들을 가지는 게이트 스택들의 제조가 가능해진다.
본 발명의 전술한 상세한 설명에서 적어도 하나의 예시적인 실시예가 제시되었지만, 방대한 수의 변형들이 존재한다는 것을 인지하여야 한다. 또한 예시적인 실시예(들)은 단지 예들일 뿐이고, 본 발명의 범위, 응용가능성, 또는 구성을 어떠한 방법으로도 제한하고자 의도된 것이 아니라는 것을 인지하여야 한다. 오히려, 전술한 상세한 설명은 당해 기술 분야의 기술자들에게 본 발명의 예시적인 실시예를 구현하기 위한 편리한 로드맵을 제공할 것이며, 첨부된 청구항들과 그 법적 균등물들에서 제시된 바와 같은 본 발명의 범위를 벗어나지 않고 예시적인 실시예에서 서술된 요소들의 기능 및 배치에 있어서 다양한 변화들을 줄 수 있다는 것이 이해될 것이다.

Claims (10)

  1. 제1 영역(180) 및 제2 영역(200)을 가지는 반도체 기판(110)의 안과 위에 반도체 디바이스(100)를 제조하는 방법으로서,
    상기 제1 영역(180) 위에 놓이는 제1 게이트 스택(gate stack)(124)과 상기 제2 영역(200) 위에 놓이는 제2 게이트 스택(128)을 형성하는 단계와;
    상기 제1 게이트 스택(124) 상에 제1 측벽 스페이서들(132)을 형성하는 단계와;
    상기 기판(110) 안으로 제1 리세스들(recesses)(142)과 제2 리세스들(142)을 에칭하는 단계와, 상기 제1 리세스들(142)은 적어도 상기 제1 영역(180)에서 상기 제1 게이트 스택(124)에 정렬되고, 상기 제2 리세스들(142)은 적어도 상기 제2 영역(200)에서 상기 제2 게이트 스택(128)에 정렬되며;
    상기 제1 및 제2 리세스들(142)에서 압축 스트레스-유도 단결정질 물질(compressive stress-inducing monocrystalline material)(150)을 에피택셜 성장(epitaxially growing)시키는 단계와;
    상기 제1 영역(180) 및 상기 제2 영역(200) 위에 놓이는 유전체 층(160)을 증착하는 단계와;
    상기 제1 게이트 스택(124) 상에 형성된 상기 제1 측벽 스페이서들(132) 상에 제2 측벽 스페이서들(162)을 형성하기 위해 상기 유전체 층(160)을 이방성으로 에칭하는 단계와;
    상기 제1 리세스들(142)로부터 상기 압축 스트레스-유도 단결정질 물질(150)을 제거하는 단계와; 그리고
    상기 제1 리세스들(142)에서 인장(tensile) 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 단계를 포함하며, 상기 인장 스트레스-유도 단결정질 물질(170)이 상기 압축 스트레스-유도 단결정질 물질(150)의 성질들과 반대의 스트레스-유도 성질들을 가지도록 상기 인장 스트레스-유도 단결정질 물질(170)은 상기 압축 스트레스-유도 단결정질 물질(150)과 서로 다른 조성(composition)을 가지는
    반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 압축 스트레스-유도 단결정질 물질(150)을 에피택셜 성장시키는 단계는 인 시튜 도핑된(in situ-doped) 압축 스트레스-유도 단결정질 물질(150)을 에피택셜 성장시키는 것을 포함하는
    반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 인장 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 단계는 인 시튜 도핑된 인장 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 것을 포함하는
    반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 제1 영역(180) 위에 놓이는 제1 게이트 스택(124)과 상기 제2 영역(200) 위에 놓이는 제2 게이트 스택(128)을 형성하는 단계는
    상기 제1 영역(180) 위에 놓이는 제1 측벽들을 가지는 제1 게이트 스택(124)을 형성하는 것과, 그리고
    상기 제2 영역(200) 위에 놓이는 제2 측벽들을 가지는 제2 게이트 스택(128)을 형성하는 것을 포함하며,
    상기 방법은
    상기 제1 게이트 스택(124)의 상기 제1 측벽들에 인접하여 제1 측벽 스페이서들(132)을 형성하는 단계와, 그리고
    상기 제2 게이트 스택(128)의 상기 제2 측벽들에 인접하여 다른 측벽 스페이서들(134)을 형성하는 단계를 더 포함하며,
    상기 기판(110) 안으로 제1 리세스들(142)과 제2 리세스들(142)을 에칭하는 단계에서, 상기 제1 리세스들(142)은 적어도 상기 제1 영역(180)에서 상기 제1 게이트 스택(124)에 정렬되고, 상기 제2 리세스들(142)은 적어도 상기 제2 영역(200)에서 상기 제2 게이트 스택(128)에 정렬되는 것은
    상기 기판(110) 안으로 제1 리세스들(142)과 제2 리세스들(142)을 에칭하는 것으로서, 상기 제1 리세스들(142)은 상기 제1 영역(180)에 배치되고 상기 제1 게이트 스택(124)과 상기 제1 측벽 스페이서들(132)에 정렬되며, 상기 제2 리세스들(142)은 상기 제2 영역(200)에 배치되고 상기 제2 게이트 스택(128)과 상기 다른 측벽 스페이서들(134)에 정렬되는 것을 포함하는
    반도체 디바이스 제조 방법.
  5. 제2항에 있어서,
    상기 인 시튜 도핑된 압축 스트레스-유도 단결정질 물질(150)을 에피택셜 성장시키는 단계는 SiGe 및 SiSn으로 구성되는 그룹으로부터 선택되는 인 시튜 도핑된 압축 스트레스-유도 단결정질 물질(150)을 에피택셜 성장시키는 것을 포함하는
    반도체 디바이스 제조 방법.
  6. 제2항에 있어서,
    상기 인 시튜 도핑된 압축 스트레스-유도 단결정질 물질(150)을 에피택셜 성장시키는 단계는 붕소(boron)가 인 시튜 도핑된 압축 스트레스-유도 단결정질 물질(150)을 에피택셜 성장시키는 것을 포함하는
    반도체 디바이스 제조 방법.
  7. 제3항에 있어서,
    상기 인 시튜 도핑된 인장 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 단계는 SiC를 포함하는 인 시튜 도핑된 인장 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 것을 포함하는
    반도체 디바이스 제조 방법.
  8. 제3항에 있어서,
    상기 인 시튜 도핑된 인장 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 단계는 인(phosphorous) 및 비소(arsenic)로 구성되는 그룹으로부터 선택되는 도펀트로 인 시튜 도핑되는 인 시튜 도핑된 인장 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 것을 포함하는
    반도체 디바이스 제조 방법.
  9. 제1항에 있어서,
    상기 제1 리세스들(142)로부터 상기 압축 스트레스-유도 단결정질 물질(150)을 제거하는 단계는, 상기 반도체 기판(110)의 표면들을 노출시키기 위해 상기 제1 리세스들(142)로부터 상기 압축 스트레스-유도 단결정질 물질(150)을 완전히 제거하도록 상기 압축 스트레스-유도 단결정질 물질(150)을 등방성으로 에칭하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  10. 제9항에 있어서,
    상기 인장 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 단계는, 상기 반도체 기판(110)의 노출된 표면들로부터 상기 제1 리세스들(142)에서 상기 인장 스트레스-유도 단결정질 물질(170)을 에피택셜 성장시키는 단계를 포함하는
    반도체 디바이스 제조 방법.
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