TWI585861B

TWI585861B - 具有磊晶成長之應力引發源極與汲極區之金氧半導體裝置的製造方法

Info

Publication number: TWI585861B
Application number: TW099104106A
Authority: TW
Inventors: 羅希特潘爾; 楊斌
Original assignee: 格羅方德半導體公司
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2017-06-01
Also published as: TW201128714A

Description

具有磊晶成長之應力引發源極與汲極區之金氧半導體裝置的製造方法

本發明大體上係關於製造半導體裝置之方法，且尤係關於製造具有磊晶成長之應力引發源極與汲極區之金氧半導體裝置之方法。

多數的現今積體電路(IC)係藉由使用複數個互連場效電晶體(FET)，亦稱之為金氧半場效電晶體(MOSFET或MOS電晶體)來施行。一般使用P通道和N通道FET二者來形成IC，於此種情況，IC係稱為互補MOS或者CMOS IC。目前係持續有加入更多具有更複雜之電路於單一IC晶片上的傾向。為了持續此種傾向，針對各個新的技術世代縮減電路中各個個別裝置之尺寸和裝置元件之間之間隔，或者間距(pitch)。再者，當間距微縮至較小尺寸時，在這些裝置之閘極堆疊中所用之閘極絕緣體與電極之厚度亦被縮減。

眾所週知的是，可藉由施加適當的應力於通道區域以提升主要載子之移動率而改善電晶體裝置之效能。舉例而言，藉由施加拉伸縱向應力(tensile longitudinal stress)於通道而能夠增加於N通道MOS(NMOS)電晶體中之主要載子(電子)之移動率。同樣情況，藉由施加壓縮縱向通道應力(compressive longitudinal channel stress)而能夠增加於P通道MOS(PMOS)電晶體中之主要載子(電洞)之移動率。拉伸和壓縮應力襯裡膜已經加入作為分別用於NMOS和PMOS裝置之通道應力引發層，而用於65nm、45nm、和32nm技術世代。然而，因為這些膜之厚度隨著裝置間距而減少，因此所施加之應力，和因此所達成之效能利益，亦隨著各個新世代而衰退。再者，隨著閘極堆疊之厚度於先進裝置中減小，來自高能量離子植入製程的雜質摻雜劑所造成之通道污染可能性會增加。

因此，希望提供一種用來製造具有磊晶成長之應力引發源極與汲極區之製造MOS裝置之方法。此外，希望提供使用較少之製程步驟來進行應力引發源極與汲極區之磊晶成長的方法。而且，亦希望提供減緩需要使用離子植入作為摻雜源極與汲極區之方式的方法。再者，由本發明之後續的詳細說明，和所附的申請專利範圍，結合所附圖式和本發明之此先前技術，則本發明之其他所希望之特徵和特性將變得清楚了解。

本發明提供在具有第一區域與第二區域之半導體基板上和半導體基板中製造半導體裝置之方法。依照本發明之一個範例實施例，一種方法包括：形成第一閘極堆疊以覆於該第一區域上和第二閘極堆疊以覆於該第二區域上；將第一凹部和第二凹部蝕刻入該基板，該第一凹部至少對準於該第一區域中之該第一閘極堆疊，而該第二凹部至少對準於該第二區域中之該第二閘極堆疊；磊晶成長第一應力引發單晶材料於該第一和第二凹部中；從該第一凹部去除該第一應力引發單晶材料；以及，磊晶成長第二應力引發單晶材料於該第一凹部中；其中該第二應力引發單晶材料具有與該第一應力引發單晶材料不同之組成。

依照本發明另一個範例實施例提供一種在具有第一區域與第二區域之半導體基板上和半導體基板中製造半導體裝置之方法。該方法包括下列步驟：形成具有第一側壁之第一閘極堆疊以覆於該第一區域上；形成具有第二側壁之第二閘極堆疊以覆於該第二區域上；形成第一側壁間隔件覆於該第一閘極堆疊之該第一側壁上；形成第二側壁間隔件覆於該第二閘極堆疊之該第二側壁上；將第一凹部和第二凹部蝕刻入該基板，該第一凹部配置於該第一區域並且對準該第一閘極堆疊和該第一側壁間隔件，而該第二凹部配置於該第二區域並且對準該第二閘極堆疊和該第二側壁間隔件；磊晶成長原位摻雜之壓縮應力引發單晶材料於該第一和第二凹部中；從該第一凹部去除該於原位摻雜之壓縮應力引發單晶材料；以及磊晶成長原位摻雜之拉伸應力引發單晶材料於該第一凹部中。

本發明之下列詳細說明本質上僅僅為範例，並不打算用來限制本發明或者本發明之應用和使用。再者，並不欲受前面之先前技術或下列之實施方式中所提出之任何理論之限制。

以往，以磊晶方式形成區用於NFET和PFET裝置之源極與汲極區係涉及針對各裝置類型之個別組之製程步驟。於PFET與NFET區二者中形成閘極堆疊後，接著使用第一組之製程步驟以形成這些裝置類型其中一者之源極與汲極。於此順序中，接著進行第二組相似之步驟以形成另一個裝置類型之源極與汲極。各組之製程步驟典型包含：1)於PFET與NFET區二者中沉積包覆介電層(blanket dielectric layer)，2)以微影方式形成軟遮罩(soft mask)以覆蓋於第一(PFET或NFET區)上，3)非等向性蝕刻於第二(未保護)區域中之介電層以於該區域中的該閘極堆疊上形成側壁間隔件，4)進行非等向性蝕刻以在該第二區域形成自對準於閘極堆疊的源極/汲極凹部，5)於該第二區域之該源極/汲極凹部中成長適當的應力引發磊晶材料(用於NFET之拉伸應力或者用於PFET之壓縮應力)，以及6)去除於該第一區域中之該介電層。然後將遮罩保護施加於所完成的裝置，而這些製程步驟係重複用於其他的裝置類型。

本發明之各種實施例說明用來製造具有經磊晶成長之應力引發源極與汲極區之NMOS和PMOS電晶體之方法。相較於上述說明之習知的方法，本發明的這些方法包含以單一蝕刻步驟形成自對準於NMOS和PMOS裝置之閘極堆疊的源極與汲極凹部。用具有壓縮或拉伸應力引發性質之第一磊晶單晶材料填滿兩種裝置類型之凹部。該第一磊晶材料維持於其所適用之裝置類型之源極/汲極凹部中，並且從另一凹部被去除，並且接著用具有相反於第一材料之應力引發性質之第二磊晶單晶材料取代之。如此一來，能夠利用簡化的製程順序來製造具有效能提升之應力引發源極/汲極區之NMOS和PMOS裝置。當相較於替代製程時，此種製程順序需要較少之微影和蝕刻步驟。依照另一個實施例，於磊晶成長過程中以適用於各裝置之P或N型雜質摻雜劑於原位摻雜(in situ-doped)該源極與汲極區。

第1至7圖示意地顯示依照本發明之各種範例實施例形成具有經磊晶成長之應力引發源極與汲極區之NMOS和PMOS電晶體之半導體裝置100之方法之剖面圖。雖然顯示了一個NMOS和一個PMOS電晶體之製造之部分，但是應該了解到能夠使用描述於第1至7圖方法來製造任何數目之此種電晶體。於製造MOS組件之各種步驟為已熟知，因此為了簡便之目的，許多習知的步驟於本文中僅將簡單的提及，或者將整個省略而不提供已熟知製程之細節。

參照第1圖，依照一個範例實施例，該方法由提供半導體基板110開始。該半導體基板能夠是矽、鍺、III-V族材料(譬如，砷化鎵)、或者另一種半導體材料。後文中為了方便起見，半導體基板110將稱為矽基板，但不限於此。本文中所用之術語“矽基板”包含典型使用於半導體工業相當純之矽材料，以及與其他的元素譬如鍺、碳等等混合之矽。矽基板可以是包括單晶矽之塊體晶圓(bulk wafer)，或者如第1圖中所示可以是在絕緣層104上之單晶矽之薄層106(一般已知為絕緣體上覆矽，或SOI)，該絕緣層104依次由載體晶圓102所支撐。薄矽層106之厚度可以根據打算敷設之半導體裝置100而改變，於一個實施例中，層106為從大約80奈米(nm)至大約90 nm厚。隔離區118係形成為延伸穿過薄矽層106到達絕緣層104。隔離區較佳由已熟知之淺溝槽隔離(shallow trench isolation，STI)技術形成，於此技術中溝槽被蝕刻入薄矽層106中，該溝槽被填滿譬如沉積之二氧化矽之介電材料，而藉由化學機械平坦化(chemical mechanical planarization，CMP)去除過量之二氧化矽。隔離區118係用來電性隔離NFET區180與PFET區200，後續地於該NFET區180與PFET區200上分別形成NFET與PFET電晶體之閘極堆疊。至少該矽基板110之表面區域108係例如藉由在PFET區200中形成N型井區與在NFET區180中形成P型井區而進行雜質摻雜，用以分別製造PFET與NFET電晶體。

閘極堆疊124和128係分別形成而覆蓋NFET區180與PFET區200。閘極堆疊124和128典型各包括閘極絕緣體(未圖示)覆於薄矽層106之表面上，而閘極電極覆於該閘極絕緣體上。閘極絕緣體之組成將根據技術世代和打算敷設之裝置100而定，並且可以包括熱成長之二氧化矽(SiO₂)、或者沉積之介電質，該沉積之介電質譬如為氧化矽(SiO_X)(其中x為大於0之數)、氮化矽、氧氮化矽、或高介電常數(高k)材料(譬如像是二氧化鉿(HFO₂)、或氧化鉿矽(HfSi_xO_y)(其中x和y為大於0之數)等等)、或者這些材料的組合。應該了解到，如本文中所使用者，氮化矽或氧氮化矽之沉積薄膜係意指包含這些材料之化學計量的和非化學計量的組成。用於各閘極堆疊之閘極電極之組成亦為依據應用/技術世代而定者，並且可以包括例如摻雜有雜質之多晶矽。閘極電極亦可以是具有多晶矽層覆於含金屬層(譬如像是氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)等等)上之複合類型，如於此技術領域中所熟知者。各閘極堆疊124、128亦典型包含覆於閘極電極上的蓋層，該蓋層包括例如氮化矽、SiO_x、或氧氮化矽、或其他適合的材料，以於後續的處理步驟保護該閘極電極。

其次，包括介電材料(譬如像是氧氮化矽或者較佳為氮化矽)之側壁間隔件層130係被覆蓋沉積(blanket-deposited)而覆於包含區域180和200以及閘極堆疊124、128之該裝置100之表面。可以藉由使用矽烷(SiH₄)和氨(NH₃)或氮氣(N₃)其中任一者並於氬(Ar)電漿之存在下進行之電漿輔助化學氣相沉積(PECVD)製程來沉積側壁間隔件層130。亦可以使用具有SiH₄和NH₃或者具有雙氯矽烷(SiH₂Cl₂)和NH₃之低壓化學氣相沉積(LPCVD)來沉積層130。側壁間隔件層130之厚度在從大約5nm至大約15nm之範圍。

本方法接著對側壁間隔件層130進行非等向性蝕刻以分別形成第一側壁間隔件132和第二側壁間隔件134於閘極堆疊124、128之側壁上，如第2圖中所例示。此蝕刻可以使用例如電漿或者使用根據用以蝕刻氮化矽的三氟酸碳/氧(CHF₃/O₂)、以及用以蝕刻氧氮化矽碳的CHF₃或四氟酸碳(CF₄)之化學作用的反應性離子蝕刻(reactive ion etching,RIE)來實施。實施此蝕刻以便從薄矽層106之區域去除側壁間隔件層130，其中，源極與汲極凹部將後續地形成於該薄矽層106上，並且將第一側壁間隔件132和第二側壁間隔件134形成至所希望之厚度。第一側壁間隔件132和第二側壁間隔件134之厚度將根據側壁間隔件層130之厚度和製造裝置100所欲之應用和技術世代而定，而於一個實施例中，該第一側壁間隔件132和第二側壁間隔件134之厚度在其基部沿著表面區域108為大約4nm至大約12nm之間。

參照第3圖，使用閘極堆疊124、128和第一側壁間隔件132和第二側壁間隔件134作為蝕刻遮罩，將源極與汲極凹部142非等向性地蝕刻至薄矽層106中，以接近和自對準於閘極堆疊124、128。於此蝕刻過程中，可以稍微腐蝕掉第一側壁間隔件132和第二側壁間隔件134之厚度。能夠藉由例如使用氫溴酸(HBr)和O₂化學作用之RIE而蝕刻源極與汲極凹部142。依照一個範例實施例，源極與汲極凹部142被蝕刻至從大約50nm至大約90nm之深度，且較佳為從大約50nm至大約65nm之間之深度。較佳的情況是，將蝕刻深度控制成維持至少大約10nm之薄矽層106於凹部142之底部與絕緣層104之間。

參照第4圖，包括矽(Si)之第一應力引發單晶材料層150係分別磊晶成長於NFET區180與PFET區200之源極與汲極凹部142中。對矽表面選擇性地實施磊晶製程，以便防止於非矽表面(譬如第一側壁間隔件132和第二側壁間隔件134、和覆於閘極堆疊124、128上之閘極電極蓋層)上之成長。能夠例如藉由在添加作為蝕刻劑之氫氯酸(HCl) 之存在下之SiH₄和SiH₂Cl₂的還原作用以控制成長選擇性，而成長第一應力引發單晶材料層150。藉由引入額外之壓縮應力引發元素，而將層150形成為壓縮應力引發層。這些元素包括，例如，鍺(Ge)或錫(Sn)，藉此將該等元素加入晶格中以分別形成埋置之矽/鍺(eSi：Ge)或矽/錫(eSi：Sn)層。較佳的情況是，埋置之壓縮應力體(embedded compressive stressor)為eSi：Ge，其可以由矽先驅物與鍺烷氣體(GeH₄)之間之高溫反應，並添加HCl氣體作為蝕刻劑而形成。可以使用這些材料施加壓縮應力至分別在閘極堆疊124、128下方之通道154和158。於另一個實施例中，eSi：Ge材料包含達大約原子百分率為50%(50atomic%；下文中亦類似)的鍺，和較佳地包含從大約原子百分率為20%至大約原子百分率為30%的Ge。於另一個實施例中，單晶材料層150係於形成過程中藉由添加例如乙硼烷(B₂H₆)至磊晶成長反應劑中而雜質摻雜有P型摻雜劑元素，譬如像是硼(B))。使用此種結合了P型摻雜劑之壓縮應力引發之源極和汲極材料對PFET裝置之效能尤其有效。

其次，包括介電材料(譬如像是氧氮化矽或者較佳地為氮化矽)之硬遮罩層160係經覆蓋性地沉積而覆於包含閘極堆疊124、128、第一側壁間隔件132、第二側壁間隔件134、和第一應力引發單晶材料層150之區域180和200上。硬遮罩層160可以用前面說明之有關側壁間隔件層130之方式沉積至厚度從大約5nm至大約15nm之範圍。於一個範例實施例中，硬遮罩層160係沉積為壓縮應力層。能夠藉由以已知方式調整沉積反應劑和沉積條件而沉積硬遮罩層160作為壓縮應力層。

然後形成光阻遮罩(photoresist mask)164覆於PFET區200中之硬遮罩層160上，如第5圖中所示。光阻遮罩164係使用適當的微影製程形成，並且該光阻遮罩164係用作為非等向性蝕刻NFET區180中之硬遮罩層160之蝕刻遮罩。由於此非等向性蝕刻，第三側壁間隔件162係形成為覆於第一側壁間隔件132上和覆於第一應力引發單晶材料層150之一部分上。可以使用前面有關側壁間隔件層130說明之蝕刻製程，並且控制該蝕刻製程以形成具有所希望厚度之第三側壁間隔件162。此厚度一般大約為硬遮罩層160之厚度的80%，或者從大約4nm至大約12nm厚。然後使用習知的灰化(ashing)和/或溶劑剝除製程(solvent stripping process)去除光阻遮罩164。

其次，因為壓縮應力引發膜並不會對將形成於區域180中之NFET裝置產生效能提升，因此係使用適當的濕或乾蝕刻製程將第一應力引發單晶材料層150從NFET區180以等向的方式去除，如第6圖中所示。於一個範例實施例中，此蝕刻製程包含於包括氫氧化銨、過氧化氫、和水(NH₄OH/H₂O₂/H₂O)之“標準清潔一號”(SC-1)溶液中浸泡約10分鐘。於另一個實施例中，將此溶液之溫度升溫至大約55℃或更高。於此蝕刻過程中，硬遮罩層160保護包含層150之PFET區200中之結構。

包括矽並且具有適合於NFET裝置之拉伸應力引發性質之第二應力引發單晶材料層170係選擇性地磊晶成長於NFET區180中之源極和汲極凹部142，如第7圖中所示。於一個實施例中，除了改變反應劑之外，可以用如前面說明之參照第一應力引發單晶材料層150之相似的方式實施層170之磊晶成長。舉例而言，係將譬如像是碳(C)之拉伸應力引發元素或者拉伸應力引發元素之結合予以添加到磊晶反應劑中。層170因而形成為單晶埋置之矽碳(eSi：C)層，該矽碳層施加拉伸應力於通道154。用來形成eSi：C之沉積氣體典型包含SiH₄、甲基矽烷(Si₂H₆)、或者這些化學物種的衍生物，以提供碳來源。典型的蝕刻劑氣體為HCL和/或氯(Cl₂)。於另一個實施例中，第二應力引發單晶材料層170包含達大約原子百分率為3%的碳，而較佳包含原子百分率從大約1%至大約2%的碳。因為存在有圖案化之硬遮罩層160，所以第二應力引發單晶層僅成長於NMOS電晶體之源極與汲極區中。於另一個範例實施例中，將譬如像是砷化三氫(AsH₃)和/或磷化三氫(PH₃)之化合物添加到磊晶反應劑，從而以N型雜質摻雜劑元素砷(As)和/或磷(p)而分別原位摻雜層170。使用此種包含N型摻雜劑之拉伸應力引發之源極和汲極材料係尤其有助於提升NFET裝置之效能。

如此一來，本方法提供分別用於NFET和PFET裝置之拉伸和壓縮應力引發之源極與汲極區。適用於PFET裝置之壓縮應力引發層係磊晶成長於NFET和PFET裝置二者之源極與汲極區中，並且後續於NFET裝置中被適當的拉伸應力引發層替代。藉由使用以上所述的順序，在譬如eSi：C之拉伸應力引發材料之前，先沉積譬如eSi：Ge之壓縮應力引發材料。此種壓縮應力引發材料在受到後續的高溫處理時(譬如沉積硬遮罩層160)，相較於在此種狀況下傾向於鬆弛之拉伸應力引發材料(譬如eSi：C)，典型地更能維持他們的應力引發性質。再者，於相同的磊晶製程期間，藉由成長壓縮應力引發層於NFET和PFET源極/汲極區二者中，磊晶成長之面積相對於全部的基板面積(亦稱之為製程負載(process loading))係會實質地增加。此因素可能有利於達成薄膜厚度之一致性，因為於小區域之磊晶材料之成長率，或者低程度之製程負載，相較於較大區域之成長通常較不可控制。因此以低負載程度達成目標薄膜厚度更加困難，並且可能導致整個基板和基板之間的薄膜厚度之不一致。然而，雖然上述實施例提供先形成壓縮應力引發材料再形成拉伸應力引發材料的做法，但是在此亦可考慮到實施反向順序。就此而言，在可能希望用於特定的裝置設備和/或製程時，可以先磊晶成長拉伸應力引發材料。

因此，本發明提供了製造具有經磊晶成長之應力引發源極與汲極區之PFET和NFET裝置之方法。具有壓縮或拉伸應力引發性質之第一單晶材料係磊晶成長於PFET與NFET源極/汲極區二者中。維持第一材料於適合其應力引發性質之一個裝置類型(PFET或NFET)之源極/汲極中，並且後續於另一裝置類型中被具有相反應力引發性質之第二材料所替代。於相同成長製程過程中，於PFET與NFET裝置二者中形成磊晶材料會增加製程負載並且因此提升磊晶製程之成長率控制。此外，本文中所說明之製程順序會比習知的製程需要較少的微影和蝕刻步驟。再者，磊晶成長之壓縮或拉伸應力引發之源極/汲極區可以被原位雜質摻雜，因此免除了雜質植入步驟。如此一來，能夠製造先進的世代裝置所需之具有較薄的閘極絕緣層和電極層，而不須冒由植入之摻雜劑使通道污染之風險。

雖然已在本發明之上述詳細說明中提出至少一個實施範例，但是應該了解到仍存在有許多之變化。亦應該了解到實施範例或諸實施範例僅是作實例用，而並不欲限制本發明之範圍、應用、或架構於任何方式。而是，以上之詳細說明將供提熟悉此項技術者施行本發明之實施範例之方便的藍圖，將了解到在例示之實施範例中所說明之功能和元件的配置可以作各種之改變而仍不脫離本發明提出於所附申請專利範圍中及其合法均等之範圍。

100．．．半導體裝置

102．．．載體晶圓

104．．．絕緣層

106．．．薄矽層

108‧‧‧表面區域

110‧‧‧半導體基板

118‧‧‧隔離區

124、128‧‧‧閘極堆疊

130‧‧‧側壁間隔件層

132‧‧‧第一側壁間隔件

134‧‧‧第二側壁間隔件

142‧‧‧源極和汲極凹部

150‧‧‧第一應力引發單晶材料層

154、158‧‧‧通道

160‧‧‧硬遮罩層

162‧‧‧第三側壁間隔件

164‧‧‧光阻遮罩

170‧‧‧第二應力引發單晶材料層

180‧‧‧NFET區

200‧‧‧PFET區

上文中結合下列之圖式而說明本發明，其中相同之元件符號表示相同之元件，且其中：

第1至7圖示意地顯示依照本發明之範例實施例製造具有原位摻雜、經磊晶成長之應力引發源極與汲極區之半導體裝置之方法之剖面圖。

100‧‧‧半導體裝置

102‧‧‧載體晶圓

104‧‧‧絕緣層

106‧‧‧薄矽層