TWI578536B - 半導體元件之製造方法 - Google Patents

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Description

半導體元件之製造方法
本發明係關於積體電路製作，且特別是關於一種半導體元件之製作方法。
於積體電路製作中已採用了隆起型源極/汲極(raised source/drain)。隆起型源極/汲極的形成通常需要於N型金氧半導體(NMOS)元件的源極/汲極區的頂面上磊晶成長一矽層。上述之磊晶可補償源極/汲極區之數個部分的損失，而上述損失可能係由於金氧半導體(MOS)元件的製作中之數個潔淨製程(clean process)所造成。
依據一實施例，本發明提供了一種半導體元件之製造方法，包括：形成一第一金氧半導體元件之一第一閘堆疊物於一半導體基板上；形成一第二金氧半導體元件之一第二閘堆疊物於該半導體基板上，其中該第一金氧半導體元件與該第二金氧半導體元件具有相反導電性；施行一第一磊晶製程，以形成用於該第二金氧半導體元件之一源極/汲極應力源，其中該源極/汲極應力源係鄰近該第二閘堆疊物；以及施行一第二磊晶製程，以同時形成一第一矽層與一第二矽層，其中該第一矽層係位於該半導體基板之一第一部上，且鄰近該第一閘堆疊物，且其中該第二矽層覆蓋了該源極/汲極應力源。
依據另一實施例，本發明提供了一種半導體元件之製造方法，包括：形成一N型金氧半導體元件之一第一閘堆疊物於一半導體基板上；形成一P型金氧半導體元件之一第二閘堆疊物於該半導體基板上；形成一矽鍺應力源，鄰近該第二閘堆疊物；形成一差排平面於該半導體基板之一部內且鄰近該第一閘堆疊物；以及施行一第一磊晶製程，以同時形成一第一矽層與一第二矽層，其中該第一矽層係位於該半導體基板之一第一部上且具有成長進入該第一矽層內該差排平面，且其中該第二矽層覆蓋了該矽鍺應力源。
依據又一實施例，本發明提供了一種半導體元件之製造方法，包括：形成一N型金氧半導體元件之一第一閘堆疊物於一半導體基板上；形成一P型金氧半導體元件之一第二閘堆疊物於該半導體基板上；形成一第一罩幕以覆蓋該第一閘堆疊物與鄰近該第一閘堆疊物之該半導體基板之一第一部；當該第一閘堆疊物係為該第一罩幕所覆蓋時，施行以下步驟：形成一凹口鄰近該第二閘堆疊物且位於該半導體基板之一第二部內；施行一第一磊晶製程，以形成一矽鍺應力源於該凹口內；以及施行一第二磊晶製程，以成長大體不具有鍺之一摻雜矽層於該矽鍺應力源上，其中於該第二磊晶製程施行時臨場地佈植一P型摻質；移除該第一罩幕；以及施行一第三磊晶製程，以形成一未摻雜矽層，該未摻雜矽層包括位於該半導體基板之該第一部上並與之接觸之一第一部，以及位於該摻雜矽層上並與之接觸之一第二部。
為讓本發明之上述目的、特徵及優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
20‧‧‧基板
22‧‧‧隔離區
23‧‧‧N型井區
100、200‧‧‧元件區
101‧‧‧N型金氧半導體元件
102、202‧‧‧閘堆疊物
104、204‧‧‧閘介電層
106、206‧‧‧閘電極
108、208‧‧‧硬罩幕層
110、210‧‧‧保護間隔物
112‧‧‧罩幕層
120、220‧‧‧主間隔物
126‧‧‧預先非晶化佈植區
128‧‧‧應變上蓋層
129‧‧‧回火
130‧‧‧差排平面
132、232‧‧‧矽層
134‧‧‧源極/汲極區134
136‧‧‧輕度摻雜源極/汲極區
201‧‧‧P型金氧半導體元件
214‧‧‧凹口
216‧‧‧矽鍺區/矽鍺應力源
218‧‧‧矽層
222‧‧‧罩幕層
T1‧‧‧矽層218之厚度
T2‧‧‧矽層232之厚度
第1-10圖為一系列剖面圖，顯示了依據本發明之一實施例之一種P型金氧半導體(PMOS)元件與N型金氧半導體(NMOS)元件之製造方法。
本發明之多個實施例中提供了一種P型金氧半導體(PMOS)元件、一種N型金氧半導體(NMOS)元件及其製造方法。並且圖示了PMOS元件與NMOS元件於形成過程中之中間階段，並討論了此些實施例之變化情形。於不同圖式與多個實施例中，相同標號係代表相同構件。
請參照第1圖，提供一基板20，其為一晶圓之一部。基板20可由如矽、鍺、矽鍺、III-V族化合物半導體材料或相似物之一半導體材料所形成。基板20可為一塊狀基板(bulk substrate)或一絕緣層上覆半導體(SOI)基板。此絕緣層上覆半導體基板可為一絕緣層上覆矽基板、一絕緣層上覆鍺基板或一相似物。基板20包括用於設置N型金氧半導體(NMOS)元件之一元件區100內之一第一部以及用於設置P型金氧半導體(PMOS)元件之一元件區200內之一第二部。於基板20內形成有如淺溝槽隔離物(STI)之數個隔離區22。於基板20內可形成一N型井區23，其係位於元件區200內。
於基板20上形成有一閘堆疊物102與一閘堆疊物 202，且其分別位於元件區100與200之內。閘堆疊物102包括一閘介電層104、位於閘介電層104上之一閘電極106以及位於閘電極106上之一硬罩幕層108。於閘介電層104與閘電極106的側壁上形成有保護間隔物110，且其可能位於硬罩幕層108的側壁上。閘堆疊物202則包括一閘介電層204、位於閘介電層204上之一閘電極206以及位於閘電極206上之一硬罩幕層208。於閘介電層204與閘電極206的側壁上形成有保護間隔物210，且其可能位於硬罩幕層208的側壁上。於形成閘堆疊物102與202之部分示範製程中，係於基板20上形成一閘介電層，接著形成一閘電極層與一硬罩幕層。接著圖案化此些閘介電層、閘電極層與硬罩幕層以形成閘堆疊物102與202。於部分實施例中，閘介電層104與204包括氧化物、氮化物、高介電常數介電材料及/或相似物。閘電極層106與206則包括多晶矽、金屬、金屬矽化物或相似物。保護間隔物110與210則可藉由沉積法、熱氧化法或相似方法所形成。
第2圖顯示了一罩幕層112與數個凹口(recess)214的形成。罩幕層112可形成於元件區100與200內，且接著自元件區200處被移除。於部分實施例中，罩幕層112包括一氧化物層與位於氧化矽層上之一氮化矽層，其亦可使用其他材料。接著，可藉由如蝕刻基板20之方式於基板20內形成數個凹口214，且此些凹口214係位於閘堆疊物202之相對側。於形成凹口214時，可採用閘堆疊物202與罩幕112做為蝕刻遮罩(etching mask)之用。
第3圖顯示了採用如選擇性磊晶成長以形成矽鍺 區216(其通稱為矽鍺應力源，SiGe stressors)。於部分實施例中，矽鍺應力源216係採用電漿加強型化學氣相沉積(PECVD)所形成。包括含矽氣體與含鍺氣體之前驅物分別例如為矽甲烷(SiH4)與鍺甲烷(GeH4)。於上述磊晶中，藉由調整含矽氣體與含鍺氣體的分壓(partial pressure)以修改鍺與矽間的原子比(atomic ratio)。所得到之矽鍺應力源216可具有介於約10%-50%之鍺原子百分比。於部分實施例中，可於矽鍺應力源216內臨場地摻雜如1019/每立方公分-1021/每立方公分之高濃度的如硼及/或銦之P型摻質。於其他實施例中，於形成矽鍺應力源216之磊晶成長中則沒有進行P型摻質的摻雜。矽鍺應力源216之頂面可水平於、高於或低於基板20之頂面。矽鍺應力源216可包括具有不同之鍺百分比之頂部與底部。舉例來說，矽鍺應力源216之頂部的鍺百分比可高於矽鍺應力源216之底部的鍺百分比。
請參照第4圖，於部分實施例中，於形成矽鍺應力源216之後，於矽鍺應力源216之上形成一矽層218。矽層218可包括實體接觸矽鍺應力源216之數個部分。矽層218的形成可藉由於形成矽鍺應力源216時臨場地施行，此即為於相同腔體內施行且於形成矽鍺應力源216與形成矽層218之間沒有真空中斷(vacuum break)情形的發生。於部分實施例中，自形成矽鍺應力源216轉變至形成矽層218時係經過關閉通入各製程腔體內之鍺甲烷，而此時矽甲烷仍通入製程腔體。於矽層218之磊晶成長時，如硼銦或相似物之一P型摻質可臨場地於磊晶的操作中進行摻雜。P型摻質之摻雜濃度可介於1019/立方公分-1021/ 立方公分，例如。矽層218之厚度T1可基於矽層132與232之(第8圖)之期望厚度T2而決定，使得可矽層218與232之總厚度(T1+T2)得到控制。
第5圖顯示了移除罩幕層112以及形成主間隔物120與220，其係藉由坦覆地沉積閘間隔物層，並接著移除閘間隔物層的水平部分而形成。上述之沉積可採用電漿加強型化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、次大氣壓化學氣相沉積(SACVD)或相似方法所形成。上述之圖案化可藉由乾蝕刻所施行。於部分實施例中，主間隔物120與220可包括襯氧化物部分以及上方之氮化物部分。於其他實施例中，主間隔物120與220可包括一或多個膜層，分別包括氧化物、氮化矽、氮氧化矽(SiON)及/或其他介電材料。
請參照第6圖，形成一罩幕層222以覆蓋如第6圖所示之元件區200。於矽層218之磊晶以及罩幕層222的形成之間，可施行一真空中斷情形，而罩幕層222係於不同於用於成長矽層218之製程腔體之另一製造機台中所形成。於部分實施例中，罩幕層222為光阻。於其他實施例中，罩幕層222包括了光阻、抗反射塗層、一硬罩幕或其組合。接著實施如箭號124所示之一預先非晶化佈植(pre-amorphization implantation)。於部分實施例中，係佈植矽或鍺。於其他實施例中，則使用了鈍氣。此佈植導致了基板20之晶格結構被摧毀了，且最終於基板20內形成了預先非晶化佈植區126。於形成預先非晶化佈植區126時，元件區200之結構係為罩幕層222所保護，故因此沒有於元件區200內形成預先非晶化佈植區。於形成預先非晶化佈 植區126之後，將移除罩幕層222。
第7圖顯示了應變上蓋層(strained capping layer)128的形成，其具有本徵之拉伸應變(tensile strain)。用於形成應變上蓋層128之適當材料與形成製程經過選擇後，可使得於應變上蓋層128內之應變為高的。應變上蓋層128可包括氮化矽、氮氧化物、氧化物、矽鍺、碳化矽、氮氧化矽或其組合。於部分實施例中，可於基板20上形成一緩衝層(buffer layer，未顯示)並位於應變上蓋層128之下。此緩衝層可為氧化物層，且於移除應變上蓋層128時(例如為氮化矽)可做為蝕刻停止層(ESL)之用。舉例來說，緩衝層之氧化物可避免了基板20受到用於移除含氮之應變上蓋層128時所使用之磷酸的攻擊。應變上蓋層128可為一單一膜層或包括數個膜層之一複合膜層。
接著施行一回火(annealing)，如箭號129所示。此回火可施行一快速熱回火(RTA)、熱尖峰快速熱回火(thermal spike RTA)或其他回火方法。於部分實施例中，此回火係採用熱尖峰回火所施行。回火之結果為，預先非晶化佈植區126經由來自於應變上蓋層128之記憶應力而重新結晶(因此未繪示)。如此，半導體基板20對於最終得到之N型金氧半導體(NMOS)元件之通道區施加了一拉伸應變，如此可改善最終得到之N型金氧半導體元件的驅動電流。而上述回火的結果為形成了差排平面(dislocation plane)130。雖然於第7圖內之剖面情形其係顯示了如數個線段之情形，所圖示之差排平面130係為延伸於閘電極106之縱長方向上，即亦為第7圖內之Y方向上之平面。
接著，請參照第8圖，施行一蝕刻製程，以移除應變上蓋層128。可施行額外之一磊晶步驟以分別於元件區100與200內形成矽層132與232，其可不具有鍺。矽層132與232係同時形成。於部分實施例中，於上述磊晶時，並未加入P型摻質或N型摻質。如此，依據本發明之部分實施例，矽層132與232為未摻雜膜層。於元件區100內，矽層132係位於基板20之上並接觸之。於元件區200內，矽層232係位於矽層218上並接觸之，或者當未形成有矽層218時位於矽鍺應力源216上並接觸之。磊晶製程之結果為，差排平面130可成長進入矽層132內。
請參照第9圖，可施行一深度摻雜以形成深源極區與深汲極區134(下文中稱為源極/汲極區)。為了形成源極/汲極區134，可形成光阻(未顯示)以覆蓋用於形成PMOS元件之元件區200。接著施行一離子佈植以導入N型摻質以形成深源極/汲極區134。接著移除上述光阻。於部分實施例中，可使用額外之一光阻以覆蓋形成NMOS元件之元件區100內結構，並施行一佈植以導入P型摻質以形成深源極/汲極區234。接著可移除此額外之光阻。於其他實施例中，並沒有針對元件區200施行佈植，而元件區200內PMOS元件之源極/汲極區係藉由矽鍺應力源216之臨場摻雜所形成(請參照第4圖)。
值得注意的是第9圖亦繪示了輕度摻雜之源極/汲極區136。在此並未詳細討論輕度摻雜源極/汲極區136的形成。於部分實施例中，輕度摻雜源極/汲極區136可早於或晚於保護間隔物110的形成(第1圖)並早於主間隔物120的形成之前形成。雖然未顯示於圖中，亦可於元件區200內之P型金氧半導 體(PMOS)元件內形成輕度摻雜源極/汲極區。
第10圖繪示了硬罩幕層108與208(見於第9圖)的移除，以及矽化物區138、140、238與240的形成。於部分實施例中，矽化物區138、140、238與240的形成係藉由沉積一金屬層(未顯示)，其可包括鎳、鉑、鈀、鈦、鈷或其組合。接著加熱各晶圓，以造成矽及/或鍺與所接觸之金屬的反應。於反應之後，於矽與金屬之間形成了一層金屬矽化物。透過使用功擊金屬但不攻擊矽化物或矽鍺化合物之一蝕刻劑而選擇地移除未反應金屬。於部分實施例中，於矽化製程中矽層218、132與232係全部反應。如此可藉由控制矽層218之厚度T1(第4圖)以及矽層232之厚度T2所達成。因此便形成了N型金氧半導體(NMOS)元件101與P型金氧半導體(PMOS)元件201。
於此些實施例中，藉由同時於元件區100與200內形成矽層，因此不需要於N型金氧半導體之元件區內磊晶成長隆起型源極/汲極區時使用一光罩以覆蓋P型金氧半導體之元件區。如此導致了製程步驟的減少以及降低了製造成本。亦可降低製程變異性。
值得注意的是於圖示實施例中，元件區100與200分別為一N型金氧半導體元件區與一P型金氧半導體元件區。元件區100與200以及形成於其內之各金氧半導體元件101與201之導電性可互換。金氧半導體元件101與201之導電性可因此相反。各應力源216可導入一拉伸應力(tensile stress)至各通道內，且其可例如為碳矽應力源(silicon carbon stressor)。
雖然本發明已以較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧基板
22‧‧‧隔離區
23‧‧‧N型井區
100、200‧‧‧元件區
101‧‧‧N型金氧半導體元件
102、202‧‧‧閘堆疊物
108、208‧‧‧硬罩幕層
120、220‧‧‧主間隔物
130‧‧‧差排平面
132、232‧‧‧矽層
201‧‧‧P型金氧半導體元件
216‧‧‧矽鍺應力源
218‧‧‧矽層
T2‧‧‧矽層232之厚度

Claims (10)

  1. 一種半導體元件之製造方法，包括：形成一第一金氧半導體元件之一第一閘堆疊物於一半導體基板上；形成一第二金氧半導體元件之一第二閘堆疊物於該半導體基板上，其中該第一金氧半導體元件與該第二金氧半導體元件具有相反導電性；施行一第一磊晶製程，以形成用於該第二金氧半導體元件之一源極/汲極應力源，其中該源極/汲極應力源係鄰近該第二閘堆疊物；以及施行一第二磊晶製程，以同時形成一第一矽層與一第二矽層，其中該第一矽層係位於該半導體基板之一第一部上，且鄰近該第一閘堆疊物，且其中該第二矽層覆蓋了該源極/汲極應力源。
  2. 如申請專利範圍第1項所述之半導體元件之製造方法，更包括：形成一罩幕，覆蓋該第一閘堆疊物與該半導體基板之該第一部；以及於施行該第二磊晶製程之前，採用該罩幕作為一罩幕並施行一第三磊晶製程以成長一第三矽層，其中該第三矽層係覆蓋該源極/汲極應力源且位於該第二矽層之下。
  3. 如申請專利範圍第2項所述之半導體元件之製造方法，更包括當施行該第三磊晶製程時，臨場地摻雜一摻質至該第三矽層內，其中該摻質具有相同於該源極/汲極應力源之導電 性。
  4. 如申請專利範圍第1項所述之半導體元件之製造方法，其中該第一矽層與該第二矽層並非於該第二磊晶製程中臨場地被摻雜。
  5. 如申請專利範圍第1項所述之半導體元件之製造方法，更包括：佈植該第一矽層與該半導體基板之該第一部以形成該第一金氧半導體元件之一源極/汲極區；矽化該第一矽層以形成用於該第一金氧半導體元件之一源極/汲極矽化物；以及矽化該第二矽層以形成用於該第二金氧半導體元件之一源極/汲極矽化物。
  6. 一種半導體元件之製造方法，包括：形成一N型金氧半導體元件之一第一閘堆疊物於一半導體基板上；形成一P型金氧半導體元件之一第二閘堆疊物於該半導體基板上；形成一矽鍺應力源，鄰近該第二閘堆疊物；形成一差排平面於該半導體基板之一部內且鄰近該第一閘堆疊物；以及施行一第一磊晶製程，以同時形成一第一矽層與一第二矽層，其中該第一矽層係位於該半導體基板之一第一部上且具有成長進入該第一矽層內該差排平面，且其中該第二矽層覆蓋了該矽鍺應力源。
  7. 如申請專利範圍第6項所述之半導體元件之製造方法，更包括：早於該第一磊晶製程之前施行一第二磊晶製程，以成長一第三矽層於該矽鍺應力源之上並接觸之，且其中該第二矽層係位於該第三矽層之上並接觸之。
  8. 一種半導體元件之製造方法，包括：形成一N型金氧半導體元件之一第一閘堆疊物於一半導體基板上；形成一P型金氧半導體元件之一第二閘堆疊物於該半導體基板上；形成一第一罩幕以覆蓋該第一閘堆疊物與鄰近該第一閘堆疊物之該半導體基板之一第一部；當該第一閘堆疊物係為該第一罩幕所覆蓋時，施行以下步驟：形成一凹口鄰近該第二閘堆疊物且位於該半導體基板之一第二部內；施行一第一磊晶製程，以形成一矽鍺應力源於該凹口內；施行一第二磊晶製程，以成長大體不具有鍺之一摻雜矽層於該矽鍺應力源上，其中於該第二磊晶製程施行時臨場地佈植一P型摻質；移除該第一罩幕；以及施行一第三磊晶製程，以形成一未摻雜矽層，該未摻雜矽層包括位於該半導體基板之該第一部上並與之接觸之一第一部，以及位於該摻雜矽層上並與之接觸之一第二部。
  9. 如申請專利範圍第8項所述之半導體元件之製造方法，更包括：形成一第二罩幕，遮蔽該第二閘堆疊物，並施行一預先非晶化佈植於該半導體基板之該第一部上，以形成一預先非晶化佈植區於該半導體基板之該第一部內；形成一應變上蓋層於該第一閘堆疊物與該第二閘堆疊物上；施行一回火，以形成一差排平面於該半導體基板之該第一部內；以及於該回火後，移除該應變上蓋層。
  10. 如申請專利範圍第8項所述之半導體元件之製造方法，更包括：矽化該第一矽層以形成用於該N型金氧半導體元件之源極/汲極矽化物；以及矽化該第二矽層以形成用於該P型金氧半導體元件之源極/汲極矽化物。
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