KR101522792B1 - 리세싱된 상부 표면을 갖는 소스 및 드레인 스트레서 - Google Patents

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Abstract

집적 회로 구조물은 반도체 기판 위의 게이트 스택, 및 반도체 기판 안으로 연장하며 게이트 스택에 인접한 실리콘 게르마늄 영역을 포함한다. 실리콘 게르마늄 영역은 상부 표면을 가지며, 상부 표면의 중심 부분은 리세스를 형성하도록 상부 표면의 에지 부분으로부터 리세싱되어 있다. 에지 부분은 중심 부분의 대향 측에 있다.

Description

리세싱된 상부 표면을 갖는 소스 및 드레인 스트레서{SOURCE AND DRAIN STRESSORS WITH RECESSED TOP SURFACES}
본 발명은 반도체 분야에 관한 것이다.
금속-산화물 반도체(MOS; Metal-Oxide Semiconductor) 디바이스는 집적 회로의 주요 컴포넌트이다. MOS 디바이스의 성능은 MOS 디바이스가 위치되어 있는 전체 집적 회로의 성능에 영향을 미친다. 따라서, MOS 디바이스의 성능을 개선하기 위한 방법이 연구되어 왔다.
집적 회로 구조물은 반도체 기판 위의 게이트 스택, 및 반도체 기판 안으로 연장하며 게이트 스택에 인접한 실리콘 게르마늄 영역을 포함한다. 실리콘 게르마늄 영역은 상부 표면을 가지며, 상부 표면의 중심 부분은 리세스를 형성하도록 상부 표면의 에지 부분으로부터 리세싱되어 있다. 에지 부분은 중심 부분의 대향 측에 있다.
본 실시예 및 이의 이점의 보다 완벽한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1a 내지 도 9는 일부 예시적인 실시예에 따라 금속-산화물 반도체(MOS; Metal-Oxide Semiconductor) 디바이스를 제조하는데 있어서의 중간 단계들의 단면도 및 평면도이다.
본 개시의 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용 가능한 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.
반도체 디바이스(예를 들어, 금속 산화물 반도체(MOS) 디바이스)의 고유 피쳐(feature) 및 크기 감소는 과거 수세기에 걸쳐 집적 회로의 속도, 성능, 밀도 및 단위 기능당 비용의 지속적인 개선을 가능하게 하였다. MOS 디바이스의 설계 및 이의 고유 특성 중 하나에 따라, MOS 디바이스의 소스와 드레인 사이의 게이트 아래에 있는 채널 영역의 길이를 조정하는 것은 채널 영역과 연관된 저항을 변경시키며, 그에 의해 MOS 디바이스의 성능에 영향을 미친다. 보다 구체적으로, 채널 영역의 길이를 단축시키는 것은 MOS 디바이스의 소스-드레인 저항을 감소시키며, 이는 다른 파라미터들이 비교적 일정하게 유지된다고 가정하면, 충분한 전압이 MOS 디바이스의 게이트에 인가될 때 소스와 드레인 사이의 전류 흐름의 증가를 가능하게 할 수 있다.
MOS 디바이스의 성능을 더 향상시키기 위해, 캐리어 모빌리티를 개선하도록 MOS 디바이스의 채널 영역 안으로 스트레스가 도입될 수 있다. 일반적으로, 소스-드레인 방향으로 n 타입 MOS("NMOS") 디바이스의 채널 영역에 인장 응력(tensile stress)을 유도하고 소스-드레인 방향으로 p 타입 MOS("PMOS") 디바이스의 채널 영역에 압축 응력을 유도하는 것이 바람직하다.
PMOS 디바이스의 채널 영역에 압축 응력을 가하도록 이용 가능한 방법은 소스 및 드레인 영역에 SiGe 스트레서(stressor)를 성장시키는 것이다. 이러한 방법은 통상적으로, 반도체 기판 상에 게이트 스택을 형성하고, 게이트 스택의 측벽 상에 스페이서를 형성하며, 게이트 스페이서를 따라 실리콘 기판에 리세스를 형성하고, 리세스 내에 SiGe 스트레서를 에피텍셜 성장시키고, 어닐링하는 단계를 포함한다. SiGe는 실리콘의 격자 상수보다 더 큰 격자 상수를 가지므로, 어닐링 후에 SiGe는 팽창하며 소스 SiGe 스트레서와 드레인 SiGe 스트레서 사이에 위치되어 있는 채널 영역에 압축 응력을 가한다.
다양한 예시적인 실시예에 따라 스트레서를 갖는 금속 산화물 반도체(MOS) 디바이스를 형성하기 위한 프로세스가 제공된다. MOS 디바이스를 형성하는 중간 단계들이 예시된다. 실시예의 변형이 형성된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성 요소를 지정하는데 사용된다.
도 1a는 웨이퍼(10)의 일부인 기판(20)을 예시한다. 기판(20)은 디바이스 영역(100) 내의 제1 부분 및 디바이스 영역(200) 내의 제2 부분을 포함한다. 기판(20)은 실리콘 기판과 같은 벌크 반도체 기판일 수 있고, 또는 SOI(Silicon-On-Insulator) 구조와 같은 복합 구조를 가질 수 있다. 기판(20)의 재료는 실리콘, 실리콘 카본, 또는 기타를 포함할 수 있다. 서로 평행한 게이트 스택(122)이 영역(100)에 그리고 기판(20) 위에 형성된다. 서로 평행한 게이트 스택(222)이 디바이스 영역(200)에 그리고 기판(20) 위에 형성된다. 일부 실시예에서, 이웃하는 게이트 스택(122)은 균일 간격 S1만큼 서로 떨어져 있으며, 이웃하는 게이트 스택(222)은 균일 간격 S2만큼 서로 떨어져 있지만, 이웃하는 게이트 스택(122)(또는 222) 사이의 간격은 또한 균일하지 않을 수도 있다. 각각의 게이트 스택(122 및 222)은 게이트 유전체(24) 및 게이트 전극(26)을 포함한다. 게이트 유전체(24)는 실리콘 산화물, 또는 예를 들어 약 7보다 더 높은 높은 k 값을 갖는 하이 k 재료를 포함할 수 있다. 게이트 전극(26)은 도핑된 폴리실리콘, 금속 또는 금속 합금, 금속 실리사이드 등을 포함할 수 있다. 하드 마스크(28)가 게이트 스택(122 및 122) 위에 형성될 수 있으며, 하드 마스크(28)는 예를 들어 실리콘 질화물을 포함할 수 있다.
도 1b는 도 1a의 구조의 평면도를 예시하며, 도 1a에서의 디바이스 영역(100)의 단면도는 도 1b에서 평면 포함선 A-A으로부터 얻어지고, 도 1a에서의 디바이스 영역(200)의 단면도는 도 1b에서 평면 포함선 B-B로부터 얻어진다. 디바이스 영역(100 및 200)은 게이트 스택의 상이한 크기 및/또는 상이한 패턴 밀도를 갖는다. 예를 들어, 영역(100)에서 이웃하는 게이트 스택(122) 사이의 간격 S1은 영역(200)에서의 이웃하는 게이트 스택(222) 사이의 간격인 간격 S2보다 더 클 수 있다. 일부 실시예에서, 간격 S1은 100 nm보다 더 크고, 폭 W2는 100 nm보다 더 작다. 비(ratio) S1/S2는 예를 들어 약 2보다 더 클 수 있다.
또한, 디바이스 영역(100 및 200) 내의 활성 영역(123 및 223)은 각각 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역(25)에 의해 정의된다. 게이트 스택(122)은 활성 영역(123)을 교차하고, 게이트 스택(222)은 활성 영역(223)을 교차한다. 일부 실시예에서, 활성 영역(123)은 폭 W1을 가지며, 폭 W1은 활성 영역(223)의 폭 W2보다 더 크다. 일부 예시적인 실시예에서, 폭 W1은 300 nm보다 더 크고, 폭 W2는 300 nm보다 더 작다. 또한, 비 W1/W2는 예를 들어 약 2보다 더 클 수 있다 .
도 2를 참조하면, 예를 들어 기판(20) 안으로 p 타입 불순물을 주입함으로써 저농도 도핑된 드레인/소스(LDD; Lightly Doped Drain/source) 영역(130 및 230)이 형성된다. 게이트 스택(122 및 222) 및 위에 있는 하드 마스크(28)는 주입 마스크로서 작용하고, 그리하여 LDD 영역(130 및 230)의 내측 에지는 각각 게이트 스택(122 및 222)의 에지에 실질적으로 정렬된다. LDD 주입은 약 1 keV와 약 10 keV 사이 범위의 에너지 및 약 1x1013 /cm2 내지 약 1x1016 /cm2 사이 범위의 조사량(dosage)을 사용하여 수행될 수 있다. 그러나, 명세서 전반에 걸쳐 인용된 값은 단지 예일 뿐이며 다른 값으로 바뀔 수 있다는 것을 알아야 한다. LDD 주입은 경사각(tilt angle)을 가지고 수행될 수 있으며, 경사각은 예를 들어 약 30 도보다 더 작다. 대안으로서, LDD 주입은 수직으로 수행된다. 또한, 예를 들어 비소, 인 등과 같은 n 타입 불순물을 기판(20) 안으로 주입함으로써, 포켓(pocket) 영역(도시되지 않음)이 형성될 수 있다. 포켓 주입은 약 20 kev 내지 약 80 keV 사이 범위의 에너지 및 약 1x1012 /cm2 내지 약 1x1014 /cm2 사이 범위의 조사량을 사용하여 수행될 수 있다. 포켓 주입은 경사질 수 있다. 일부 실시예에서, 포켓 주입의 경사각은 약 15도 내지 약 45도 범위이다.
도 3을 참조하면, 게이트 스페이서(34)가 게이트 스택(122 및 222)의 측벽 상에 형성된다. 일부 실시예에서, 각각의 게이트 스페이서(34)는 실리콘 산화물 층(도시되지 않음) 및 실리콘 산화물 층 위의 실리콘 질화물 층을 포함하며, 실리콘 산화물 층은 약 15 Å 내지 약 50 Å 사이 범위의 두께를 가질 수 있고, 실리콘 질화물 층의 두께는 약 50 Å 내지 약 200 Å 사이 범위일 수 있다. 대안의 실시예에서, 게이트 스페이서(34)는 하나 이상의 층을 포함하며, 각각이 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 기타 유전체 재료를 포함한다. 이용 가능한 형성 방법은 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low-Pressure Chemical Vapor Deposition), SACVD(Sub-Atmospheric Chemical Vapor Deposition), 및 기타 증착 방법을 포함한다.
도 3에 또한 도시된 바와 같이, 디바이스 영역(100 및 200)에 각각 개구(136 및 236)를 형성하도록 등방성 에칭(isotropic etch)이 수행된다. 등방성 에칭은 건식 에칭일 수 있으며, 에칭 가스는 CF4, Cl2, NF3, SF6, 및 이들의 조합으로부터 선택될 수 있다. 개구(136) 및 개구(236)의 깊이 D1은 예를 들어 약 150 Å 내지 약 500 Å 사이 범위일 수 있다.
다음으로, 도 4에 도시된 바와 같이, 개구(136 및 236)를 확장하도록 습식 에칭이 수행될 수 있다. 습식 에칭은 예를 들어 TMAH(Tetra-Methyl Ammonium Hydroxide), KOH 용액 등을 사용하여 수행될 수 있다. 일부 예시적인 실시예에서, TMAH 용액은 약 1 퍼센트 내지 약 30 퍼센트 사이 범위의 농도를 갖는다. 습식 에칭 동안, TMAH의 온도는 약 20 ℃ 내지 약 100 ℃ 사이 범위일 수 있다. 습식 에칭 후에, 개구(136 및 236)에 패싯(facet)이 형성되며, 이 패싯은 기판(20)의 (111) 평면을 포함할 수 있다. 일부 예시적인 실시예에서, 습식 에칭 후에, 개구(136) 및 개구(236)의 깊이 D2는 예를 들어 약 20 nm 내지 약 60 nm 사이 범위일 수 있다.
습식 에칭 후에, 예를 들어 HF계 가스 또는 SiCoNi계 가스를 사용하여 전세정(pre-clean)이 수행될 수 있다. 전세정은 개구(136 및 236) 내의 노출된 표면의 자연 산화의 결과로서 형성되는 실리콘 산화물을 제거할 수 있다. 고온 베이킹이 또한 수행될 수 있지만, 베이킹은 스킵될 수도 있다. 고온 베이킹은 HCl 가스와 함께 또는 HCl 가스 없이 수행될 수 있다. 베이킹 온도는 약 700 ℃ 내지 약 900 ℃ 사이 범위일 수 있다. 베이킹 가스의 압력은 약 10 Torr 내지 약 200 Torr 사이 범위일 수 있다. 베이킹 지속기간은 예를 들어 약 30 초 내지 약 240 초 사이 범위일 수 있다. 고온 베이킹은 또한 기판(20)의 노출된 표면 상의 자연 산화물을 제거할 수 있으며, 이 노출된 표면은 개구(136 및 236) 내에 있는 것이다.
도 5a에 도시된 바와 같이, 실리콘 게르마늄(SiGe)과 같은 반도체 재료가 선택적 에피텍셜 성장(SEG; Selective Epitaxial Growth)을 통해 개구(136 및 236) 내에 에피텍셜 성장되며, 리세스(136 및 236)(도 4) 내에 각각 에피텍시 영역(138 및 238)을 형성한다. 에피텍시 영역(138 및 238)은 각각의 MOS 디바이스에 대한 소스 및 드레인 영역과 소스/드레인 스트레서로서 작용한다. 명세서 전반에 걸쳐, 에피텍시 영역(138 및 238)은 SiGe 영역으로도 지칭된다. 에피텍시 영역(138)의 상부 표면(138A)은 반도체 기판(20)의 각각의 아래의 상부 표면과 게이트 스택(122) 사이의 계면보다 더 높을 수 있고, 에피텍시 영역(238)의 상부 표면(238A)은 반도체 기판(20)의 각각의 아래의 상부 표면과 게이트 스택(222) 사이의 계면보다 더 높을 수 있다. 에피텍시를 위한 프로세스 가스는 H2, N2, DCS(Dichloro-Silane), SiH4, GeH4 및/또는 기타를 포함할 수 있다. 에피텍시 온도는 약 600 ℃ 내지 약 900 ℃ 사이 범위일 수 있다. 프로세스 가스의 압력은 약 10 Torr 내지 약 200 Torr 사이 범위일 수 있다. 일부 실시예에서, 게이트 스페이서(34)와 같은 유전체 상은 아니고 기판(20)의 노출된 표면 상의 선택적 성장을 촉진하도록 HCl과 같은 에칭 가스가 또한 추가될 수 있다. 에피텍시는 리세스(136 및 236)(도 4)가 완전히 채워질 때까지 수행된다. 에피텍시 동안, 성장이 진행되는 동안에 원하는 불순물이 도핑될 수 있다. 예를 들어, 붕소가 도핑될 경우, B2H6가 프로세스 가스에 포함될 수 있다. 에피텍시 영역(138 및 238)은 예를 들어 약 15 퍼센트 내지 약 60 퍼센트 사이 범위의 게르마늄 비율을 가질 수 있지만, 다른 게르마늄 비율도 또한 사용될 수 있다.
상이한 간격 S1/S2(도 1b) 및/또는 상이한 폭 W1/W2으로 인해, 에피텍시 영역(138)의 상부 표면 프로파일은 에피텍시 영역(238)의 상부 표면 프로파일과 상이할 수 있다. 일부 실시예에서, 에피텍시 영역(138)의 상부 표면(138A)은 실질적으로 평평한 2개의 에지(edge) 부분(138A1)을 갖는다. 에피텍시 영역(138)의 상부 표면(138A)은 또한 2개의 부분(138A1) 사이에 있는 중심 부분(138A2)을 포함하고, 부분(138A2)은 부분(138A1)보다 더 낮도록 리세싱되며, 리세스(recess)(139)를 형성한다. 일부 실시예에서, 부분(138A2)은 반대 방향으로 경사져 있는 2개의 실질적으로 직선(평면) 부분을 포함하며, 실질적으로 직선 부분은 도 5a의 단면도에서 직선(29)을 형성한다. 부분(138A2)은 기판(20)의 (주요) 상부 표면에 평행한 수평 평면과 각도 α를 형성한다. 일부 실시예에서, 각도 α는 약 5도 내지 약 45 도 사이 범위이다. 상부 표면 부분(138A2)의 가장 낮은 지점은 높이 차이 △T1만큼 상부 표면 부분(138A1)보다 더 낮으며, 높이 차이 △T1는 약 1 nm 내지 약 10 nm 사이 범위일 수 있다. 높이 차이 △T1은 또한 중심 부분(138A2)의 가장 낮은 지점과 상부 표면(138A)의 가장 높은 지점 사이의 높이 차이일 수 있다.
도 5a는 중심 부분(138A2)의 바닥 부분이 2개의 직선(29)의 공동점인 것을 예시하고 있지만, 대안의 실시예에서 상부 표면 부분(138A2)의 가장 낮은 부분은 실질적으로 평평한 표면이다. 리세싱된 상부 표면 부분(138A2)에 의해 형성되는 리세스(139)는 게이트 스택(122)의 길이 방향에 평행한 길이 방향을 가지며, 리세스(139)는 도 5a에서의 구조의 평면도인 도 5b에 개략적으로 예시되어 있다.
에피텍시 영역(238)의 상부 표면(238A)은 중심에 리세스를 포함하지 않고, 중심 부분은 실질적으로 평평할 수 있다. 에피텍시에 대한 프로세스 조건을 조정함으로써, 에피텍시 영역(138)의 상부 표면 프로파일과 에피텍시 영역(238)의 상부 표면 프로파일의 차이가 발생되고 확대될 수 있다. 예를 들어, HCl의 유량을 증가시키는 것은 높이 차이 △T1(도 5a)를 생성하여 증가시킬 수 있다. 일부 예시적인 실시예에서, HCl의 유량은 약 50 sccm 내지 약 250 sccm 사이 범위이다. DCS의 유량은 약 50 sccm 내지 약 350 sccm 사이 범위일 수 있고, GeH4의 유량은 약 100 sccm 내지 약 950 sccm 사이 범위일 수 있다. 그러나, 에피텍시 영역(138 및 238)의 상부 표면 프로파일은 또한 (도 1b에서 S1, S2, W1, 및 W2와 같은) 크기, 패턴의 패턴 밀도 및 기타 요인에도 영향을 받는다는 것을 알아야 한다. 따라서, 에피텍시 영역(138 및 238)의 생성 및 바람직한 상부 표면 프로파일을 위한 최적의 프로세스 조건은 실험을 통해 찾을 수 있다.
SiGe 영역(38)의 형성 후에, 도 6에 도시된 바와 같이, 캐핑(capping) 층(144 및 244)이 에피텍시를 통해 각각 에피텍시 영역(138 및 238) 위에 형성된다. 캐핑 층(144 및 244)은 에피텍시 영역(138 및 238)의 게르마늄 비율보다 더 낮은 게르마늄 비율을 갖는다. 일부 실시예에서, 캐핑 층(144 및 244)의 게르마늄 비율은 약 15 퍼센트보다 더 작다. 캐핑 층(144 및 244)은 그 안에 게르마늄이 함유되지 않은 순수한 실리콘 층일 수 있고, 또는 예를 들어 2 퍼센트, 또는 1 퍼센트 게르마늄보다 더 적은 실질적으로 순수한 실리콘 층일 수 있다. 따라서, 캐핑 층(144 및 244)은 대안으로서 명세서 전반에 걸쳐 실리콘 캡으로 지칭된다. 캐핑 층(144 및 244)은 에피텍시의 진행과 함께 p 타입 불순물로 인시추(in-situ) 도핑되거나 또는 인시추 도핑되지 않을 수 있다. SiGe 층(138, 238) 및 캐핑 층(144 및 244)의 에피텍시 동안 p 타입 불순물이 아예 또는 실질적으로 거의 도핑되지 않은 실시예에서, 각각의 MOS 디바이스에 대한 소스 및 드레인 영역을 형성하도록 p 타입 불순물 주입이 수행될 수 있다.
다음으로, 도 7을 참조하면, 일부 실시예에 따라, 만약 있다면 하드 마스크(28)(도 6 참조)가 제거되고, 게이트 유전체(24) 및 게이트 전극(26)(도 6)을 교체하도록 교체 게이트(replacement gate)가 형성된다. 대안의 실시예에서, 게이트 유전체(24) 및 게이트 전극(26)은 교체 게이트로 교체되지 않는다. 교체 게이트가 형성되는 실시예에서, 게이트 유전체(24) 및 게이트 전극(26)(도 6)은 제거되는 더미 게이트로서 작용한다. 도 7은 교체 게이트를 포함하는 예시적인 구조를 예시한다. 형성 프로세스는, 층간 유전체(ILD; Inter-Layer Dielectric)(46)를 형성하고, ILD(46)의 상부 표면을 게이트 전극(26)(또는 만약 있다면 하드 마스크(28))의 상부 표면에 맞추도록 CMP를 수행하고, 더미 게이트를 제거하는 것을 포함할 수 있다. 그 다음, 제거된 더미 게이트에 의해 남겨진 개구를 채우도록 게이트 유전체 층 및 게이트 전극 층이 형성될 수 있고, 게이트 유전체 층 및 게이트 전극 층의 과도한 부분을 제거하도록 CMP가 이어진다. 남은 교체 게이트는 게이트 유전체(24') 및 게이트 전극(26')을 포함한다. 게이트 유전체(24')는 예를 들어 약 7.0보다 더 큰 k 값을 갖는 하이 k 유전체 재료를 포함할 수 있고, 게이트 전극(26')은 금속 또는 금속 합금을 포함할 수 있다. ILD(46)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 유전체 재료로 형성될 수 있다. 다음으로, 컨택 개구(48)가 형성되며, 아래의 캐핑 층(144 및 244)을 노출시킨다.
도 8은 소스/드레인 실리사이드 영역(52)의 형성을 예시한다. 실리사이드 영역(52)은 티타늄, 코발트, 니켈, 텅스텐 등과 같은 금속(가끔 실리사이드 금속이라고도 지칭됨)의 얇은 층(도시되지 않음)을 증착함으로써 형성될 수 있다. 금속은 캐핑 층(144 및 244)의 노출된 표면을 비롯해 디바이스 위에 있다. 그 다음, 금속을 실리콘/게르마늄과 반응시키도록 어닐링이 수행된다. 반응 후에, 금속 실리사이드의 층이 실리콘과 금속 사이에 형성된다. 반응되지 않은 금속은, 금속을 공격하지만 실리사이드는 공격하지 않는 에천트의 사용을 통해 선택적으로 제거된다. 실리사이드화(silicidation)의 결과로서, 소스/드레인 영역(52)은 캐핑 층(144 및 244) 안으로 연장하고, SiGe 영역(138 및/또는 238) 안으로 연장할 수 있다. 대안으로서, 캐핑 층(144 및 244)의 상부 부분이 실리사이드화되고, 캐핑 층(144 및 244)의 하부 부분은 실리사이드화되지 않는다. 실리사이드화 후에, 실리사이드화되지 않은 채 남는 캐핑 층(144 및 244)의 일부 나머지 부분이 존재할 수 있고, 캐핑 층(144 및 244)의 이 나머지 부분은 소스/드레인 실리사이드 영역(52)과 동일 높이에 있으며 대향 측에 있다.
도 9는 개구(48) 안에 텅스텐, 구리, 알루미늄, 티타늄, 코발트, 실리콘, 및/또는 기타와 같은 전도성 재료를 채우고 컨택 플러그(54)의 상부 표면을 ILD(46)의 상부 표면에 맞추도록 CMP를 수행함으로써 형성되는 소스/드레인 컨택 플러그(54)의 형성을 예시한다. 따라서 디바이스 영역(100 및 200) 내의 MOS 트랜지스터(160 및 260)의 형성이 끝난다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. 일반적으로 큰 에피텍시 영역(스트레서)은 작은 에피텍시 영역보다 MOS 디바이스의 근방의 채널 영역에 더 작은 응력을 가하는데, 작은 에피텍시 영역과 채널이 밀접하게 위치되어 있기 때문이다. 반면에, 큰 에피텍시 영역에 의해 가해지는 응력은 더 많은 SiGe를 성장시킨다고 해서 증가될 수 없는데, SiGe가 상당한 패싯을 갖고, 따라서 과도한 SiGe 형성은 컨택 플러그의 랜딩 영역을 바람직하지 못하게 감소시킬 것이기 때문이다. 본 개시의 실시예에서, 큰 에피텍시 영역에 대한 리세싱된(움푹 들어간) 상부 표면 프로파일을 형성함으로써, SiGe 스트레서의 패싯이 감소되고, 따라서 더 많은 SiGe 게르마늄이 성장되어 각각의 채널 영역에 더 큰 응력을 가할 수 있다. 각각의 MOS 디바이스의 온 전류(on-current)와 같은 디바이스 성능이 개선된다.
일부 실시예에 따르면, 집적 회로 구조물은 반도체 기판 위의 게이트 스택, 및 반도체 기판 안으로 연장하며 게이트 스택에 인접한 실리콘 게르마늄 영역을 포함한다. 실리콘 게르마늄 영역은 상부 표면을 가지며, 상부 표면의 중심 부분은 리세스를 형성하도록 상부 표면의 에지 부분으로부터 리세싱되어 있다. 에지 부분은 중심 부분의 대향측에 있다.
다른 실시예에 따르면, 집적 회로 구조물은 반도체 기판과, 제1 및 제2 MOS 트랜지스터를 포함한다. 제1 MOS 트랜지스터는 반도체 기판 위의 제1 게이트 스택, 및 반도체 기판 안으로 연장하며 제1 게이트 스택에 인접한 제1 실리콘 게르마늄 영역을 포함한다. 제1 실리콘 게르마늄 영역은 제1 상부 표면을 가지며, 제1 상부 표면의 중심 부분은 리세스를 형성하도록 제1 상부 표면의 에지 부분으로부터 리세싱되어 있다. 에지 부분은 중심 부분의 대향측에 있다. 제2 MOS 트랜지스터는 반도체 기판 위의 제2 게이트 스택, 및 반도체 기판 안으로 연장하며 제2 게이트 스택에 인접한 제2 실리콘 게르마늄 영역을 포함한다. 제2 실리콘 게르마늄 영역은 제2 상부 표면을 가지며, 제2 상부 표면은 리세싱된 중심 부분을 갖지 않는다.
또 다른 실시예에 따르면, 방법은 반도체 기판 위에 게이트 스택을 형성하고, 반도체 기판 안으로 연장하는 개구를 형성하는 것을 포함하며, 개구는 게이트 스택의 일측에 게이트 스택에 인접해 있다. 개구에 실리콘 게르마늄 영역을 성장시키도록 에피텍시가 수행되고, 실리콘 게르마늄 영역은 상부 표면을 가지며, 상부 표면의 중심 부분은 리세스를 형성하도록 상부 표면의 에지 부분보다 더 낮게 리세싱된다. 에지 부분은 중심 부분의 대향측에 있다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 실시예의 사상 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 더욱이, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 나중에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하는 것으로 의도된다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 속한다.
20: 기판 24: 게이트 유전체
26: 게이트 전극 52: 소스/드레인 실리사이드 영역
54: 컨택 플러그 100, 200: 디바이스 영역
122, 222: 게이트 스택 123, 223: 활성 영역
130, 230: LDD 영역 136, 236: 리세스
138, 238: 에피텍시 영역 144, 244: 캐핑 층
160, 260: MOS 트랜지스터

Claims (10)

  1. 집적 회로 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 게이트 스택; 및
    상기 반도체 기판 안으로 연장하며 상기 제1 게이트 스택에 인접한 제1 실리콘 게르마늄 영역을 포함하고,
    상기 제1 실리콘 게르마늄 영역은 제1 상부 표면을 포함하며, 상기 제1 상부 표면의 중심 부분은 리세스를 형성하도록 상기 제1 상부 표면의 에지 부분으로부터 리세싱되어 있고, 상기 에지 부분은 상기 중심 부분의 대향 측에 있는 것인 집적 회로 구조물.
  2. 청구항 1에 있어서, 상기 제1 실리콘 게르마늄 영역 위의 실리콘 캡을 더 포함하고, 상기 실리콘 캡은 상기 제1 상부 표면과 물리적으로 접촉해 있는 것인 집적 회로 구조물.
  3. 청구항 1에 있어서,
    상기 반도체 기판 위의 제2 게이트 스택;
    상기 반도체 기판 안으로 연장하며 상기 제2 게이트 스택에 인접해 있는 제2 개구; 및
    상기 제2 개구 내의 제2 실리콘 게르마늄 영역을 더 포함하고,
    상기 제2 실리콘 게르마늄 영역은 제2 상부 표면을 포함하며, 상기 제2 상부 표면은 리세싱된 중심 부분을 갖지 않는 것인 집적 회로 구조물.
  4. 청구항 1에 있어서, 상기 리세스는 1 nm 내지 10 nm 사이 범위의 깊이를 갖는 것인 집적 회로 구조물.
  5. 청구항 1에 있어서, 상기 제1 상부 표면의 중심 부분은 반대 방향으로 경사져 있는 2개의 평면 부분을 포함하는 것인 집적 회로 구조물.
  6. 집적 회로 구조물에 있어서,
    반도체 기판;
    제1 금속-산화물-반도체(MOS; Metal-Oxide-Semiconductor) 트랜지스터; 및
    제2 금속-산화물-반도체(MOS) 트랜지스터를 포함하고,
    상기 제1 MOS 트랜지스터는,
    상기 반도체 기판 위의 제1 게이트 스택과;
    상기 반도체 기판 안으로 연장하며 상기 제1 게이트 스택에 인접한 제1 실리콘 게르마늄 영역 - 상기 제1 실리콘 게르마늄 영역은 제1 상부 표면을 포함하며, 상기 제1 상부 표면의 중심 부분은 리세스를 형성하도록 상기 제1 상부 표면의 에지 부분으로부터 리세싱되어 있고, 상기 에지 부분은 상기 중심 부분의 대향 측에 있음 -
    을 포함하고,
    상기 제2 MOS 트랜지스터는,
    상기 반도체 기판 위의 제2 게이트 스택과;
    상기 반도체 기판 안으로 연장하며 상기 제2 게이트 스택에 인접한 제2 실리콘 게르마늄 영역 - 상기 제2 실리콘 게르마늄 영역은 제2 상부 표면을 포함하며, 상기 제2 상부 표면은 리세싱된 중심 부분을 갖지 않음 -
    을 포함하는 것인 집적 회로 구조물.
  7. 청구항 6에 있어서,
    상기 제1 상부 표면 위에 상기 제1 상부 표면에 접촉하는 제1 실리콘 캡; 및
    상기 제2 상부 표면 위에 상기 제2 상부 표면에 접촉하는 제2 실리콘 캡을 더 포함하고,
    상기 제1 실리콘 캡은 상기 제1 실리콘 게르마늄 영역의 게르마늄 비율보다 더 작은 게르마늄 비율을 갖고, 상기 제2 실리콘 캡은 상기 제2 실리콘 게르마늄 영역의 게르마늄 비율보다 더 작은 동일 게르마늄 비율을 갖고, 상기 제1 실리콘 캡 및 상기 제2 실리콘 캡은 동일한 게르마늄 비율을 갖는 것인, 집적 회로 구조물.
  8. 집적 회로 구조물을 제조하는 방법에 있어서,
    반도체 기판 위에 제1 게이트 스택을 형성하는 단계;
    상기 반도체 기판 안으로 연장하는 제1 개구 - 상기 제1 개구는 상기 제1 게이트 스택의 일측에 그리고 상기 제1 게이트 스택에 인접해 있음 - 를 형성하는 단계; 및
    상기 제1 개구 내에 제1 실리콘 게르마늄 영역을 성장시키도록 에피텍시를 수행하는 단계를 포함하고,
    상기 제1 실리콘 게르마늄 영역은 제1 상부 표면을 포함하며, 상기 제1 상부 표면의 중심 부분은 리세스를 형성하도록 상기 제1 상부 표면의 에지 부분보다 더 낮게 리세싱되어 있으며, 상기 에지 부분은 상기 중심 부분의 대향 측에 있는 것인, 집적 회로 구조물 제조 방법.
  9. 청구항 8에 있어서,
    상기 제1 게이트 스택을 형성하는 것과 동시에, 상기 반도체 기판 위에 제2 게이트 스택을 형성하는 단계;
    상기 제1 개구를 형성하는 것과 동시에, 상기 반도체 기판 안으로 연장하며 상기 제2 게이트 스택의 일측에 있는 제2 개구를 형성하는 단계; 및
    상기 제1 실리콘 게르마늄 영역을 성장시키는 것과 동시에, 상기 제2 개구 내에 제2 실리콘 게르마늄 영역을 성장시키는 단계를 더 포함하고,
    상기 제2 실리콘 게르마늄 영역은 제2 상부 표면을 포함하며, 상기 제2 상부 표면은 각각의 중심 영역에 리세스를 갖지 않는 것인, 집적 회로 구조물 제조 방법.
  10. 청구항 8에 있어서, 상기 제1 실리콘 게르마늄 영역을 성장시킨 후에, 상기 제1 실리콘 게르마늄 영역 위에 상기 제1 실리콘 게르마늄 영역의 제1 상부 표면과 접촉하는 실리콘 캡을 형성하는 단계를 더 포함하고, 상기 실리콘 캡은 상기 제1 실리콘 게르마늄 영역의 게르마늄 비율보다 더 낮은 게르마늄 비율을 갖는 것인, 집적 회로 구조물 제조 방법.
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