KR101952119B1 - 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에 형성된 게이트, 상기 게이트의 양측에 형성된, 상승된(elevated) 소오스/드레인, 및 상기 상승된 소오스/드레인의 적어도 일부에 형성된 메탈 실리사이드를 포함하고, 상기 상승된 소오스/드레인은 상기 기판의 표면보다 돌출되어 상기 메탈 실리사이드의 양측을 감싸는 돌출부를 포함한다.

Description

메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법{Semiconductor device using metal silicide and fabricating method thereof}
본 발명은 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 게이트 전극의 폭 및 컨택의 크기가 감소되고 있다. 이에 따라 컨택 저항 및 게이트 전극의 면저항이 증가하여 동작 속도가 저하되는 문제점이 발생하였다. 따라서, 저항을 감소시키기 위해 금속 게이트를 적용하거나 게이트 또는 소스-드레인 영역의 실리콘 상에 금속 물질을 증착한 후 어닐링 공정을 진행하여 실리콘과 반응시키고 반응하지 않은 금속은 식각 등으로 제거하는 실리사이드공정이 개발되었다.
반도체 장치의 집적도가 20nm 이하로 스케일링(scaling)됨에 따라, 메탈 실리사이드(metal silicide)와 실리콘 사이의 계면 저항이 여전히 증가하고 있어 메탈 실리사이드(metal silicide)와 실리콘 사이의 계면 저항을 최소화할 필요가 있다. 메탈 실리사이드와 실리콘 사이의 계면 저항이, 반도체 장치의 기생 저항(parasitic resistance)의 주된 요소(dominant component)로 작용하기 때문이다.
따라서, 메탈 실리사이드와 실리콘 사이의 계면 저항을 줄이기 위해서 여러가지 방법이 연구되고 있다.
예를 들어, 소오스/드레인의 도핑 농도(doping concentration) 증가시키거나, 쇼트키 베리어 높이(shottky barrier height)를 감소시켜서 계면 저항을 줄일 수 있다. 한편, 메탈 실리사이드와 실리콘 사이의 계면 면적을 증가시킴으로써, 계면 저항을 줄일 수 있다.
본 발명이 해결하려는 과제는, 메탈 실리사이드와 실리콘 사이의 계면 저항을 최소화한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 기판 상에 형성된 게이트, 상기 게이트의 양측에 형성된, 상승된(elevated) 소오스/드레인, 및 상기 상승된 소오스/드레인의 적어도 일부에 형성된 메탈 실리사이드를 포함하고, 상기 상승된 소오스/드레인은 상기 기판의 표면보다 돌출되어 상기 메탈 실리사이드의 양측을 감싸는 돌출부를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성된 PMOS 트랜지스터로서, 제1 게이트와, 상기 제1 게이트의 양측에 형성된 제1 상승된 소오스/드레인과, 상기 제1 상승된 소오스/드레인 상에 형성되고 뒤집어진 콘 형상의 제1 메탈 실리사이드를 포함하는 PMOS 트랜지스터, 및 상기 제2 영역에 형성된 NMOS 트랜지스터로서, 제2 게이트와, 상기 제2 게이트의 양측에 형성된 제2 상승된 소오스/드레인과, 상기 제2 상승된 소오스/드레인 상에 형성되고 뒤집어진 콘 형상의 제2 메탈 실리사이드를 포함하는 NMOS 트랜지스터를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판에 형성된 다수의 트랜지스터를 포함하는 SRAM 메모리 셀을 포함하되, 상기 다수의 트랜지스터 중 적어도 하나의 트랜지스터는 상기 기판 상에 형성된 게이트와, 상기 게이트의 양측에 형성된, 상승된(elevated) 소오스/드레인와, 상기 상승된 소오스/드레인의 적어도 일부에 형성된 메탈 실리사이드를 포함하고, 상기 상승된 소오스/드레인은 상기 기판의 표면보다 돌출되어 상기 메탈 실리사이드의 양측을 감싸는 돌출부를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은 기판 상에 형성된 게이트와, 상기 게이트의 양측에 형성된 상승된(elevated) 소오스/드레인과, 상기 게이트의 양측에 상기 상승된 소오스/드레인을 덮는 층간 절연막을 포함하는 반도체 장치를 제공하고, 상기 층간 절연막을 식각하여 상기 상승된 소오스/드레인을 노출하는 컨택 홀을 형성하고, 상기 상승된 소오스/드레인의 적어도 일부를 비정질화하고, 상기 비정질화된 상기 상승된 소오스/드레인을 메탈 실리사이드로 바꾸는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 메탈 실리사이드의 사시도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 도 3의 메탈 실리사이드의 사시도이다.
도 5은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6는 도 5의 메탈 실리사이드의 사시도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 각각 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 10은 각각 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11 내지 도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 도 1의 메탈 실리사이드의 사시도이다.
우선, 도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 게이트(110, 115), 상승된(elevated) 소오스/드레인(101, 141), 제1 층간 절연막(121), 제2 층간 절연막(122), 메탈 실리사이드(151), 메탈 컨택(160) 등을 포함할 수 있다.
기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다.
게이트(110, 115)는 기판(100) 상에 형성된다. 게이트(110, 115)는 NMOS 트랜지스터의 게이트일 수도 있고, PMOS 트랜지스터의 게이트일 수도 있다. 또한, 도시된 것과 같이, 게이트(110, 115)는 게이트 라스트(gate last) 구조 또는 리플레이스먼트 게이트(replacement gate) 구조일 수 있다. 구체적으로, 제1 층간 절연막(121)은 개구부(126)를 포함하고, 개구부(126) 내에 게이트(110, 115)가 배치된다. 게이트(110, 115)는 예를 들어, 적층된 제1 금속층(115)과 제2 금속층(110)을 포함할 수 있다. 제1 금속층(115)은 개구부(126)의 측벽과 바닥면을 따라 컨포말하게 형성되고, 제2 금속층(110)은 개구부(126) 내의 제1 금속층(115) 상에 개구부(126)를 채우도록 형성될 수 있다. 제1 금속층(115)을 예를 들어, TiN을 포함할 수 있고, 제2 금속층(110)은 예를 들어, Al을 포함할 수 있다. 또한, 게이트(110, 115)가 게이트 라스트 구조일 경우에는, 제1 층간 절연막(121)의 높이가 게이트(110, 115)의 높이보다 낮을 수 있다.
상승된 소오스/드레인(101, 141)은 게이트(110, 115)의 양측에 형성될 수 있다. 도 1에서는, 설명의 편의를 위해서, 2개의 게이트(110, 115)가 공유하는 상승된 소오스/드레인(101, 141)을 도시하였으나, 이에 한정되는 것은 아니다. 상승된 소오스/드레인(101, 141)은 기판(100) 내에 형성된 도핑 영역(101)과, 도핑 영역(101)과 접촉하는 에피층(141)를 포함할 수 있다. 에피층(141)은 기판(100)을 베이스로 하여 에피택시얼 방식에 의해서 성장된 층일 수 있다.
메탈 실리사이드(151)은 상승된 소오스/드레인(101, 141) 상에 형성될 수 있다. 즉, 상승된 소오스/드레인(101, 141)(특히, 에피층(141))의 일부가 메탈 실리사이드(151)가 될 수 있다. 메탈 실리사이드(151)에 사용되는 메탈은 예를 들어, Ni, Co, Pt, Ti, W, Hf, Yb, Tb, Dy, Er, Pd 및 이들의 합금을 적어도 하나 포함할 수 있다.컨택홀(161)은 제1 층간 절연막(121)과 제2 층간 절연막(122)을 관통하고 메탈 실리사이드(151)의 적어도 일부를 노출시킨다. 베리어층(165)은 컨택홀(161)의 측면과 바닥면을 따라서 컨포말하게 형성되고, 메탈 컨택(160)은 베리어층(165) 상에 컨택홀(161)을 채우도록 형성될 수 있다.여기서, 도 1 및 도 2를 참고하면, 상승된 소오스/드레인(101, 141)은 기판(100)의 표면보다 돌출되어, 메탈 실리사이드(151)의 양측을 감싸는 돌출부(141a)를 포함할 수 있다.
도시된 것과 같이, 돌출부(141a)는 기판(100)의 표면으로부터 멀어질수록 폭이 좁아지는 형상일 수 있다.
또한, 돌출부(141a)는 메탈 실리사이드(151)의 수직 길이의 1/2 이상을 감싸는 형상일 수 있다. 도 1에서, 돌출부(141a)가 메탈 실리사이드(151)의 측면(158) 전체를 감싸는 형상으로 도시되었으나, 이에 한정되는 것은 아니다.
또한, 상승된 소오스/드레인(101, 141)의 표면(141b)의 적어도 일부에는, 메탈 실리사이드(151)가 미형성될 수 있다. 즉, 도 1에 도시된 것과 같이, 메탈 실리사이드(151)와 게이트(110, 115) 사이의 영역에서, 실리사이드화되지 않은 상승된 소오스/드레인(101, 141)의 표면이 있을 수 있다.
메탈 실리사이드(151)는 팁 영역(157), 측면(158), 바닥면(156)을 포함할 수 있다. 메탈 실리사이드(151)는 도시된 것과 같이, 뒤집어진 콘 형상(reversed cone type)일 수 있다. 따라서, 팁 영역(157)이 아래쪽으로(기판(100) 쪽으로) 위치하고, 바닥면(156)이 위쪽으로(기판(100)과 반대쪽으로) 위치할 수 있다. 또한, 메탈 실리사이드(151)는 아래쪽은 좁고 위로 올라갈수록 넓어지는 구조이기 때문에, 측면(158)은 소정 각도(θ)로 기울어질 수 있다. 소정 각도(θ)는 예를 들어, 30° 내지 70° 일 수 있으나, 이에 한정되는 것은 아니다. 보다 구체적으로, 소정 각도(θ)는 40° 이상 60° 일 수 있으나, 이에 한정되는 것은 아니다. 또한, 메탈 실리사이드(151)의 팁 영역(157)은 기판(100)의 표면보다 높게 위치할 수 있다. 이와 같이 함으로써, 트랜지스터의 채널 길이를 충분히 확보할 수 있고, 트랜지스터의 동작 특성을 높일 수 있다.
메탈 실리사이드(151)와 상승된 소오스/드레인(101, 141)은 후술할 공정(도 11 내지 도 16 참조)을 이용하여 형성할 수 있다. 즉, 상승된 소오스/드레인(101, 141)의 적어도 일부를 비정질화시키고, 비정질화된 상승된 소오스/드레인(101, 141)을 메탈 실리사이드(151)로 바꾸어 형성할 수 있다. 이러한 공정을 통해서, 메탈 실리사이드(151)는 뒤집어진 콘 형상일 수 있고, 메탈 실리사이드(151)의 측면(158)은 소정 각도(θ)로 기울어질 수 있다.
또한, 비정질화 공정은 PAI(Pre-Amorphization Implantation)일 수 있다. 구제적으로, 비정질화 공정은 예를 들어, Si, Ge, Xe 및 C 중 적어도 하나를 임플란트하는 것일 수 있다. 따라서, 메탈 실리사이드(151)는 Si, Ge, Xe 및 C 중 적어도 하나를 포함할 수 있다. 구체적으로 예를 들어, 반도체 장치(1)가 NMOS 트랜지스터이고 에피층(141)이 Si이고, 비정질화 공정에서 Xe를 사용하였다면, 메탈 실리사이드는 Si, Xe를 포함할 수 있다. 또는, 반도체 장치(1)가 PMOS 트랜지스터이고 에피층(141)이 SiGe이고, 비정질화 공정에서 C를 사용하였다면, 메탈 실리사이드는 Si, Ge, C를 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에 따르면, 상승된 소오스/드레인(101, 141)과 메탈 실리사이드(151) 사이의 계면 저항을 줄일 수 있다. 왜냐 하면, 메탈 실리사이드(151)가 뒤집어진 콘 형상이기 때문에, 메탈 실리사이드(151)와 상승된 소오스/드레인(101, 141) 사이의 접촉 면적이 상당히 넓기 때문이다. 예를 들어, 뒤집어진 콘 형상인 메탈 실리사이드(151)와, 평평한 형상(bar 형상)의 메탈 실리사이드를 비교하면, 뒤집어진 콘 형상의 메탈 실리사이드(151)와 상승된 소오스/드레인(101, 141) 사이의 접촉 면적이, 평평한 형상의 메탈 실리사이드와 상승된 소오스/드레인 사이의 접촉 면적보다 넓다.
또한, 메탈 실리사이드(151)가 뒤집어진 콘 형상이기 때문에, 전류의 흐름을 원할하게 할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 4는 도 3의 메탈 실리사이드의 사시도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른 부분을 위주로 설명한다.
도 3 및 도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 메탈 실리사이드(152)는 뒤집어진 콘 형상일 수 있고, 특히, 메탈 실리사이드(152)는 뒤집어진 콘 형상의 바닥면(bottom surface)(156)로부터 팁 영역(157)으로 함몰된 함몰 영역(152a)을 더 포함할 수 있다. 메탈 실리사이드(151)는 단면으로 보면, V자 형상과 유사할 수도 있다.
함몰 영역(152a)에서 팁 영역(157)까지의 수직 길이(L1)는, 함몰 영역(152a)에서 측면(158)까지의 수평 길이(L2)보다 길 수 있다. 여기서, 수직 길이(L1), 수평 길이(L2) 각각은 함몰 영역(152a)의 경계에서부터의 길이를 의미한다. 메탈 실리사이드(151)가 수직 방향으로 길게 형성되기 때문에, 함몰 영역(152a)에서 팁 영역(157)까지의 수직 길이(L1)가 상대적으로 길게 될 수 있다.
한편, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 PMOS 트랜지스터일 수 있다. 상승된 소오스/드레인 영역(102, 142)은 SiGe를 포함할 수 있다. 기판(100) 내에 형성된 트렌치 내에, SiGe층(102)이 형성될 수 있다. SiGe층(102)은 시그마(Σ) 형상일 수 있다. SiGe층(102)은 PMOS트랜지스터에 압축 스트레스(compressive stress)를 줄 수 있고, 이에 따라 PMOS 트랜지스터의 캐리어(정공)의 이동성(mobility)가 상승될 수 있다. SiGe층(102)은 에피택셜 방식에 의해서 형성될 수 있다. 따라서, 에피층(142)은 SiGe를 포함할 수 있다. 에피층(142)도 SiGe층(102)을 베이스로 하여 에피택셜 방식으로 성장되기 때문이다.
한편, 비정질화 공정에서 Xe 및 C 중 적어도 하나를 사용할 경우, 메탈 실리사이드(152)는 Si, Ge뿐만 아니라, Xe 및 C 중 적어도 하나를 더 포함할 수 있다.
또한, 베리어층(165)은 메탈 실리사이드(152) 상에 형성되고, 메탈 컨택(160)은 베리어층(165) 상에 형성된다. 메탈 실리사이드(152)은 베리어층(165)의 일부의 주위를 둘러쌀 수 있다. 메탈 실리사이드(152)는 함몰 영역(152a)을 포함하기 때문에, 베리어층(165)은 함몰 영역(152a) 내에 형성될 수 있다.
도 5은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6는 도 5의 메탈 실리사이드의 사시도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른 부분을 위주로 설명한다.
도 5 및 도 6을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 메탈 실리사이드(153)는 뒤집어진 콘 형상일 수 있고, 특히, 메탈 실리사이드(153)는 뒤집어진 콘 형상(153a)의 바닥면(156)로부터 상층으로 돌출된 볼록 영역(153b)을 포함할 수 있다. 도시된 것과 같이, 볼록 영역(153b)의 폭은 바닥면(156)의 폭보다 좁을 수 있다. 볼록 영역(153b)의 폭은 상측으로 올라갈수록 좁아질 수 있다.
상승된 소오소/드레인 영역(103, 143)은 SiC를 포함할 수 있다. 기판(100) 내에 형성된 트렌치 내에, SiC층(103)이 형성될 수 있다. SiC층(103)은 NMOS트랜지스터에 인장 스트레스(tensile stress)를 줄 수 있고, 이에 따라 NMOS 트랜지스터의 캐리어(전자)의 이동성가 상승될 수 있다. SiC층(103)은 에피택셜 방식에 의해서 형성될 수 있다. 따라서, 에피층(143)은 SiC를 포함할 수 있다. 에피층(143)도 SiC층(103)을 베이스로 하여 에피택셜 방식으로 성장되기 때문이다.
한편, 비정질화 공정에서 Ge 및 Xe 중 적어도 하나를 사용할 경우, 메탈 실리사이드(153)는 Si, C뿐만 아니라, Ge 및 Xe 중 적어도 하나를 더 포함할 수 있다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 내지 제3 실시예에 따른 반도체 장치와 다른 부분을 위주로 설명한다. 도 7은 NMOS 트랜지스터와 PMOS 트랜지스터가 같이 형성된 경우를 도시한 것이다.
도 7을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 기판(100)에 제1 영역(I)과 제2 영역(II)이 정의된다.
PMOS 트랜지스터는 제1 영역(I)에 형성될 수 있다. PMOS 트랜지스터는 제1 게이트(110, 115)와, 제1 게이트(110, 115)의 양측에 형성된 제1 상승된 소오스/드레인(102, 142)과, 제1 상승된 소오스/드레인(102, 142) 상에 형성되고 뒤집어진 콘 형상의 제1 메탈 실리사이드(152)를 포함한다.
NMOS 트랜지스터는 제2 영역(II)에 형성될 수 있다. NMOS 트랜지스터는 제2 게이트(210, 215)와, 제2 게이트(210, 215)의 양측에 형성된 제2 상승된 소오스/드레인(201, 241)과, 제2 상승된 소오스/드레인(201, 241) 상에 형성되고 뒤집어진 콘 형상의 제2 메탈 실리사이드(251)를 포함한다.
제1 메탈 실리사이드(152)와 제2 메탈 실리사이드(251)는 동일한 물질을 포함할 수 있다. 여기서, 동일한 물질은 Ge, Xe 및 C 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 상승된 소오스/드레인(102, 142)은 SiGe를 포함하고, 제2 상승된 소오스/드레인(201, 241)은 Si를 포함할 수 있다. 이러한 경우에, 비정질화 공정에서 Ge를 사용할 경우, 제1 메탈 실리사이드(152)뿐만 아니라 제2 메탈 실리사이드(251)에서도 Ge가 검출될 수 있다. 또는, 비정질화 공정에서 Xe를 사용할 경우, 제1 메탈 실리사이드(152) 및 제2 메탈 실리사이드(251)는 Xe를 포함할 수 있다.
전술한 것과 같이, 제1 메탈 실리사이드(152)는 뒤집어진 콘 형상의 바닥면로부터 팁 영역으로 함몰된 함몰 영역을 더 포함할 수 있다. 제2 메탈 실리사이드(251)는 뒤집어진 콘 형상의 바닥면으로부터 상측으로 돌출된 볼록 영역을 더 포함하고, 볼록 영역의 폭은 바닥면의 폭보다 좁을 수 있다. 볼록 영역의 폭은 상측으로 올라갈수록 좁아지는 형상일 수 있다.
제1 메탈 실리사이드(152)의 측면 각도(θ1)는 제2 메탈 실리사이드(251)의 측면 각도(θ2)보다 클 수 있다. 즉, PMOS 트랜지스터의 제1 메탈 실리사이드(152)의 측면이, NMOS 트랜지스터의 제2 메탈 실리사이드(251)의 측면보다 가파를 수 있다.
전술한 것과 같이, 제1 상승된 소오스/드레인(102, 142)은 기판(100)의 표면보다 돌출되어 제1 메탈 실리사이드(152)의 양측을 감싸는 돌출부를 포함할 수 있다. 또한, 돌출부는 기판(100)의 표면으로부터 멀어질수록 폭이 좁아질 수 있다. 또한, 제1 상승된 소오스/드레인(102, 142)의 표면의 적어도 일부에는, 제1 메탈 실리사이드(152)가 미형성될 수 있다.
제1 메탈 실리사이드(152)의 뒤집어진 콘 형상의 팁(tip) 부분은 기판(100)의 표면보다 높다.
제2 메탈 실리사이드(251)의 뒤집어진 콘 형상의 팁 부분도 기판(100)의 표면보다 높을 수 있으나, 이에 한정되는 것은 아니다. 제조 과정에 따라서, 제2 메탈 실리사이드(251)의 팁 부분은 기판(100)의 표면과 거의 동일할 수도 있고, 기판(100)의 표면보다 낮을 수도 있다.
기판(100) 상에 제1 개구부(126) 및 제2 개구부(226)를 포함하는 제1 층간 절연막(121)을 더 포함하고, 제1 게이트(110, 115)는 제1 개구부(126) 내에 형성되고, 제2 게이트(210, 215)는 제2 개구부(226) 내에 형성되고, 제1 게이트(110, 115)는 제1 개구부(126)의 측벽과 바닥면을 따라 컨포말하게 형성된 제1 금속층(115)과, 제1 개구부(126) 내에 제1 금속층(115) 상에 제1 개구부(126)를 채우도록 형성된 제2 금속층(110)을 포함한다. 제2 게이트(210, 215)는 제2 개구부(226)의 측벽과 바닥면을 따라 컨포말하게 형성된 제3 금속층(215)과, 제2 개구부(226) 내에 제3 금속층(215) 상에 제2 개구부(226)를 채우도록 형성된 제4 금속층(210)을 포함한다.
도시된 것과 같이, 제1 층간 절연막(121)의 높이는 제1 게이트(110, 115)의 높이와 제2 게이트(210, 215)의 높이보다 낮을 수 있다.
도시하지 않았으나, 제2 영역(II)에는 도 5 및 도 6에 도시된 NMOS 트랜지스터가 형성될 수 있다. 즉, SiC 에피층을 포함하는 상승된 소오스/드레인(103, 143)을 포함하는 NMOS 트랜지스터가 형성될 수 있다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제4 실시예에 따른 반도체 장치와 다른 부분을 위주로 설명한다.
도 8을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함한다. 제1 영역(I) 및 제2 영역(II)은 메모리 영역, 로직 영역일 수 있고, 제3 영역(III)은 주변(peripheral) 영역일 수 있다. 주변 영역은 예를 들어, 입출력(I/O) 영역을 포함할 수 있다. 제3 영역(III)은 제1 영역(I), 제2 영역(II)에 비해서 밀도(density)가 낮고, 소자간의 간격이 넓을 수 있다.
제1 영역(I)과 제2 영역(II)에는 각각 PMOS 트랜지스터와 NMOS 트랜지스터가 형성된다. 도시하지 않았으나, 제2 영역(II)에는 도 5 및 도 6에 도시된 NMOS 트랜지스터가 형성될 수 있다. 즉, SiC 에피층을 포함하는 상승된 소오스/드레인(103, 143)을 포함하는 NMOS 트랜지스터가 형성될 수 있다.
제3 영역(III)의 기판(100) 상에 에피층(341)과, 에피층(341) 상에 뒤집어진 콘 형상의 제3 메탈 실리사이드(351)가 형성될 수 있다. 제3 메탈 실리사이드(351)는 인접한 제3 게이트(310, 315) 사이에 배치될 수 있다. 제3 영역(III)은 밀도가 낮기 때문에, 제3 상승된 소오스/드레인(301, 341)의 폭은, 제1 상승된 소오스/드레인(102, 142)의 폭과 제2 상승된 소오스/드레인(201, 241)에 비해서 상대적으로 넓을 수 있다. 또한, 제3 메탈 실리사이드(351)의 폭이, 제1 메탈 실리사이드(152) 및 제2 메탈 실리사이드(251)의 폭에 비해서 상대적으로 넓을 수 있다.
도 9 및 도 10은 각각 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다. 전술한 본 발명의 몇몇 실시예에 따른 반도체 장치들은 메탈 실리사이드를 사용하는 모든 장치에 적용가능하나, 도 9 및 도 10은 예시적으로 SRAM을 도시한다.
도 9를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터)(INV1, INV2)의 출력 노드에 연결된 제1 전송 트랜지스터(T1) 및 제2 전송 트랜지스터(T2)를 포함할 수 있다. 제1 전송 트랜지스터(T1)와 제2 전송 트랜지스터(T2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 전송 트랜지스터(T1)와 제2 전송 트랜지스터(T2)의 게이트는 각각 워드 라인(WL1, WL2)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 부하 트랜지스터(T5)와 제1 구동 트랜지스터(T3)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 부하 트랜지스터(T6)와 제2 구동 트랜지스터(T4)를 포함한다. 제1 부하 트랜지스터(T5)와 제2 부하 트랜지스터(T6)은 PMOS 트랜지스터이고, 제1 구동 트랜지스터(T3)와 제2 구동 트랜지스터(T4)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고(노드 NC2 참조), 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다(노드 NC1 참조),.
도 9 및 도 10을 참조하면, 도면부호 410 및 412는 PMOS 트랜지스터의 액티브를 의미하고, 도면부호 414 및 416는 NMOS 트랜지스터의 액티브를 의미한다. 도면부호 420 및 422는 제1 및 제2 구동 트랜지스터(T3, T4)의 게이트 전극을 의미하고, 430은 제1 및 제2 전송 트랜지스터(T1, T2)의 게이트 전극을 의미한다. 440은 전원선(Vcc line)을 의미하고, 450은 접지선(Vss line)을 의미하고, 460은 비트라인(BL) 및 상보 비트라인(/BL)을 의미한다.
여기서, 490은 메탈 컨택을 의미한다. 도 1 내지 도 8을 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치의 컨택 실리사이드 및 메탈 컨택이 이용될 수 있다.
도 11 내지 도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다.
도 11을 참조하면, 기판(100) 상에 트랜지스터가 배치된다. 트랜지스터는 게이트(110, 115)와, 게이트(110, 115)의 양측에 상승된 소오스/드레인(102, 142)을 포함한다. 제1 층간 절연막(121)은 게이트(110, 115)의 양측에, 상승된 소오스/드레인(102, 142)을 덮는다. 제2 층간 절연막(122)은 게이트(110, 115), 소오스/드레인(102, 142), 제1 층간 절연막(121)을 덮도록 형성된다.
도 12를 참조하면, 제1 층간 절연막(121)과 제2 층간 절연막(122)을 식각하여 상승된 소오스/드레인(102, 142)을 노출하는 컨택 홀(161a)을 형성한다.
구체적으로, 제2 층간 절연막(122) 상에 마스크 패턴(미도시)을 형성하고, 건식 식각을 수행하여 컨택 홀(161a)을 형성한다.
도 13를 참조하면, RF 식각(198)을 수행하여, 컨택홀(161b)의 형상을 조절한다.
구체적으로, RF식각(198)은 예를 들어, Ar+를 이용할 수 있다. RF식각(198)을 진행함으로써, 상승된 소오스/드레인(102, 142)에 형성된 자연산화막을 제거할 수 있다. 또한, 컨택홀(161b)의 바닥면 CD를 줄일 수 있다. RF식각(198)을 수행하면, 상승된 소오스/드레인(102, 142), 제1 층간 절연막(121) 및 제2 층간 절연막(122)으로부터 발생된 식각 부산물이 제1 층간 절연막(121) 및 제2 층간 절연막(122)의 측벽에 재증착되기 때문이다.
이러한 RF식각(198)은 선택적으로 수행할 수 있다. 컨택홀(161)의 형상을 조절할 필요가 없는 경우에는, RF식각(198)을 생략할 수 있다.
도 14를 참조하면, 상승된 소오스/드레인(102, 142)의 적어도 일부(152a)를 비정질화(199)한다.
구체적으로, 상승된 소오스/드레인(102, 142)의 적어도 일부(152a)를 비정질화(199)하는 것은, PAI(Pre-amorphization implantation)을 이용할 수 있다. 비정질화(199)는 예를 들어, Si, Ge, Xe 및 C 중 적어도 하나를 이용하여 임플란트하는 것을 포함할 수 있다.
비정질화(199)는 실리사이드 공정(도 16 참조)에서, 메탈 실리사이드(도 16의 152)가 수직 방향으로 더 많이 자랄 수 있도록 한다. 즉, 메탈 실리사이드(152)가 뒤집어진 콘 형상이 되도록 한다. 메탈 실리사이드(152)의 아래쪽은 좁고, 메탈 실리사이드(152)의 위로 올라갈수록 넓어지도록 한다. 즉, 비정질화된 상승된 소오스/드레인(102, 142)의 일부(152a)는, 수직 방향으로 메탈 실리사이드(152)가 생성될 수 있도록 유도한다.
도 15를 참조하면, 클리닝 공정을 수행한다.
구체적으로, 클리닝 공정은 인-시츄(in-situ)로 진행할 수 있다. 클리닝 공정을 통해서 상승된 소오스/드레인(102, 142)에 형성된 자연산화막을 제거할 수 있다. 또한, 컨택홀(161)의 형상을 조절할 수 있다. 이러한 클리닝 공정은 생략될 수도 있다.
도 16을 참조하면, 비정질화된 상승된 소오스/드레인(102, 142)를 메탈 실리사이드(152)로 바꾼다.
구체적으로, 비정질화된 상승된 소오스/드레인(102, 142) 상에 메탈층(미도시)을 형성한다. 예를 들어, 메탈층은 예를 들어, Ni, Co, Pt, Ti, W, Hf, Yb, Tb, Dy, Er, Pd 및 이들의 합금을 적어도 하나 포함할 수 있다. 이어서, 제1 열처리를 수행하여, 메탈층과 비정질화된 상승된 소오스/드레인(102, 142)을 반응시킨다. 예를 들어, 제1 열처리는 약 200℃~540℃의 온도에서 실시될 수 있다. 제1 열처리는 RTA(Rapid Thermal Annealing) 방식을 사용할 수 있다. 이어서, 반응하지 않은 메탈층을 제거한다. 이어서, 제1 열처리의 온도보다 높은 온도에서 제2 열처리를 수행하여 메탈 실리사이드(152)를 생성한다. 예를 들어, 제2 열처리는 약 540℃~800℃의 온도에서 실시될 수 있다. 또한, 제2 열처리는 RTA 방식을 사용할 수 있다.
다시 도 3을 참조하면, 컨택홀(161)의 측면과 바닥면을 따라서 베리어층(165)을 컨포말하게 형성한다. 또한, 베리어층(165) 상에 컨택홀(161)을 채우도록 메탈 컨택(160)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 115: 게이트
140, 142: 상승된 소오스/드레인
121: 제1 층간 절연막 122: 제2 층간 절연막
151: 메탈 실리사이드 160: 메탈 컨택

Claims (20)

  1. 기판 상에 형성된 게이트;
    상기 게이트의 양측에 형성된, 상승된(elevated) 소오스/드레인; 및
    상기 상승된 소오스/드레인의 적어도 일부에 형성된 메탈 실리사이드를 포함하고,
    상기 상승된 소오스/드레인은 상기 기판의 표면보다 돌출되어 상기 메탈 실리사이드의 양측을 감싸는 돌출부를 포함하되,
    상기 메탈 실리사이드는,
    뒤집어진 콘 형상(reversed cone type)을 포함하며,
    뒤집어진 콘 형상의 바닥면(bottom surface)으로부터 팁(tip) 영역으로 함몰된 함몰 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 돌출부는 상기 기판의 표면으로부터 멀어질수록 폭이 좁아지는 반도체 장치.
  3. 제 1항에 있어서,
    상기 돌출부는 상기 메탈 실리사이드의 수직 길이의 1/2 이상을 감싸는 반도체 장치.
  4. 제 1항에 있어서,
    상기 상승된 소오스/드레인의 표면의 적어도 일부에는, 상기 메탈 실리사이드가 미형성된 반도체 장치.
  5. 제 1항에 있어서,
    상기 메탈 실리사이드의 뒤집어진 콘 형상의 팁 영역은 상기 기판의 표면보다 높은 반도체 장치.
  6. 제 1항에 있어서,
    상기 반도체 장치는 PMOS 트랜지스터이고,
    상기 상승된 소오소/드레인 영역은 SiGe를 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 함몰 영역에서 상기 팁 영역까지의 수직 길이는, 상기 함몰 영역에서 측면까지의 수평 길이보다 긴 반도체 장치.
  8. 제 6항에 있어서,
    상기 메탈 실리사이드는 Xe 및 C 중 적어도 하나를 포함하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 메탈 실리사이드 상에 형성된 베리어층과, 상기 베리어층 상에 형성된 메탈 컨택을 더 포함하고,
    상기 메탈 실리사이드는 상기 베리어층의 일부의 주위를 둘러싸는 반도체 장치.
  10. 기판 상에 형성된 게이트;
    상기 게이트의 양측에 형성된, 상승된 소오스/드레인; 및
    상기 상승된 소오스/드레인의 적어도 일부에 형성된 메탈 실리사이드를 포함하고,
    상기 상승된 소오스/드레인은 상기 기판의 표면보다 돌출되어 상기 메탈 실리사이드의 양측을 감싸는 돌출부를 포함하되,
    상기 메탈 실리사이드는,
    뒤집어진 콘 형상을 포함하며,
    뒤집어진 콘 형상의 바닥면으로부터 상측으로 돌출된 볼록 영역을 더 포함하고, 상기 볼록 영역의 폭은 상기 바닥면의 폭보다 좁은 반도체 장치.
  11. 제 10항에 있어서,
    상기 반도체 장치는 NMOS 트랜지스터이고,
    상기 상승된 소오소/드레인 영역은 Si를 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 메탈 실리사이드는 Ge, Xe 및 C 중 적어도 하나를 포함하는 반도체 장치.
  13. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 형성된 PMOS 트랜지스터로서, 제1 게이트와, 상기 제1 게이트의 양측에 형성된 제1 상승된 소오스/드레인과, 상기 제1 상승된 소오스/드레인 상에 형성되고 뒤집어진 콘 형상의 제1 메탈 실리사이드를 포함하는 PMOS 트랜지스터; 및
    상기 제2 영역에 형성된 NMOS 트랜지스터로서, 제2 게이트와, 상기 제2 게이트의 양측에 형성된 제2 상승된 소오스/드레인과, 상기 제2 상승된 소오스/드레인 상에 형성되고 뒤집어진 콘 형상의 제2 메탈 실리사이드를 포함하는 NMOS 트랜지스터를 포함하되,
    상기 제1 메탈 실리사이드는,
    뒤집어진 콘 형상의 바닥면으로부터 팁 영역으로 함몰된 함몰 영역을 포함하고,
    상기 제2 메탈 실리사이드는,
    상기 바닥면으로부터 상측으로 돌출된 볼록 영역을 포함하고, 상기 볼록 영역의 폭은 상기 바닥면의 폭보다 좁은 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 메탈 실리사이드와 상기 제2 메탈 실리사이드는 동일한 물질을 포함하고, 상기 동일한 물질은 Ge, Xe 및 C 중 적어도 하나를 포함하는 반도체 장치.
  15. 제 13항에 있어서,
    상기 제1 메탈 실리사이드의 측면 각도는 상기 제2 메탈 실리사이드의 측면 각도보다 큰 반도체 장치.
  16. 제 13항에 있어서,
    상기 제1 상승된 소오스/드레인은 상기 기판의 표면보다 돌출되어 상기 제1 메탈 실리사이드의 양측을 감싸는 돌출부를 포함하는 반도체 장치.
  17. 기판에 형성된 다수의 트랜지스터를 포함하는 SRAM 메모리 셀을 포함하되,
    상기 다수의 트랜지스터 중 적어도 하나의 트랜지스터는
    상기 기판 상에 형성된 게이트와, 상기 게이트의 양측에 형성된, 상승된(elevated) 소오스/드레인과, 상기 상승된 소오스/드레인의 적어도 일부에 형성된 메탈 실리사이드를 포함하고,
    상기 상승된 소오스/드레인은 상기 기판의 표면보다 돌출되어 상기 메탈 실리사이드의 양측을 감싸는 돌출부를 포함하되,
    상기 메탈 실리사이드는,
    뒤집어진 콘 형상이며, 뒤집어진 콘 형상의 바닥면으로부터 팁 영역으로 함몰된 함몰 영역을 포함하는 반도체 장치.
  18. 기판 상에 형성된 게이트와, 상기 게이트의 양측에 형성된 상승된(elevated) 소오스/드레인과, 상기 게이트의 양측에 상기 상승된 소오스/드레인을 덮는 층간 절연막을 포함하는 반도체 장치를 제공하고,
    상기 층간 절연막을 식각하여 상기 상승된 소오스/드레인을 노출하는 컨택 홀을 형성하고,
    상기 상승된 소오스/드레인의 적어도 일부를 비정질화하고,
    상기 비정질화된 상기 상승된 소오스/드레인을 메탈 실리사이드로 바꾸는 것을 포함하되,
    상기 메탈 실리사이드는,
    뒤집어진 콘 형상이며, 뒤집어진 콘 형상의 바닥면으로부터 상기 기판 방향으로 함몰된 함몰 영역을 포함하는 반도체 장치의 제조 방법.
  19. 삭제
  20. 삭제
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601619B2 (en) 2013-07-16 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with non-uniform P-type impurity profile
US9583483B2 (en) * 2013-09-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain stressors with recessed top surfaces
US9231098B2 (en) * 2013-10-30 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming metal gate structure
US9508601B2 (en) * 2013-12-12 2016-11-29 Texas Instruments Incorporated Method to form silicide and contact at embedded epitaxial facet
US10032876B2 (en) * 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102230198B1 (ko) * 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102246880B1 (ko) * 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9691804B2 (en) * 2015-04-17 2017-06-27 Taiwan Semiconductor Manufacturing Company Ltd. Image sensing device and manufacturing method thereof
US9947753B2 (en) 2015-05-15 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US9484431B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Pure boron for silicide contact
TWI682547B (zh) 2015-10-06 2020-01-11 聯華電子股份有限公司 半導體結構以及其製作方法
US9871042B2 (en) 2015-12-03 2018-01-16 Samsung Electronics Co., Ltd. Semiconductor device having fin-type patterns
US9722081B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method of forming the same
US10153351B2 (en) * 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
CN107104051B (zh) * 2016-02-22 2021-06-29 联华电子股份有限公司 半导体元件以及其制作方法
US10304743B2 (en) * 2016-06-02 2019-05-28 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
CN108122824B (zh) * 2016-11-30 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10163643B2 (en) * 2016-12-14 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device using titanium-containing layer and device formed
US10468300B2 (en) * 2017-07-05 2019-11-05 Globalfoundries Inc. Contacting source and drain of a transistor device
CN109599337A (zh) * 2017-09-30 2019-04-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11145751B2 (en) * 2018-03-29 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped contact plug and method for forming the same
US11081358B2 (en) * 2018-07-05 2021-08-03 Applied Materials, Inc. Silicide film nucleation
US10573725B1 (en) * 2018-09-20 2020-02-25 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
FR3086796A1 (fr) * 2018-09-28 2020-04-03 Stmicroelectronics (Crolles 2) Sas Procede de siliciuration
US11626505B2 (en) * 2019-06-27 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric inner spacers in multi-gate field-effect transistors
CN112151607B (zh) * 2019-06-28 2023-08-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11189565B2 (en) 2020-02-19 2021-11-30 Nanya Technology Corporation Semiconductor device with programmable anti-fuse feature and method for fabricating the same
TWI730769B (zh) 2020-05-19 2021-06-11 力晶積成電子製造股份有限公司 半導體元件的製造方法
US20220051945A1 (en) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded Stressors in Epitaxy Source/Drain Regions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809330B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법
US20100109046A1 (en) * 2008-11-03 2010-05-06 Rishabh Mehandru Methods of forming low interface resistance contacts and structures formed thereby

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242081A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体装置の製造方法
US6569746B2 (en) * 1997-10-30 2003-05-27 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
US6518626B1 (en) * 2000-02-22 2003-02-11 Micron Technology, Inc. Method of forming low dielectric silicon oxynitride spacer films highly selective of etchants
KR100350811B1 (ko) * 2000-08-19 2002-09-05 삼성전자 주식회사 반도체 장치의 금속 비아 콘택 및 그 형성방법
US7646544B2 (en) * 2005-05-14 2010-01-12 Batchko Robert G Fluidic optical devices
US7256112B2 (en) 2005-01-20 2007-08-14 Chartered Semiconductor Manufacturing, Ltd Laser activation of implanted contact plug for memory bitline fabrication
JP5118300B2 (ja) * 2005-12-20 2013-01-16 富士通セミコンダクター株式会社 半導体装置及びその製造方法
EP2027412B1 (en) * 2006-05-23 2018-07-04 Cree, Inc. Lighting device
US7625801B2 (en) * 2006-09-19 2009-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation with a pre-amorphous implant
US7968952B2 (en) * 2006-12-29 2011-06-28 Intel Corporation Stressed barrier plug slot contact structure for transistor performance enhancement
US20080206973A1 (en) * 2007-02-26 2008-08-28 Texas Instrument Inc. Process method to optimize fully silicided gate (FUSI) thru PAI implant
US20090050972A1 (en) 2007-08-20 2009-02-26 Richard Lindsay Strained Semiconductor Device and Method of Making Same
KR20090068468A (ko) * 2007-12-24 2009-06-29 주식회사 동부하이텍 반도체 소자의 제조방법
DE102008011814B4 (de) 2008-02-29 2012-04-26 Advanced Micro Devices, Inc. CMOS-Bauelement mit vergrabener isolierender Schicht und verformten Kanalgebieten sowie Verfahren zum Herstellen derselben
DE102008030854B4 (de) * 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
JP2012519941A (ja) * 2009-03-06 2012-08-30 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 電気活性層の形成方法
JP2011009645A (ja) 2009-06-29 2011-01-13 Toshiba Corp 半導体装置及びその製造方法
WO2011042328A1 (en) * 2009-10-06 2011-04-14 Oerlikon Solar Ag Trübbach Method of coating a substrate
CN102110689A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 一种半导体器件及其制造方法
JP5734688B2 (ja) * 2010-02-10 2015-06-17 キヤノン株式会社 配向性酸化物セラミックスの製造方法、配向性酸化物セラミックス、圧電素子、液体吐出ヘッド、超音波モータおよび塵埃除去装置
CN102437088B (zh) * 2010-09-29 2014-01-01 中国科学院微电子研究所 一种半导体结构及其制造方法
US20120080070A1 (en) * 2010-09-30 2012-04-05 General Electric Company Photovoltaic devices
KR101716113B1 (ko) * 2010-11-03 2017-03-15 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
CN102487014B (zh) * 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法
US8598646B2 (en) * 2011-01-13 2013-12-03 Spansion Llc Non-volatile FINFET memory array and manufacturing method thereof
US8652914B2 (en) * 2011-03-03 2014-02-18 International Business Machines Corporation Two-step silicide formation
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
US8415250B2 (en) * 2011-04-29 2013-04-09 International Business Machines Corporation Method of forming silicide contacts of different shapes selectively on regions of a semiconductor device
US20120313149A1 (en) * 2011-06-09 2012-12-13 Beijing Nmc Co., Ltd. Semiconductor structure and method for manufacturing the same
US8377769B2 (en) * 2011-06-30 2013-02-19 Institute of Microelectronics, Chinese Academy of Sciences Method for integrating replacement gate in semiconductor device
US8975672B2 (en) * 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809330B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법
US20100109046A1 (en) * 2008-11-03 2010-05-06 Rishabh Mehandru Methods of forming low interface resistance contacts and structures formed thereby

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