KR100809330B1 - 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법 - Google Patents
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Abstract
게이트 스페이서로 인한 응력이 배제되고 실리사이드 영역의 물리적, 화학적 손상이 방지된 반도체 소자 및 그 제조 방법 본 발명의 일 실시예에 의한 반도체 소자는, 기판, 기판 내에 형성된 소자 분리 영역들, 소자 분리 영역들 사이의 기판 상에 형성된 게이트 패턴, 게이트 패턴의 측면에 인접하고 기판의 표면 상으로 연장된 L-형 스페이서, L-형 스페이서의 기판의 표면 상으로 연장된 끝단과 소자 분리 영역들 사이의 기판 내에 형성된 소스/드레인 실리사이드 영역들, 소스/드레인 실리사이드 영역들과 전기적으로 접속되는 비아 플러그들, L-형 스페이서와 인접하고, 비아 플러그들 사이를 채우며, 게이트 패턴 및 기판 상에 형성된 층간 절연막, 및 층간 절연막 상에 형성된 신호 전달선들을 포함한다.
게이트 스페이서, L-형 스페이서, 실리사이드
Description
도 1a 내지 1e는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 설명하기 위하여 개략적으로 도시한 종단면도들이다.
도 2a 내지 2k는 본 발명의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위하여 개략적으로 도시한 종단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
205: 기판 210: 소자 분리 영역
215: 소스/드레인 영역 217: 할로 영역
220: 게이트 절연막 230: 게이트 전극
240: L-형 스페이서 245: 게이트 패턴
250: 게이트 스페이서 260: 실리사이드 영역
270: 패드 금속층 280: 층간 절연막
285: 상부 절연막 290: 비아 플러그
295: 라이너 300: 신호 전달선
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서 특히 게이트 스페이서로 인한 응력이 배제되고 실리사이드 영역의 물리적, 화학적 손상이 방지된 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화 되면서 전도성 다결정 실리콘으로는 반도체 소자가 안정적으로 동작할 수 있도록 충분한 전도성을 확보하기 어렵게 되었다. 그래서 예전에 전도성 다결정 실리콘으로 구성되던 게이트 전극, 소스/드레인 영역, 콘택 또는 비아 플러그, 및 신호 전달선 등 전도성 부분들이 점차 금속으로 대치되고 있다. 그러나 금속은 패턴을 형성하기가 다결정 실리콘 보다 상대적으로 어렵다. 또 기판 등에 사용되는 물질이 금속이 아니기 때문에 직접적으로 금속과 접촉할 경우 내부에 공극(void) 등이 형성된다. 이럴 경우, 구조도 매우 불안정할 뿐만 아니라 전도선의 저항이 매우 커져 반도체 소자에서 사용되기 어렵다. 따라서, 단일 금속으로 패턴을 형성하지 않고 다결정 실리콘으로 패턴을 형성한 후 금속 원자와 결합하게 하는 실리사이드 층을 형성함으로써 이용된다. 그런데, 반도체 소자 제조 공정을 거치면서 이러한 실리사이드 층이 손상을 받아 특성도 저하되고 특히 그 모양이 변하게 된다. 특히, 특성이나 모양이 중요한 소스/드레인 영역의 실리사이드 패턴의 손상과 변형은 다른 영역들의 손상과 변형에 비해 반도체 소자의 특성 저하에 큰 영향을 미친다. 따라서, 반도체 소자의 특성을 저하시키지 않는 실리사이드 영역 형성 방법의 절실하게 필요하게 되었다.
또, 일반적으로, 반도체 소자의 트랜지스터(또는 게이트)의 경우 게이트 스페이서가 형성된다. 게이트 스페이서는 통상적으로 밀도와 경도가 높은 물질로 형성되는데, 반도체 소자의 집적도가 높아지고 패턴이 미세해지면서 이 게이트 스페이서가 발생시키는 응력이 심각한 문제로 대두되고 있다. 반도체 소자는 제조 및 사용될 시에 열을 받거나 발생시키기 때문에 미세하게 체적이 팽창 및 수축을 반복하게 된다. 이때, 반도체 소자를 구성하는 각 요소들의 열 팽창률 차이 등에 기인하는 다양한 응력들이 발생된다. 이 응력들은 특히 반도체 소자의 소스/드레인 및 채널 영역의 특성을 악화시킨다. 과거에는 이러한 응력들이 반도체 소자의 특성에 미미한 영향밖에 주지 못하였으므로 중요하게 다루어지지 않았으나, 현재의 반도체 소자에서는 작은 응력 발생도 반도체 소자의 특성에 큰 영향을 미치게 되었다. 따라서, 게이트 스페이서가 발생시키는 응력을 방지하거나 완화시키기 위한 연구 및 제품 개발이 절실히 요구되었다. 그래서, 게이트 스페이서를 배제하기 위한 연구가 계속 되고 있다. 그러나, 게이트 스페이서를 제거하고자 할 경우, 상대적으로 물리적, 화학적 손상에 약한 실리사이드 영역들이 문제가 된다. 그러므로, 게이트 스페이서를 배제하면서도 실리사이드 영역에 물리적 화학적 손상을 주지 않는 반도체 소자 제조 방법과, 특성이 저하되지 않는 반도체 소자가 절실히 필요한 상황이다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 스페이서로 인한 응력 발생이 방지되며 실리사이드 영역에 물리적, 화학적 손상이 방지된 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 게이트 스페이서로 인한 응력 발생이 방지되며 실리사이드 영역에 물리적, 화학적 손상이 방지되는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 이하의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자는, 기판, 기판 내에 형성된 소자 분리 영역들, 소자 분리 영역들 사이의 기판 상에 형성된 게이트 패턴, 게이트 패턴의 측면에 인접하고 기판의 표면 상으로 연장된 L-형 스페이서, L-형 스페이서의 기판의 표면 상으로 연장된 끝단과 소자 분리 영역들 사이의 기판 내에 형성된 소스/드레인 실리사이드 영역들, 소스/드레인 실리사이드 영역들과 전기적으로 접속되는 비아 플러그들, L-형 스페이서와 인접하고, 비아 플러그들 사이를 채우며, 게이트 패턴 및 기판 상에 형성된 층간 절연막, 및 층간 절연막 상에 형성된 신호 전달선들을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 기판 내에 소자 분리 영역들을 형성하고, 기판 상에 게이트 패턴을 형성하고, 게이트 패턴의 상부와 측면을 덮는 L-형 스페이서층을 형성하고, L-형 스페이서층 상에 게이트 스페이서층을 형성하고, L-형 스페이서층 및 게이트 스페이서층을 패터닝하여 게이트 패턴의 측면 및 기판 상으로 일부가 연장된 L-형 스페이서 및 게이트 스페이서를 형성하며, 동시에 게이트 스페이서와 소자 분리 영역의 사이에 해당하는 기판의 표면을 노출하고, 노출된 기판에 소스/드레인 실리사이드 영역을 형성하고, 소스/드레인 실리사이드 영역 상에 희생 금속층을 형성하고, 게이트 스페이서를 제거하고, 희생 금속층을 제거하고, 게이트 패턴 및 소스/드레인 실리사이드 영역을 덮는 층간 절연막을 형성하고, 및 층간 절연막을 수직으로 관통하여 소스/드레인 실리사이드 영역과 전기적으로 접속되는 비아 플러그들을 형성하는 것을 포함한다.
상기 본 발명의 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법은, 기판 내에 소자 분리 영역들을 형성하고, 기판 상에 게이트 패턴을 형성하고, 게이트 패턴의 상부와 측면을 덮는 L-형 스페이서층을 형성하고, L-형 스페이서층 상에 게이트 스페이서층을 형성하고, L-형 스페이서층 및 게이트 스페이서층을 패터닝하여 게이트 패턴의 측면 및 기판 상으로 일부가 연장된 L-형 스페이서 및 게이트 스페이서를 형성하며, 동시에 게이트 스페이서와 소자 분리 영역의 사이에 해당하는 기판의 표면을 노출하고, 노출된 기판에 소스/드레인 실리사이드 영역을 형성하고, 소스/드레인 실리사이드 영역 상에 소스/드레인 패드 금속층을 형성하고, 게이트 스페이서를 제거하고, 게이트 패턴 및 소스/드레인 패드 금속층을 덮는 층간 절연막을 형성하고, 및 층간 절연막을 수직으로 관통하여 소스/드레인 패드 금속층과 전기적으로 접속되는 비아 플러그들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 일 실시예에 의한 반도체 소자 및 그 제조 방법을 도면을 참조하여 상세히 설명한다.
도 1a 내지 1e는 본 발명의 다양한 실시예들에 의한 반도체 소자를 개략적으로 도시한 도면들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는, 기판(205) 내에 형성된 소자 분리 영역들(210), 소자 분리 영역들(210) 사이의 기판(205) 상에 형성된 게이트 패턴(245), 게이트 패턴(245)과 소자 분리 영역들(210) 사이의 기판 (205) 내에 형성된 소스/드레인 실리사이드 영역들(260a), 게이트 패턴(220, 230, 240) 상에 형성된 게이트 실리사이드 영역(260b), 게이트 실리사이드 영역(260b) 및 소스/드레인 실리사이드 영역들(260a)과 전기적으로 접속되는 비아 플러그들(290), 게이트 패턴(245), 소스/드레인 실리사이드 영역들(260a), 게이트 실리사이드 영역(260b), 및 소자 분리 영역들(210)을 덮고 비아 플러그들(290) 사이를 채우며 형성된 층간 절연막(280), 및 층간 절연막(280) 상에 형성된 신호 전달선들(300)을 포함한다. 게이트 패턴(245)은 게이트 절연막(220), 게이트 전극(230), 및 L-형 스페이서(240)를 포함할 수 있다. 비아 플러그들(290)은 층간 절연막(280)과의 계면에 라이너들(295)을 포함할 수 있다. 소스/드레인 실리사이드 영역들(260a)은 기판(205)의 표면과 동일한 높이로 형성될 수 있다. 게이트 실리사이드 영역(260b)은 게이트 패턴(245) 상에 측면이 노출되도록 돌출되어 형성될 수 있다. 즉, 소스/드레인 실리사이드 영역들(260a)은 기판(205)의 표면보다 낮지 않게 형성될 수 있고, 게이트 실리사이드 영역(260b)은 L-형 스페이서들(240)의 상단보다 높게 형성될 수 있다. 소스/드레인 실리사이드 영역들(260a)의 일 측면과 L-형 스페이서들(240)의 하부의 기판(205) 내부에 불순물이 주입된 소스/드레인 영역들(215)이 형성될 수 있다. 소스/드레인 영역들(215)의 일측면과 L-형 스페이서들(240) 또는 게이트 절연막(220)의 하부의 기판(205) 내부에 할로 이온 주입 영 역(217)이 더 형성될 수 있다.
기판(205)은 예를 들어, 실리콘 기판, 실리콘-게르마늄(SiGe) 기판, 화합물 반도체 기판, SOI(Silicon on Insulator)기판, 또는 SOS(Silicon on Saphire) 기판 등이 적용될 수 있다. 특히 실리콘-게르마늄 기판일 경우, 소자 분리 영역(210) 사이의 활성 영역에만 실리콘 기판의 표면과 가까운 영역에 게르마늄이 주입되거나 화학적 결합을 이루며 성장되어 형성된 기판일 수 있다. 또는, 소스/드레인 영역만 SiGe 영역일 수 있다. 소스/드레인 영역만 SiGe 영역일 경우, 게이트 패턴(245)이 형성된 후에 형성될 수 있다. SiGe 영역은 원자간 거리가 좁아 안정된 채널 특성을 확보하는데 장점이 있다.
소자 분리 영역들(210)은 예를 들어 섈로우 트렌치 아이솔레이션(STI: Shallow Trench Isolation)일 수 있다. 소자 분리 영역들(210)을 형성하는 방법은 잘 알려져있고, 소자 분리 영역들(210)의 크기 및 모양 등은 각 반도체 소자 별로 매우 다양하게 설정되므로 구체적으로 언급될 필요가 없다.
소스/드레인 영역(215)은 L-형 스페이서(240)가 기판(205) 표면으로 연장된 부분의 하부에 형성된다. 상세하게, 소스/드레인 영역(215)의 일 단부가 L-형 스페이서(215)가 게이트 패턴(245)의 측면에 형성된 부분과 정렬되어 형성될 수 있다. 본 실시예에서, 소스/드레인 실리사이드 영역들(260a)도 소스/드레인 영역(215)에 포함될 수 있다. 즉, 소스/드레인 영역(215)을 형성한 후, 소스/드레인 영역(215)의 일부를 실리사이드화시켜 소스/드레인 실리사이드 영역(260a)이 형성될 수 있다. 따라서, 소스/드레인 실리사이드 영역(260a) 하부에도 소스/드레인 영역(2150) 이 연장되거나 존재할 수 있다. 본 도면에는 도면이 복잡해지고 본 발명의 기술적 사상에 대한 설명을 이해하기 쉽도록 하기 위하여 도시하지 않는다.
할로 영역(217)은 소스/드레인 영역(215)의 일 단부와 인접하고, L-형 스페이서(240)의 꺾임 부분(vertex) 하부에 형성될 수 있다. 할로 영역(217)은 소스/드레인 영역(215)와 반대 극성의 불순물 이온이 주입된 영역이다.
게이트 패턴(245)의 게이트 절연막(220)은 기판(205)과 게이트 전극(230)을 절연하는 역할을 한다. 게이트 절연막(220)은 예를 들어 실리콘 산화물일 수 있으며, 실리콘 질화물, 실리콘 산화질화물 등의 절연성 실리콘 화합물일 수도 있고, 알루미늄 산화물, 알루미늄 산화질화물, 하프늄 산화물 등을 포함한 절연성 화합물 또는 기타 절연성 무기물일 수도 있다. 본 실시예에서는 예시적으로 실리콘 산화물인 경우로 설명된다.
게이트 패턴(245)의 게이트 전극(230)은 게이트 절연막(220)을 사이에 두고 기판(205)과 이격된다. 게이트 전극(230)은 전도성 물질로서 실리콘, 전도성 화합물, 금속, 또는 금속 실리사이드 같은 금속 화합물 등일 수 있다. 게이트 전극(230)은 단일 물질층이 아니라 복수개의 물질층으로 형성될 수 있다. 예를 들어, 실리콘 층과 실리사이드 층을 적층하여 두 층으로 형성될 수도 있고, 그 위에 금속층을 적층하여 세 층, 또는 그 이상의 다층으로 형성될 수도 있다. 본 실시예에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 게이트 전극(230)이 단일 물질층인 경우를 예시하여 설명한다. 그러므로, 본 발명의 범주가 게이트 전극이(230) 단일 물질층인 경우에 한정되는 것이 아니라 다양한 물질층이 형성되는 경 우들을 포함하는 것으로 이해되어야 한다.
게이트 패턴(245)의 L-형 스페이서(240)는 게이트 절연막(220) 및 게이트 전극(230)을 측면에서 감싸며 형성된다. 또 L-형 스페이서(240)는 층간 절연막(180)과 직접적으로 접촉된다. L-형 스페이서(240)는 위치에 따라 두께가 달라지지 않고 전체적으로 균일한 두께로 형성된다. 즉, 일반적으로 "게이트 스페이서"라 불리는 절연막과 구분될 수 있다. 일반적인 "게이트 스페이서"는 게이트 전극의 상부, 즉 기판의 표면과 먼 부분에서 두께가 얇고, 게이트 전극의 하부, 즉 기판 표면에 가까운 부분에서 두께가 두껍도록 형성된다.(첨부된 도 2d 내지 2f의 참조 부호 250 참조) 그러나, 본 실시예에서의 L-형 스페이서(240)는 도면에 예시되었듯이 게이트 전극(230)의 상하부 및 기판(205)의 표면과 이격된 거리에 무관하게 전체적으로 균일한 두께로 형성된다.
또한 L-형 스페이서(240)는 기판(205)에 소스/드레인 실리사이드 영역들(260a)을 정의할 수 있다. 도면에 예시되었듯이, 기판(205) 상에 형성된 L-형 스페이서의 끝단부가 소스/드레인 실리사이드 영역(260a)의 끝단부를 정의할 수 있다. 또한, 게이트 전극(230)을 감싸고 있는 L-형 스페이서(240)의 상단부가 게이트 실리사이드 영역(260b)의 하단부를 정의할 수 있다. L-형 스페이서는 이중막으로 형성될 수 있다. 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 등이 2회 이상 적층되어 형성될 수 있다. 상세하게, 게이트 패턴(245)과 직접적으로 접촉되는 L-형 스페이서는 실리콘 산화물로 형성되고, 게이트 패턴과 직접적으로 접촉되지 않는 L-형 스페이서는 실리콘 질화물로 형성될 수 있다. 또한 L-형 스페이서는 동일 재질의 물질을 적층하여 형성될 수 있다. 예를 들어, 형성 방법을 달리하는 실리콘 산화물을 복수로 적층하여 형성될 수 있다. 상세하게, 저온에서 산화 방법으로 형성되는 산화막과 고온에서 증착되는 산화막 또는 플라즈마 방법으로 형성되는 산화막 등, 다양한 산화막이 적층되어 형성될 수 있다.
소스/드레인 실리사이드 영역들(260a)은 기판(205) 내에 형성될 수 있다. 본 실시예에서, 소스/드레인 실리사이드 영역들(260a)은 니켈 실리사이드로 형성될 수 있고, 표면의 높이가 기판(205)의 표면과 동일하도록 형성될 수 있다. 다른 말로, 소스/드레인 실리사이드 영역들(260a)의 표면 높이가 기판(205)의 표면보다 낮지 않도록 형성될 수 있다. 본 발명의 실시예들에서, 소스/드레인 실리사이드 영역들(260a)은 게이트 스페이서를 제거하기 위한 공정에 의한 물리적, 화학적 공격(attack)을 받지 않으므로 소스/드레인 영역들(260a)의 표면 높이가 기판(205)의 표면보다 낮지 않도록 형성될 수 있다. 또, 본 실시예에서, 소스/드레인 실리사이드 영역들(260a)은 기판(205)의 내부 방향으로 수 백Å 정도의 깊이로 형성될 수 있다. 예를 들어 약 200 내지 500Å의 깊이로 형성될 수 있다.
게이트 실리사이드 영역(260b)은 게이트 전극(230)의 상부에 형성될 수 있으며, 부가적으로, 게이트 실리사이드 영역(260b)의 최하단부가 L-형 스페이서(240)의 상단부보다 낮은 높이로 형성될 수 있다. 게이트 실리사이드 영역(260b)도 니켈 실리사이드로 형성될 수 있다.
소스/드레인 실리사이드 영역들(260a) 및 게이트 실리사이드 영역(260b)은 무전해 도금 방법으로 형성될 수 있다. 무전해 도금 방법에 대한 상세한 설명은 본 발명의 다양한 실시예들에 의한 반도체 소자를 제조하는 실시예들에 대한 설명에서 후술된다.
도시되지 않았으나, L-형 스페이서(240) 상에 식각 정지층이 더 형성될 수 있다. 식각 정지층은 후속 공정에서 비아 홀 등을 형성할 때 실리사이드 영역들(260a, 260b)의 표면에서 식각 공정이 정지되도록 할 수 있다. 식각 정지층은 예를 들어 실리콘 질화물로 형성될 수 있다. 도면에는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 도시하지 않는다.
층간 절연막(280)은 실리콘 산화물로 형성될 수 있다. 예를 들어 고밀도 플라즈마(high density plasma) 방법으로 형성된 실리콘 산화물로 형성될 수 있다. 고밀도 플라즈마 방법으로 형성된 실리콘 산화물은 다른 방법으로 형성된 실리콘 산화물보다 절연막으로서의 특성이 우수하고, 견고하며, 채움(filling) 특성이 좋아 컨퍼멀리티가 우수한 층간 절연막(280)을 형성할 수 있다. 또한, 층간 절연막(280)은 단일 물질층이 아니라 다층의 물질층으로 형성될 수 있다. 특히, 같은 계열의 물질, 예를 들어 실리콘 산화물로 형성될 경우, 형성되는 방법을 달리하여 다층으로 형성할 수 있다. 같은 계열의 물질이라도 형성하는 방법에 따라 다양한 특성 차이를 줄 수 있기 때문이다. 예를 들어, 하부에는 채움 특성이 뛰어난 실리콘 산화물층을 형성하고 상부에는 절연 특성이 좋은 실리콘 산화물층을 형성할 수 있다. 또는 하부에 절연 특성이 좋은 실리콘 산화물층을 형성하고 상부에는 견고한 실리콘 산화물층을 형성할 수 있다. 예를 들어, 하부에는 TEOS막을 형성하고 상부에는 HDP 산화물을 형성할 수 있다.
라이너들(295)은 비아 플러그들(290)과 층간 절연막(280)이 직접적으로 맞닿는 것을 방지하며, 접착 특성을 개선시킬 수 있다. 비아 플러그들(290)과 층간 절연막(280)이 맞닿을 경우, 불순물 또는 다양한 이온들이 이동될 수 있다. 즉, 확산이 일어날 수 있다. 라이너들(295)은 이 현상을 방지할 수 있다. 또 비아 플러그들(290)과 층간 절연막(280)이 접착력이 좋지 않을 경우, 이 현상을 개선시킬 수 있다. 본 실시예에서는 예시적으로 라이너들(295)이 Ti/TiN으로 약 200Å 이하로 형성될 수 있으나 이에 한정되지 않는다. 또, 예를 들어, 라이너들(295)은 실리콘 질화물 같은 무기물 또는 절연성 물질을 사용할 수도 있다. 도면에 도시되었듯이, 라이너들(295)은 비아 플러그들(290)과 층간 절연막(280)의 사이 및 비아 플러그들(290)과 실리사이드 영역들(260a, 260b)에 형성될 수 있다.
신호 전달선들(300)은 예를 들어 텅스텐이나 알루미늄 같은 금속이 사용될 수 있다. 신호 전달선들(300)은 각기 비아 플러그들(290)과 전기적으로 접속될 수 있다. 또, 부가적으로, 라이너들(295)이 비아 플러그들(290)을 감싸며 형성되듯이, 신호 전달선들(300)의 외곽에 라이너들(295)과 유사한 물질층이 형성될 수 있다. 즉, 원자의 이동을 방지하거나 신호 전달선들(300)과 다른 막질들과의 접착력을 개선시키는 물질층이 더 형성될 수 있다.
도 1b를 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자는, 도 1a에 도시된 본 발명의 일 실시예에 의한 반도체 소자와 비교하여, 비아 플러그들(290)이 실리사이드 영역들(260a, 260b)의 표면보다 낮은 곳까지 파고 들어가도록 형성되어 실리사이드 영역들(260a, 260b)과 전기적으로 접속된다. 다른 말로, 실리사이 드 영역들(260a, 260b)의 표면의 일부를 리세스시켜 리세스된 면과 비아 플러그들(290)과 접촉시켜 접촉 면적을 크게 할 수 있다. 이렇게 실리사이드 영역들(260a, 260b)을 리세스시켜 비아 플러그들(290)과 접촉되게 할 경우, 비아 플러그들(290)의 바닥면뿐만 아니라 측면의 일부도 실리사이드 영역들(260a, 260b)과 접촉된다. 즉, 비아 플러그들(290)과 실리사이드 영역들(260a, 260b)의 접촉 저항을 낮출 수 있다. 이때, 라이너들(295)이 비아 플러그들(290)과 실리사이드 영역들(260a, 260b)과의 사이에도 형성될 수 있다. 비아 플러그들(290)과 실리사이드 영역들(260a, 260b)이 접촉되는 부분 이외의 실리사이드 영역들(260a, 260b)의 표면은 원래의 높이를 유지한다.
도 1c를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 소자는, 도 1a에 도시된 본 발명의 일 실시예에 의한 반도체 소자와 비교하여, 실리사이드 영역들(260a, 160b) 상에 상승된 패드 금속층들(270a, 270b)과 전기적으로 접속된 비아 플러그들(290)을 포함한다. 실리사이드 영역들(260a, 260b) 상에 상승된 패드 금속층들(270a. 270b)은 다른 실시예에서 희생 금속층으로 불리울 수 있다. 실리사이드 영역들(260a, 260b) 상에 형성된 패드 금속층들(270a, 270b)은 비아 플러그들(290)의 수직 길이를 짧게 할 수 있으므로 비아 홀 또는 비아 플러그들(290)의 종횡비를 개선할 수 있고, 따라서 반도체 소자의 패턴을 보다 수월하게 형성할 수 있다. 도면에는 이해하기 쉽도록 도시되지는 않았으나, 패드 금속층들(270a, 270b)이 형성될 경우, 비아 플러그들(290)의 수직 길이가 짧아지게 되면 비아 플러그들(290)의 하부에서 비아 플러그들(290)의 단면적이 넓어지는 효과를 기대할 수 있다. 즉, 비 아 플러그들(290)의 저항이 낮아진다. 따라서 반도체 소자의 특성을 개선할 수 있다.
본 실시예에서, 패드 금속층들(270a, 270b)은 소스/드레인 패드 금속층들(270a)과 게이트 패드 금속층(270b)으로 각기 형성된다. 또한, 소스/드레인 패드 금속층들(270a)과 게이트 패드 금속층(270b)이 각기 독립적으로 형성될 수 있다. 예를 들어, 소스/드레인 패드 금속층들(270a)은 형성되지만, 게이트 패드 금속층(270b)은 형성되지 않을 수 있다. 게이트 실리사이드 영역(260b)보다는 소스/드레인 실리사이드 영역들(260a)의 표면이 반도체 소자의 특성에 미치는 영향이 더욱 크기 때문에 게이트 실리사이드 영역(260b) 상에는 게이트 패드 금속층(270b)을 형성하지 않을 수 있다. 그리고, 패드 금속층들(270a, 270b)은 예를 들어 Pt, Pd, Ti, Ta, V, Ir, Ru, W, Co, Ni, Al, 기타 다른 금속 또는 금속 화합물로 약 200 내지 500Å의 두께로 형성될 수 있다.
도 1d를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 소자는, 도 1b를 참조하여, 실리사이드 영역들(260a, 260b) 상에 상승된 패드 금속층(270)의 표면을 리세스하여 전기적으로 접속된 비아 플러그들(290)을 포함한다. 도 1b를 참조한 설명과 유사하게, 비아 플러그들(290)과 실리사이드 영역들(260a, 260b) 상에 상승된 패드 금속층들(270a, 270b)과의 접촉 면적을 넓혀 접촉 저항을 감소시킬 수 있다. 라이너들(295)이 비아 플러그들(290)과 패드 금속층들(270a, 270b)의 사이에도 형성될 수 있다.
도 1e를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 소자는, 층간 절연막(280)과 신호 전달선들(300)과의 사이에 층간 절연막(280)보다 경도가 높은 상부 절연막(285)을 더 포함한다. 예를 들어 층간 절연막(280)이 실리콘 산화물일 경우, 실리콘 질화물 또는 실리콘 산화질화물과 같이 실리콘 산화물보다 경도가 높은 상부 절연막(285)이 층간 절연막(280) 상에 더 형성될 수 있다. 상부 절연막(285)은 층간 절연막(280)을 고정해줄 수 있고, 후속 공정에서 식각 정지층 또는 CMP(chemical mechanical polising) 정지층의 기능을 수행할 수 있으며, 각 막질간 불순물의 이동을 막는 장벽 역할을 수행할 수도 있다. 본 실시예에서, 비아 홀들(290a)은 층간 절연막(280) 상에, 비아 홀들(290a)을 형성하기 위한 패턴 마스크(미도시)를 형성한 후 건식 식각 공정을 수행하여 형성될 수 있다. 상부 절연막(285)은 예를 들어 실리콘 질화물, 실리콘 산화질화물, 층간 절연막(280)과 다른 방법으로 형성된 실리콘 산화물 등이 단일 또는 복수층으로 형성될 수 있다. 예를 들어 실리콘 산화물과 실리콘 산화질화물이 이중으로 형성될 수 있고 다른 조합으로 형성될 수 있다. 또, 상부 절연막(285)은 층간 절연막(280)과 신호 전달선들(300)의 사이에 형성될 수 있다.
도 1e에 도시된 본 발명의 실시예는 도 1d에 예시된 실시예를 포함하도록 도시되었다. 이 의미는 도 1a 내지 1e에 예시된 본 발명의 다양한 실시예들이 독립적이지 않으며 유기적으로 상호 호환 가능함을 보여준다. 즉, 본 발명의 기술적 사상을 실시하고자 하는 자는 본 실시예들을 자유롭게 선택, 조합하여 실시할 수 있다.
본 발명의 다양한 실시예들에 의한 반도체 소자들은 모두 게이트 패턴(245) 측벽에 L-형 스페이서만이 존재하며, 기존의 게이트 스페이서가 배제된다. 여기서 게이트 스페이서라 함은, 앞서 언급하였듯이, 게이트 패턴(245)의 측면에 형성되며 게이트 전극(230)의 상부, 즉 기판(205)의 표면과 먼 부분에서 얇게 형성되고, 게이트 전극(230)의 하부, 즉 기판(205)의 표면과 가까운 부분에서 두껍게 형성되는 수직형 절연물 패턴이다. (도 2d 내지 2f의 참조 부호 250 참조) 일반적으로 게이트 스페이서는 주위 절연물, 예를 들어 게이트 절연막(220)이나 L-형 스페이서(240)와 같은 절연물과 높은 식각 선택비를 가질 수 있도록 밀도가 높은(dense) 절연물로 형성된다. 게이트 스페이서는 예를 들어 실리콘 질화물 또는 실리콘 산화질화물 등으로 형성된다. 이때, 밀도가 높은 절연물인 게이트 스페이서는 반도체 소자를 제조 또는 사용할 때 발생하는 열에 의해 팽창 또는 수축에 따른 응력을 발생시킨다. 이 응력은 반도체 소자의 소스/드레인 영역, 실리사이드 영역들(260a, 260b) 또는 채널 영역 등에 물리적인 영향을 주어 반도체 소자의 성능을 저하시키고 신뢰성을 떨어뜨린다. 그러므로, 본 발명의 다양한 실시예에 의한 게이트 스페이서가 배제된 반도체 소자들은 제조 및 사용시에 소자의 성능이 저하되지 않으며 높은 신뢰성을 유지할 수 있다.
또한, 본 발명의 다양한 실시예들에 의한 반도체 소자들은 기판(205)의 표면 높이보다 낮지 않게 형성된 소스/드레인 실리사이드 영역들(260a)을 가지고 있으므로 채널의 특성이 저하되지 않는다. 즉, 트랜지스터의 동작 특성이 좋다. 본 발명의 다양한 실시예들에 의하지 않으면, 게이트 스페이서를 제거할 경우 소스/드레인 실리사이드 영역들(260a)에 물리적, 화학적 손상을 피하기 어렵다. 즉, 게이트 스페이서를 제거할 때, 필연적으로 소스/드레인 실리사이드 영역들(260a)의 표면에 물리적, 화학적 손상을 가하게 되기 때문에 소스/드레인 실리사이드 영역들(260a)의 표면이 기판(205)의 표면의 높이 보다 낮아진다. 소스/드레인 실리사이드 영역들(260a)의 표면이 기판(205)의 표면보다 낮이질 경우, 반도체 소자의 특성이 저하된다. 즉, 본 발명의 다양한 실시예들에 의하지 않을 경우, 기판(205)의 표면의 높이와 동일하거나 낮지 않은 높이의 소스/드레인 실리사이드 영역들(260a)을 얻기 어렵다.
특히 본 발명의 다양한 실시예에서, 니켈을 사용한 니켈 실리사이드 영역들을 형성하였을 경우, 소스/드레인 실리사이드 영역들(260a)의 표면 높이와 기판(205) 표면의 높이를 동일하게 할 수 있어서, 반도체 소자의 특성은 물론 특히 평탄화 특성이 좋아 반도체 소자를 제조하는데에도 매우 유리한 조건을 제공한다. 니켈 실리사이드를 형성하는 방법은 후술된다.
도 2a 내지 2k는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 간략하게 도시한 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 먼저 기판(205) 내에 소자 분리 영역들(210)을 형성하고, 기판(205) 상에 전면적으로 게이트 절연층(220a), 게이트 전극층(230a) 및 게이트 마스크층(235)을 형성한다.
본 실시예에서, 기판(205)은 예를 들어, 실리콘 기판, 실리콘-게르마늄(SiGe) 기판, 화합물 반도체 기판, SOI(Silicon on Insulator)기판, 또는 SOS(Silicon on Saphire) 기판 등이 적용될 수 있다. 특히 실리콘-게르마늄 기판일 경우, 소자 분리 영역들(210) 사이의 활성 영역에만 실리콘 기판의 표면과 가까운 영역에 게르마늄이 주입되거나 화학적 결합을 이루며 성장되어 형성된 기판일 수 있다. 또는, 소스/드레인 영역만 SiGe 기판일 수 있다. 소스/드레인만 SiGe 영역일 경우, 게이트 패턴이 형성된 후에 형성될 수 있다.
본 실시예에서, 소자 분리 영역들(210)은 예를 들어 섈로우 트렌치 아이솔레이션(STI: Shallow Trench Isolation) 방법으로 형성될 수 있다. 섈로우 트렌치 아이솔레이션 방법은 예를 들어, 기판(205)을 표면으로부터 수 천Å 정도의 깊이로 식각한 다음 절연물을 채움으로써 형성될 수 있다. 섈로우 트렌치 아이솔레이션 영역을 형성하는 방법은 잘 알려진 기술이므로 더 상세한 설명을 생략한다.
게이트 절연층(220a)은 예를 들어 실리콘 산화물일 수 있으며, 실리콘 질화물, 실리콘 산화질화물 등의 절연성 실리콘 화합물일 수도 있고, 알루미늄 산화물, 알루미늄 산화질화물, 하프늄 산화물 등을 포함한 절연성 화합물 또는 절연성 무기물일 수도 있다. 본 실시예에서는 예시적으로 실리콘 산화물인 경우로 설명된다. 게이트 절연층(220a)은 산화 방법(oxidation method) 또는 산화물 증착 방법(oxide deposition method)을 사용하여 수 십Å 정도로 형성될 수 있다. 본 실시예에서는 예시적으로 산화 방법을 사용하여 약 40Å 정도로 형성된다.
게이트 전극층(230a)은 전도성 물질로서 실리콘, 전도성 화합물, 금속, 또는 금속 실리사이드 같은 금속 화합물 등일 수 있다. 본 실시예에서는 본 발명의 기술적 사상을 이해하기 쉽도록 간결하게 설명하기 위해 게이트 전극층(230a)이 실리콘인 경우를 예시한다. 또, 게이트 전극층(230a)은 둘 이상의 물질층이 적층되어 형 성될 수 있다. 예를 들어, 실리콘 상에 텅스텐 같은 금속을 사용한 금속-실리사이드 화합물층이 형성될 수 있다. 금속-실리사이드 층은 실리콘층 상에 금속층이 형성된 다음 열처리하여 형성될 수 있다. 또한, 금속-실리사이드 층 상에 금속층이 더 형성되어 삼 층 구조로 형성될 수도 있고, 그 이상의 다층으로 형성될 수도 있다. 본 실시예에서 도면 및 발명의 설명이 복잡해지는 것을 방지하기 위하여 하나의 게이트 전극층(230a)만 형성하는 것으로 도시하고 설명되지만, 본 실시예에 의한 게이트 전극층(230a)이 단일층이 아니라 복수층으로 형성되는 경우도 포함되는 것으로 이해하여야 한다. 게이트 전극층(230a)은 총 두께가 수 천Å 정도로 형성될 수 있고 예를 들어 3,000 내지 5,000Å으로 형성될 수 있다.
게이트 전극층(230a)은 증착 방법(deposition method)으로 형성될 수 있으며, 열처리 공정과 이온 주입 공정과 같은 전도성 부여 공정이 더 수행되어 형성될 수 있다. 예를 들어 열처리 공정은 수 백℃로 가열하여 형성된 게이트 전극층(230a)의 결정 상태를 안정화 시키는 공정일 수 있고, 이온 주입 공정은 보론(B: boron), 인(P: phosphorous), 비소(As: asenic) 과 같은 3족 또는 5족 원소를 주입하는 공정일 수 있다.
게이트 마스크층(235)은 게이트 전극층(230a)을 패터닝할 때 식각 마스크의 기능을 수행할 수 있다. 본 실시예에서는 예시적으로 실리콘 질화막이지만 예를 들어, 실리콘 산화질화막과 같은 더 다양한 막질이 사용될 수 있다. 게이트 마스크층(235)은 증착 방법으로 형성될 수 있다. 본 실시예에서, 게이트 마스크층(235)은 예를 들어 1,000 내지 2,000Å 정도의 두께로 형성될 수 있다.
또한, 게이트 전극층(230a) 또는 게이트 마스크층(235) 상에 후속 공정의 안정화를 위한 반사 방지층(ARC: anti-reflective coating, ARL: anti-reflective layer)이 더 형성될 수 있다. 반사 방지층은 유기물 또는 무기물로 형성될 수 있으며, 유기물로 형성될 경우 고분자 레진이 형성될 수 있고, 무기물인 경우 실리콘 질화막 또는 실리콘 산화질화막이 형성될 수 있다. 방사 방지층의 두께는 수 백Å정도로 형성될 수 있으나, 포토리소그래피 공정에서 사용되는 빛의 파장에 따라 다양하게 형성될 수 있으므로 구체적인 언급을 생략한다. 본 실시예에서는 본 발명의 기술적 사상을 간결, 명료하게 설명하기 위하여 도시하지 않는다.
도 2b를 참조하면, 게이트 전극층(230a) 및 게이트 절연층(220a)을 패터닝하여 게이트 전극(230) 및 게이트 절연막(220)을 형성한다. 구체적으로, 게이트 전극층(230a) 상에 패터닝을 위한 마스크 패턴(미도시)을 형성하고 식각 방법 등을 수행하여 게이트 전극(230) 및 게이트 절연막(220)을 형성한 다음, 마스크 패턴을 제거한다. 마스크 패턴은 예를 들어 포토레지스트 패턴일 수 있다. 또는, 도 2a를 참조한 설명에서 언급하였듯이, 게이트 마스크층(235)이 형성된 경우, 게이트 마스크층(235)을 패터닝한 다음 게이트 마스크층(235)을 식각 마스크로 하여 게이트 전극(230) 및 게이트 절연막(220)을 패터닝하여 형성될 수 있다. 또한, 게이트 전극(230) 상에 게이트 마스크층(230)이 패터닝된 모양으로 형성되어 남아 있을 수 있다. 도면에는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 패터닝후 게이트 전극(230) 및 게이트 절연막(220)만이 남아 있는 것으로 도시한다.
도 2c를 참조하면, 게이트 전극(230) 및 기판(205) 상에 전면적으로 L-형 스 페이서층(240a) 및 게이트 스페이서층(250a)을 형성한다. L-형 스페이서층(240a)은 예를 들어 실리콘 산화막일 수 있으며, 증착 방법으로 수 십Å의 두께로 형성될 수 있다. 또는 2층 이상으로 형성될 수 있다. 이 경우, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등에서 선택하여 2층 이상으로 형성할 수 있다. 선택되는 물질은 서로 다른 물질일 필요가 없다. 즉, 실리콘 산화물을 2회 적층하는 방법으로 형성될 수 있다. 이때, 동일 계열의 물질은 형성 방법을 다르게 할 수 있다. 예를 들어, 실리콘 산화물을 2회 이상 적층할 경우, 먼저 저온에서 증착 방법으로 형성하고, 다음에 고온에서 플라즈마 방법으로 형성할 수 있다. 또, 산화 방법등으로 형성할 수도 있다. 이외에도 다양한 방법으로 L-형 스페이서층(240a)을 형성할 수 있다. 본 명세서에는 본 발명의 기술적 사상이 복잡하거나 모호하게 설명되는 것을 피하기 위하여 더 이상의 설명을 생략한다. 하지만, L-형 스페이서층(240a)이 다양한 물질로 다양한 형성 방법으로 형성될 수 있다는 것을 충분히 이해할 수 있을 것이다.
게이트 스페이서층(250a)을 형성하기 전에 소스/드레인 영역(도 1a 내지 1e의 참조 부호 215)을 형성할 수 있다. 소스/드레인 영역(215)은 L-형 스페이서층(240a)을 형성한 후, 또는 형성 중에(다층일 경우) 전면적으로 P, As 또는 B 이온을 주입하여 형성할 수 있다. 소스/드레인 영역(215)은 자연스럽게 L-형 스페이서층(240a)이 게이트 전극(230b)의 측면에 수직으로 형성된 부분에 정렬되어 형성된다.
또 할로 영역(도 1a 내지 1e의 참조 부호 217)도 함께 형성할 수 있다. 할로 영역(217)은 소스/드레인 영역(215)을 형성하기 전 또는 후에 형성할 수 있다. 할로 영역(217)은 소스/드레인 영역(215)에 주입된(또는 주입될) 불순물 이온과 반대 극성의 불순물 이온을 주입하여 형성할 수 있다. 할로 영역(217)은 기판(205)을 기울여(tilted) 주입하기 때문에 L-형 스페이서층(240a)이 게이트 전극(230b)의 측면에 수직으로 형성된 부분의 하부에도 형성될 수 있다. 할로 영역(217)과 소스/드레인 영역(215)은 중첩될 수 있으나, 소스/드레인 영역(215)의 불순물 주입 농도를 할로 영역(217)보다 높게 할 경우 소스/드레인 영역(215)의 농도 저하는 우려할 필요가 없다.
게이트 스페이서층(250a)은 후속 공정에서 게이트 전극(230)의 측면에 게이트 스페이서를 형성하기 위한 막으로서, 본 실시예에서는 예시적으로 실리콘 질화막을 증착 방법으로 수 백Å으로 형성한다. 여기서, 게이트 스페이서층(250a)을 형성하기 전에 저농도 소스/드레인 영역(215)을 형성할 수 있다. 불순물로 인(P: phosphorous), 비소(As: asenic) 또는 둘 모두가 주입될 수 있다. 이 공정은 통상 저농도(N-) 소스/드레인 영역(215) 형성 공정으로 불린다. 또한, 소스/드레인과 다른 극성을 가진 불순물 주입 영역(217)이 형성될 수 있다. 예를 들어 보론(B, boron) 이온이 주입될 수 있다. 이 공정은 통상 할로(halo) 또는 포켓(poket) 웰(well) 형성 공정으로 불린다. 본 실시예는 NMOS를 예로 설명한 것이다. PMOS일 경우 각 불순물의 극성이 반대가 된다. 상세하게, 소스/드레인 영역(215)이 보론(B, boron) 이온이 주입되는 P- 공정이고, 할로 또는 포켓 웰 형성 공정이 인(P: phosphorous) 또는 비소(As: asenic)를 주입하는 공정일 수 있다.
도 2d를 참조하면, 게이트 스페이서(250) 및 L-형 스페이서(240)를 형성한다. 구체적으로, 먼저 게이트 스페이서층(250a)을 게이트 스페이서(250)로 변형시키기 위한 건식 식각 공정을 전면적으로 수행한 다음, L-형 스페이서층(240a)를 L-형 스페이서(240)로 변형시키기 위한 습식 또는 건식 식각 공정을 수행한다. 게이트 스페이서(250)를 형성하기 위한 건식 식각 공정은 예를 들어 F- 또는 Cl- 을 함유하는 주 식각 가스와 기타 Ar, O2 등의 보조 가스를 플라즈마 상태로 여기시켜 수행할 수 있다. 게이트 스페이서(250)를 형성하기 위한 건식 식각 공정은 잘 알려져 있으므로 생략한다. L형 스페이서(240)는 습식 또는 건식 식각 공정 중 어느 한 공정이 선택되어 수행됨으로써 형성될 수 있다. 본 실시예에서는 희석된 불산(HF)을 함유하는 식각액으로 습식 식각되어 형성될 수 있다. 습식 식각 방법을 선택할 경우 기판(205) 표면이 건식 식각에 의한 플라즈마 손상을 받지 않을 수 있고, 또 습식 세정 공정을 연속적으로 수행할 수 있다. 게이트 스페이서(250)가 형성되면, 게이트 전극(230)의 상부 및 상부 측면이 약간 노출되고, 소스/드레인 영역(215)에 해당하는 기판(205)의 표면도 함께 노출된다. 이때, L-형 스페이서(250)를 형성하기 전에, 소스/드레인에 해당하는 기판(205)에 불순물을 주입하는 공정이 수행될 수 있다. 불순물은 이전과 마찬가지로 P, As 또는 B 이온이 주입될 수 있으며, 이전 불순물 주입 공정보다 상대적으로 높은 농도, 예를 들어 2배 이상의 농도로 주입될 수 있다. 통상 N+ 또는 P+ 형성 공정이라 불린다. 도면에는 후에 형성될 소스/드레인 실리사이드 영역들과 중복되기 때문에 본 발명의 기술적 사상을 쉽게 이해 할 수 있도록 하기 위하여 도시하지 않는다. 또는 아예 수행되지 않을 수도 있으므로 도시하지 않는다. N+ 또는 P+ 영역은 실리사이드 영역들을 형성할 경우 형성되지 않을 수도 있기 때문이다.
도 2e를 참조하면, 노출된 게이트 전극(230)의 상부 및 소스/드레인 영역에 실리사이드 영역들(260a, 260b)을 형성한다. 보다 상세하게, 노출된 게이트 전극(230)의 상부 및 소스/드레인 영역(215)의 상부에 실리사이드용 금속층(미도시)을 형성하고 열처리 하여 실리사이드 영역들(260a, 260b)을 형성한다. 실리사이드용 금속층은 무전해 도금 방법으로 형성될 수도 있고, 스퍼터링 방법과 같은 물리적 증착법으로 형성될 수도 있다. 실리사이드 영역들(260a, 260b)은 실리사이드용 금속층을 형성한 후, 수 백℃의 온도로 가열하여 실리사이드용 금속층과 실리콘 원자의 결합을 유도하여 형성될 수 있다. 본 실시예에서 실리사이드용 금속층은 예를 들어 니켈층일 수 있다. 니켈로 실리사이드를 형성할 경우, 실리사이드 영역들(260a, 260b)의 높이가 실리사이드화 되기 전의 기판(205) 또는 게이트 전극(230) 높이와 동일 또는 유사하게 유지될 수 있다. 실리사이드용 금속층을 물리적 증착 방법으로 형성하였을 경우, 실리사이드화 되지 않은 실리사이드용 금속층을 제거하는 단계가 더 수행될 수 있다. 실리사이드용 금속층이 무전해 도금 방법으로 형성되었을 경우, 실리콘이 노출된 영역 - 게이트 전극(230)의 상부, 소스/드레인에 해당되는 기판(205)의 표면 - 에만 선택적으로 실리사이드용 금속층이 형성될 수 있다. 즉, 무전해 도금 방법으로 실리사이드용 금속층을 형성하여 실리사이드 영역들(260a, 260b)을 형성할 경우, 실리사이드용 금속층을 제거하는 공정이 생 략될 수 있다. 본 실시예에서는 실리사이드용 금속층을 무전해 도금 방법으로 형성하는 경우로 예시한다.
다른 방법으로, 실리사이드용 금속층을 형성한 후, 실리사이드용 금속층 상에 합금용 금속층(미도시)을 더 형성하고 열처리하여 실리사이드 영역들(260)을 형성할 수 있다. 특히, 실리사이드용 금속층을 니켈로 형성하였을 경우 더욱 유용한 방법일 수 있다. 합금용 금속층도 무전해 도금 방법을 이용하여 형성될 수 있다. 합금용 금속층을 형성하는 방법은, 실리사이드용 금속층을 먼저 형성한 다음 연속적으로 형성할 수 있으나, 동시에 형성할 수도 있다. 예를 들어, 두 금속층들을 동시에 형성할 경우, 도금 용액에 실리사이드용 금속 원자와 합금용 금속 원자를 모두 함유시켜 형성할 수 있다. 이때, 실리사이드용 금속층과 합금용 금속층이 형성되는 비율은 도금 용액 내에 실리사이드용 금속 원자와 합금용 금속 원자을 함유하는 비율에 따른다. 함유 비율은 원자 비율(atomic %)로 설정될 수 있다. 즉, 두 금속층이 합금을 이룰 경우, 각 금속층은 원자 비율에 따라 합금을 이루므로 두 금속층의 원자 비율을 고려하여 도금 용액에 각 금속 원자들을 함유시킬 수 있다. 본 실시예에서는, 예를 들어 실리사이드용 금속 원자와 합금용 금속 원자의 원자 비율을 30원자% 이하로 함유시킨 도금 용액으로 실시할 수 있다. 즉, 실리사이드용 금속층과 합금용 금속층의 형성 비율이 10:3 원자% 이하의 비율일 수 있다. 그러나, 이것은 단지 본 발명의 하나의 실시예이므로, 본 발명의 범주는 이에 한정되지 않는다.
도 2f를 참조하면, 실리사이드 영역들(260a, 260b)의 표면에 희생 금속층 들(270a, 270b)을 형성한다. 희생 금속층들(270a, 270b)은 무전해 도금 방법으로 실리사이드 층들(260a, 260b)의 표면에만 선택적으로 형성될 수 있다. 희생 금속층들(270a, 270b)은 본 실시예에서 예를 들어 백금(Pt) 또는 팔라듐(Pd)으로 수행될 수 있으나 이외에도 다양한 금속이 사용될 수 있으므로 이에 한정되지 않는다. 도 2e를 참조한 설명과 관련하여, 합금용 금속층을 형성하였을 경우, 희생 금속층(270)은 합금용 금속층과 같은 금속으로 형성될 수도 있다. 도 2e를 참조한 설명에서, 합금용 금속층이 형성되지 않거나, 형성되었다가 제거되는 경우, 실리사이드 영역들(260a, 260b) 상에 직접적으로 희생 금속층들(270a, 270b)이 형성될 수 있다. 다른 경우로, 합금용 금속층을 제거하지 않고 합금용 금속층 상에 직접 희생 금속층들(270a, 270b)이 형성될 수 있다. 즉, 도 2e를 참조하여 설명된 합금용 금속층의 유무와 상관없이 희생 금속층들(270a, 270b)이 형성될 수 있다.
희생 금속층들(270a, 270b)은 무전해 도금 방법으로 형성될 수 있으며, 본 실시예에서는 예시적으로 약 100Å 정도의 두께로 형성될 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 희생 금속층들(270a, 270b)을 패드 금속층들로 사용할 수 있으므로, 그 경우에는 500Å 정도로 형성할 수도 있기 때문이다.
또한, 희생 금속층들(270a, 270b)은 소스/드레인 희생 금속층들(270a)과 게이트 희생 금속층(270b)이 각기 독립적으로 형성될 수 있다. 예를 들어, 소스/드레인 희생 금속층들(270a)은 형성되지만, 게이트 희생 금속층(270b)은 형성되지 않을 수 있다.
도 2g를 참조하면, 게이트 스페이서(250)를 제거한다. 게이트 스페이서(250) 는 예를 들어 건식 또는 습식 제거 방법을 사용할 수 있다. 건식 방법으로 게이트 스페이서(250)를 제거할 경우 경우 이전과 같이 F- 또는 Cl- 을 함유하는 가스 조합을 플라즈마 상태로 여기시켜 게이트 스페이서(250)를 제거할 수 있다. 습식 방법으로 게이트 스페이서(250)를 제거할 경우 인산(phosphoric acid: H2PO4)을 사용하여 게이트 스페이서(250)를 제거할 수 있다. 인산을 사용할 경우, 상온보다 높은 온도, 예를 들어 40℃ 정도로 가열하여 게이트 스페이서(250)를 제거할 수 있다. 부가적으로 습식 제거 방법을 사용할 경우, 후속 세정 공정과 연속적으로 수행할 수 있다. 게이트 스페이서(250)를 습식 공정으로 제거할 경우, 후속 세정 공정이 습식 공정이므로 두 공정이 수행되는 공간을 이동하지 않고 연속적으로 수행될 수 있다.
도 2h를 참조하면, 희생 금속층(270)을 제거한다. 희생 금속층(270)은 예를 들어 왕수(aqua regia) 또는 황산(H2SO4)과 과산화수소수(H2O2)의 혼합물로 제거할 수 있다. 희생 금속층(270) 하부에 합금용 금속층이 존재할 수도 있으나 이에 관계없이 희생 금속층(270)이 제거된다. 이때, 합금용 금속층이 존재할 경우, 희생 금속층(270)과 함께 제거될 수 있다. 결과적으로, 실리사이드 영역들(260a, 260b)의 표면이 노출될 수 있다.
도 2i를 참조하면, 층간 절연막(280)을 형성하고, 층간 절연막(280)을 수직으로 관통하며 실리사이드 영역들(260)의 표면을 노출시키는 비아 홀들(290a)을 형성한다. 본 실시예에서 층간 절연막(280)은 예를 들어 실리콘 산화막일 수 있다. 또한, 단일 물질로 층간 절연막(280)을 형성하지 않고, 물성이 다른 실리콘 산화막들을 조합하여 층간 절연막(280)을 형성할 수도 있다. 예를 들어, TEOS 막과 HDP 산화막 등을 연속적으로 형성하여 하나의 층간 절연막(280)을 형성할 수 있다. 그러나 이는 예시적인 것이며 다양한 절연막들이 단층 또는 다층으로 형성될 수 있다.
부가적으로, 비아 홀들(290a)을 형성하기 전, 층간 절연막(280)이 실리콘 산화물로 형성되었을 경우, 층간 절연막(280) 상에 층간 절연막(280)보다 경도가 높은 절연막(미도시, 도 1e 참조)이 더 형성될 수 있다. 예를 들어 실리콘 질화물 또는 실리콘 산화질화물과 같이 실리콘 산화물보다 경도가 높은 막이 층간 절연막(280) 상에 더 형성될 수 있다. 경도가 높은 절연막은 층간 절연막(280)을 고정해줄 수 있고, 후속 공정에서 식각 정지층 또는 CMP(chemical mechanical polising) 정지층의 기능을 수행할 수 있으며, 각 막질간 불순물의 이동을 막는 장벽 역할을 수행할 수도 있다. 본 실시예에서, 비아 홀들(290a)은 층간 절연막(280) 상에, 비아 홀들(290a)을 형성하기 위한 패턴 마스크(미도시)를 형성한 후 건식 식각 공정을 수행하여 형성될 수 있다. 층간 절연막보다 경도가 높은 막은 도 1e를 참조한 설명에서 상부 절연막(285)에 대응될 수 있다.
도 2j를 참조하면, 비아 홀들(290a)의 내벽에 라이너층(295a)을 형성한다. 라이너층(295a)은 예를 들어 Ti/TiN과 같은 금속 계열의 막일 수도 있고, 실리콘 질화막 같은 무기 절연막일 수도 있다. 라이너층(295a)은 비아 홀들(290a) 내부에 형성될 물질이 층간 절연막(280)이 산화막일 경우, 두 물질이 직접적으로 접촉되는 것을 방지한다. 부가적으로, 도면에 도시되었듯이, 라이너층(295a)은 층간 절연막(280)의 상부에도 형성될 수 있고, 비아 홀들(290a)의 바닥면에 실리사이드 영역들(260a, 260b)과 직접적으로 접촉되도록 형성될 수 있다.
도 2k를 참조하면, 비아 홀들(290a) 내부에 비아 플러그들(290)을 형성한다. 구체적으로, 라이너층(295a)을 노드 분리한 다음 비아 홀들(290a)의 내부에 전도성 물질을 채워 비아 플러그들(290)을 형성한다. 라이너층(295a)을 노드 분리 하는 방법은, 비아 홀들(290a) 내부 및 층간 절연막(280)과 라이너층(295a) 상에 전면적으로 라이너층(295a)을 노드 분리하기 위한 물질을 형성하고 전면 식각 공정이나 CMP 공정 등을 수행하여 라이너층(295a)을 노드 분리한다. 라이너층(295a)을 노드 분리한 다음, 물질층을 제거하고 비아 홀들(290a)의 내부에 전도성 물질을 채워 비아 플러그들(290)을 형성한다. 비아 플러그들(290)은 예를 들어 텅스텐 또는 기타 금속으로 형성될 수 있다. 보다 상세하게, 비아 플러그들(290)을 형성하기 위한 물질은 비아 홀들(290a)의 내부를 채우며 층간 절연막(280) 상에도 형성될 수 있다. 이어서, CMP 공정 등을 수행하여 층간 절연막(280)의 표면 높이와 동일하게 비아 플러그들(290)의 표면을 가공한다.
이후, 비아 플러그들(290)과 전기적으로 접속되는 신호 전달선들(300)을 형성하여 도 1a에 도시된 반도체 소자를 완성한다. 신호 전달선들(300)은 전도성 물질이며 텅스텐이나 알루미늄, 구리 등을 포함하는 다양한 금속 중에서 선택된 어느 하나로 형성될 수 있다. 또, 듀얼 다마신 방법 등을 이용할 경우, 비아 플러그들(290)과 신호 전달선들(300)은 동시에 형성될 수 있다. 이러한 듀얼 다마신 방법 에 대한 설명은 잘 알려져 있으므로 본 명세서에서는 상세한 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 소자들 및 그 제조 방법에 의하면 게이트 스페이서로 인하여 소스/드레인, 게이트 전극 및 채널 영역들이 받는 응력이 없고, 소스/드레인 실리사이드 영역에 물리적, 화학적 손상을 가해지지 않으므로 반도체 소자의 특성이 개선되며, 안정적으로 다양한 실시예에 의한 반도체 소자들을 제조하는 방법이 제공되므로 생산성, 수율 등이 개선된다.
Claims (40)
- 기판,상기 기판 내에 형성된 소자 분리 영역들,상기 소자 분리 영역들 사이의 기판 상에 형성된 게이트 패턴,상기 게이트 패턴의 측면에 인접하고 상기 기판의 표면 상으로 연장된 L-형 스페이서,상기 L-형 스페이서의 기판의 표면 상으로 연장된 끝단과 상기 소자 분리 영역들 사이의 상기 기판 내에 형성된 소스/드레인 실리사이드 영역들,상기 소스/드레인 실리사이드 영역들과 전기적으로 접속되는 비아 플러그들,상기 L-형 스페이서와 인접하고, 상기 비아 플러그들 사이를 채우며, 상기 게이트 패턴 및 상기 기판 상에 형성된 층간 절연막,상기 층간 절연막 상에 형성된 신호 전달선들, 및상기 층간 절연막과 상기 신호 전달선들 사이에 형성된 상부 절연막을 포함하는 반도체 소자.
- 제1항에서,상기 소스/드레인 실리사이드 영역들은, 표면이 상기 기판의 표면보다 낮지 않게 형성되는 반도체 소자.
- 제2항에서,상기 소스/드레인 실리사이드 영역들은 니켈 실리사이드 영역들인 반도체 소 자.
- 제1항에서,상기 비아 플러그들과 상기 소스/드레인 실리사이드 영역들은 상기 소스/드레인 실리사이드 영역들의 표면보다 낮게 리세스되어 전기적으로 접속되는 반도체 소자.
- 제4항에서,상기 비아 플러그들과 상기 소스/드레인 실리사이드 영역들의 접촉면에 라이너가 개재되는 반도체 소자.
- 제1항에서,상기 게이트 패턴은,상기 기판의 표면과 접촉하는 게이트 절연막,상기 게이트 절연막 상에 형성된 게이트 전극, 및상기 게이트 패턴 상에 형성된 게이트 실리사이드 영역을 포함하는 반도체 소자.
- 제6항에서,상기 게이트 실리사이드 영역은,하단부가 상기 L-형 스페이서의 상단부보다 높지 않도록 형성되는 반도체 소자.
- 제7항에서,상기 게이트 실리사이드 영역 상에 패드 금속층이 더 형성되며, 상기 비아 플러그와 상기 게이트 실리사이드 영역이 상기 패드 금속층을 통하여 전기적으로 접속되는 반도체 소자.
- 제8항에서,상기 패드 금속층은 상기 게이트 실리사이드 영역의 측면에도 연장되어 형성되는 반도체 소자.
- 제1항에서,상기 소스/드레인 실리사이드 영역들 상에 패드 금속층들이 더 형성되며, 상기 비아 플러그들과 상기 소스/드레인 실리사이드 영역들이 상기 패드 금속층들을 통하여 전기적으로 접속되는 반도체 소자.
- 제10항에서,상기 패드 금속층들은 상기 기판의 표면보다 높게 형성되는 반도체 소자.
- 제10항에서,상기 비아 플러그들은, 상기 패드 금속층들의 표면보다 낮게 리세스되어 상기 패드 금속층들과 전기적으로 접속되는 반도체 소자.
- 제12항에서,상기 비아 플러그들과 상기 패드 금속층들의 사이에 형성된 라이너를 더 포함하는 반도체 소자.
- 제10항에서,상기 패드 금속층들과 상기 소스/드레인 실리사이드 영역들 사이에 합금용 금속층이 개재되는 반도체 소자.
- 제1항에서,상기 L-형 스페이서는 다층으로 형성된 반도체 소자.
- 제15항에서,상기 L-형 스페이서는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중에서 둘 이상의 조합으로 형성된 반도체 소자.
- 제1항에서,상기 비아 플러그들과 상기 층간 절연막의 사이, 및상기 비아 플러그들과 상기 소스/드레인 실리사이드 영역들 사이에 형성된 라이너를 더 포함하는 반도체 소자.
- 삭제
- 제1항에서,상기 L-형 스페이서와 상기 층간 절연막 사이에 식각 정지층이 더 형성되는 반도체 소자.
- 제19항에서,상기 식각 정지층은 상기 게이트 패턴 상에도 형성되는 반도체 소자.
- 기판 내에 소자 분리 영역들을 형성하고,상기 기판 상에 게이트 패턴을 형성하고,상기 게이트 패턴의 상부와 측면을 덮는 L-형 스페이서층을 형성하고,상기 L-형 스페이서층 상에 게이트 스페이서층을 형성하고,상기 L-형 스페이서층 및 상기 게이트 스페이서층을 패터닝하여 상기 게이트 패턴의 측면 및 상기 기판 상으로 일부가 연장된 L-형 스페이서 및 게이트 스페이서를 형성하며, 동시에 상기 게이트 스페이서와 상기 소자 분리 영역의 사이에 해당하는 상기 기판의 표면을 노출하고,상기 노출된 기판에 소스/드레인 실리사이드 영역을 형성하고,상기 소스/드레인 실리사이드 영역 상에 희생 금속층을 형성하고,상기 게이트 스페이서를 제거하여 상기 L-형 스페이서의 표면을 노출하고,상기 희생 금속층을 제거하여 상기 소스/드레인 실리사이드 영역의 표면을 노출하고,상기 게이트 패턴 및 상기 노출된 소스/드레인 실리사이드 영역을 덮는 층간 절연막을 형성하고, 및상기 층간 절연막을 수직으로 관통하여 상기 소스/드레인 실리사이드 영역과 전기적으로 접속되는 비아 플러그들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제21항에서,상기 소스/드레인 실리사이드 영역은 상기 기판의 표면보다 낮지 않게 형성되는 반도체 소자의 제조 방법.
- 제21항에서,상기 게이트 패턴은,상기 기판의 표면과 접촉하는 게이트 절연막,상기 게이트 절연막 상에 형성된 게이트 전극, 및상기 게이트 패턴 상에 형성된 게이트 실리사이드 영역을 포함하는 반도체 소자의 제조 방법.
- 제23항에서,상기 게이트 실리사이드 영역은, 하단부가 상기 L-형 스페이서의 상단부보다 높지 않도록 형성되는 반도체 소자의 제조 방법.
- 제23항에서,상기 게이트 실리사이드 영역 상에 게이트 희생 금속층이 더 형성되었다가 제거되는 반도체 소자의 제조 방법.
- 제25항에서,상기 게이트 희생 금속층은 상기 게이트 실리사이드 영역의 측면에도 연장되어 형성되는 반도체 소자의 제조 방법.
- 제21항에서,상기 비아 플러그들은 상기 층간 절연막을 수직으로 관통하여 상기 소스/드레인 실리사이드 영역의 표면을 선택적으로 노출시키는 비아 홀들을 형성하고,상기 비아 홀들의 측벽 및 상기 소스/드레인 실리사이드 영역의 표면에 라이 너를 형성하고, 및상기 비아 홀들의 내부를 전도성 물질으로 채움으로써 형성되는 반도체 소자의 제조 방법.
- 제27항에서,상기 비아 홀들을 형성할 때, 상기 소스/드레인 실리사이드 영역들의 표면을 리세스 시키는 반도체 소자의 제조 방법.
- 제21항에서,상기 L-형 스페이서는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중에서 둘 이상의 조합으로 다층으로 형성되는 반도체 소자의 제조 방법.
- 제21항에서,상기 층간 절연막을 형성하기 전에, 상기 게이트 패턴 및 상기 소스/드레인 실리사이드 영역을 덮는 식각 정지막을 더 형성하는 반도체 소자의 제조 방법.
- 기판 내에 소자 분리 영역들을 형성하고,상기 기판 상에 게이트 패턴을 형성하고,상기 게이트 패턴의 상부와 측면을 덮는 L-형 스페이서층을 형성하고,상기 L-형 스페이서층 상에 게이트 스페이서층을 형성하고,상기 L-형 스페이서층 및 상기 게이트 스페이서층을 패터닝하여 상기 게이트 패턴의 측면 및 상기 기판 상으로 일부가 연장된 L-형 스페이서 및 게이트 스페이서를 형성하며, 동시에 상기 게이트 스페이서와 상기 소자 분리 영역의 사이에 해당하는 상기 기판의 표면을 노출하고,상기 노출된 기판에 소스/드레인 실리사이드 영역을 형성하고,상기 소스/드레인 실리사이드 영역 상에 소스/드레인 패드 금속층을 형성하고,상기 게이트 스페이서를 제거하고,상기 게이트 패턴 및 상기 소스/드레인 패드 금속층을 덮는 층간 절연막을 형성하고, 및상기 층간 절연막을 수직으로 관통하여 상기 소스/드레인 패드 금속층과 전기적으로 접속되는 비아 플러그들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제31항에서,상기 소스/드레인 실리사이드 영역은 상기 기판의 표면보다 낮지 않게 형성되는 반도체 소자의 제조 방법.
- 제31항에서,상기 게이트 패턴은,상기 기판의 표면과 접촉하는 게이트 절연막,상기 게이트 절연막 상에 형성된 게이트 전극, 및상기 게이트 전극 상에 형성된 게이트 실리사이드 영역을 포함하는 반도체 소자의 제조 방법.
- 제33항에서,상기 게이트 실리사이드 영역은, 하단부가 상기 L-형 스페이서의 상단부보다 높지 않도록 형성되는 반도체 소자의 제조 방법.
- 제34항에서,상기 게이트 실리사이드 영역 상에 게이트 패드 금속층이 더 형성되는 반도체 소자의 제조 방법.
- 제35항에서,상기 게이트 패드 금속층은 상기 게이트 실리사이드 영역의 측면에 연장되어 형성되는 반도체 소자의 제조 방법.
- 제31항에서,상기 비아 플러그들은 상기 층간 절연막을 수직으로 관통하여 상기 소스/드레인 실리사이드 영역의 표면을 선택적으로 노출시키는 비아 홀들을 형성하고,상기 비아 홀들의 측벽 및 상기 소스/드레인 실리사이드 영역의 표면에 라이너를 형성하고, 및상기 비아 홀들의 내부를 전도성 물질으로 채움으로써 형성되는 반도체 소자의 제조 방법.
- 제37항에서,상기 비아 홀들을 형성할 때, 상기 소스/드레인 실리사이드 영역들의 표면을 리세스 시키는 반도체 소자의 제조 방법.
- 제31항에서,상기 L-형 스페이서는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중에서 둘 이상의 조합으로 다층으로 형성되는 반도체 소자의 제조 방법.
- 제31항에서,상기 층간 절연막을 형성하기 전에, 상기 게이트 패턴 및 상기 소스/드레인 실리사이드 영역을 덮는 식각 정지막을 더 형성하는 반도체 소자의 제조 방법.
Priority Applications (4)
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