CN102064175B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明提出一种半导体结构及其形成方法。该半导体结构包括：衬底；形成在衬底中的源区和漏区，以及形成在衬底上的栅区，其中，源区和漏区之上分别具有第一接触孔区，第一接触孔区通过第一金属与源区和漏区相连，第一接触孔区之下的第一金属至少有一部分高于第一接触孔区外的第一金属，栅区之上具有第二接触孔区，第二接触孔区通过第二金属与栅区相连，第二接触孔区之下的第二金属或多晶硅至少有一部分高于第二接触孔区外的第二金属或多晶硅。通过本发明，由于源区、漏区和栅区等各个接触孔都采用自对准技术，能够有效缩小半导体结构的面积，从而提高集成电路的集成度，通过本发明可缩小5-20％的芯片面积。

Description

半导体结构及其制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。

背景技术

随着半导体集成电路集成度的日益提升，半导体器件和尺寸亦随之缩小。当半导体晶体管的尺寸缩小时，其信道长度亦随之缩小。然而半导体晶体管的信道尺寸不能无限制的缩减。当其长度缩小到一定的程度时，各种因信道长度变小而衍生的问题便会发生。因此，如何从其他方面入手提高集成电路的集成度成为亟待解决的问题。另外从工艺上，现有的小尺寸器件本身对光刻和刻蚀要求也有极大的考验。特别是接触孔：一方面接触孔的尺寸要随晶体管的尺寸变小，另一方面接触孔掩膜版与栅或有源区掩膜版的对准要求也随之更精准。这直接影响了器件的性能和成品率。如何用现有的工艺提高接触孔的质量(如用自对准技术)也是一个技术难题。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是解决缩小芯片面积的问题，从而提高集成电路的集成度。

为达到上述目的，本发明一方面提出一种半导体结构，包括：衬底；形成在所述衬底中的源区和漏区，以及形成在所述衬底上的栅区，其中，所述源区和漏区之上分别具有第一接触孔区，所述第一接触孔区通过第一金属与所述源区和漏区相连，所述第一接触孔区之下的第一金属至少有一部分高于第一接触孔区外的第一金属，所述栅区之上具有第二接触孔区，所述第二接触孔区通过第二金属或多晶硅与所述栅区相连，所述第二接触孔区之下的第二金属或多晶硅至少有一部分高于第二接触孔区外的第二金属或多晶硅。

本发明再一方面还提出了一种形成上述半导体结构的方法，包括以下步骤：形成衬底；在所述衬底上形成栅堆叠区及侧墙；在所述栅堆叠区两侧的衬底中注入形成源区和漏区；对所述源区和漏区进行硅化并在所述源区和漏区之上淀积第一金属；去除所述栅堆叠区中的多晶硅栅，并在所述栅堆叠区中淀积第二金属或多晶硅；选择性地刻蚀所述第一金属，使第一接触孔区之下的第一金属至少有一部分高于第一接触孔区外的第一金属；选择性地刻蚀所述第二金属或多晶硅，使第二接触孔区之下的第二金属或多晶硅至少有一部分高于第二接触孔区外的第二金属或多晶硅。

通过本发明，能够有效缩小半导体结构的面积，从而提高集成电路的集成度，通过本发明可缩小5-20％的芯片面积。另外，在本发明中，不需要增加寄生电容/电阻就可以实现源区、漏区和栅区连接的自对准，并且能调整第一金属及第二金属(或多晶硅)被刻蚀掉的厚度从而平衡源区和漏区之间的电阻和电容，从而优化半导体器件的AC性能。并且，通过本发明提出的双级(double level)，例如“L”形或“T”形连接降低了对失对准(misalignment)的需求。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

如图1A-1C所示，为本发明实施例的半导体结构的示意图；

图2为现有技术中半导体结构的版图；

图3为本发明实施例提出的半导体结构的版图；

图4A-4L为本发明实施例形成上述半导体结构的中间步骤的示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

如图1A-1C所示，为本发明实施例的半导体结构的示意图，其中，图1A为本发明实施例的半导体结构的俯视图，图1B为图1A所示的半导体结构的A-A’剖面图(沿栅区)，图1C为图1A所示的半导体结构的B-B’剖面图(沿源区或漏区)。如图1A所示，该半导体结构包括衬底100，在本发明的一个实施例中，该半导体衬底可包括任何半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上硅)、碳化硅、砷化镓或者任何III/V族化合物半导体等。该半导体结构还包括：形成在衬底100中的源区200和漏区300(在此源区和漏区的标注仅是示意性的)，和形成在衬底100上的栅(gate)区400，栅区400包括形成在衬底100上的栅介质层500，以及形成在栅介质层500上的第二金属(或多晶硅)900(可参见图1B)，其中，栅介质层500可包括但不限于氮化物、氧化物、氮氧化物或者高k介质材料等。在本发明的一个实施例中，第一金属600可为W、Al、Cu、或者其他适合的金属。其中，参考图1C，源区200和漏区300之上分别具有第一接触孔区700，在本发明的一个实施例中，第一接触孔区700为第一层金属(M1)，优选地，该第一层金属为铜。第一接触孔区700通过第一金属600与源区200和漏区300相连，第一金属600和源区200和漏区300之间具有金属硅化物1000，第一接触孔区700之下的第一金属600至少有一部分高于第一接触孔区700外的第一金属600，即，第一金属600可为“L”形或“T”形，从而降低对失对准的需求，具体可参考图1B和图1C，但需要说明的是，图1B和图1C仅是示意性的。栅区400之上具有第二接触孔区800，第二接触孔区800通过第二金属900与栅区400相连，类似地，第二接触孔区800之下的第二金属900至少有一部分高于第二接触孔区800外的第二金属900，即，第二金属900可为“L”形或“T”形。在本发明的一个实施例中，第二金属为Ti、TiN、TiAlN或其组合、或者其他适合的金属等。

通过本发明提出的上述半导体结构能够有效地缩小半导体结构的面积，提高集成电路的集成度，具体地通过本发明可缩小5-20％的芯片面积。如图2所示，为现有技术中半导体结构的版图，如图3所示，为本发明实施例提出的半导体结构的版图，从两图的对比可以看出，本发明实施例能够有效地缩小半导体结构的面积，提高集成电路的集成度。

为了更好的理解本发明，本发明还提出了一种形成上述半导体结构的方法，包括以下步骤，具体可参考图4A-4L为本发明实施例形成上述半导体结构的中间步骤的示意图。

步骤1，形成衬底100。

步骤2，在衬底100上形成具有氮化物层(nitride cap)的栅堆叠区(栅区)400，如图4A所示，并形成侧墙。

步骤3，在栅堆叠区400两侧的衬底中注入形成源区200和漏区300。具体地，注入形成晕圈(Halo)或者扩展区，之后进行源、漏注入形成源区200和漏区300，如图4B所示。

步骤4，对源区200和漏区300进行金属硅化，并在源区200和漏区300之上淀积第一金属600，如图4C(剖面图)和4D(俯视图)所示。在本发明的一个实施例中，第一金属600可为W、Al、Cu、或者其他适合的金属。

步骤5，去除栅堆叠区400中的氮化物层，刻蚀多晶硅栅，并在栅堆叠区400中淀积第二金属900，之后进行CMP(化学机械抛光)。在本发明的一个实施例中，第二金属900可为Ti、TiN、TiAlN或其组合、或者其他适合的金属，如图4E(剖面图)和4F(俯视图)所示。

步骤6，选择性地刻蚀源区/漏区接触孔槽(contact bar)下的第一金属600(仅刻蚀第一金属600，而不刻蚀第二金属900)的一大部分，并掩模其他部分，使第一接触孔区700之下的第一金属600至少有一部分高于第一接触孔区700外的第一金属，即，第一金属600可为“L”形或“T”形，从而降低对失对准的需求，具体可参考图1B和图1C，具体如图4G(剖面图)和4H(俯视图)所示。

步骤7，选择性地刻蚀栅区接触孔槽的第二金属900，(仅刻蚀第二金属900，而不刻蚀第一金属600)的一大部分，并掩模其他部分，使第二接触孔区800之下的第二金属900至少有一部分高于第二接触孔区800外的第二金属900，即，第二金属900可为“L”形或“T”形，从而降低对失对准的需求，具体可参考图1B和图1C，具体如图4I(剖面图)和4J(俯视图)所示。

步骤8，淀积USG/LTO，并进行CMP，以暴露用于栅区、源区和漏区连接的接触孔，如图4K(剖面图)和4L(俯视图)所示。

通过本发明，能够有效缩小半导体结构的面积，从而提高集成电路的集成度，通过本发明可缩小5-20％的芯片面积。另外，在本发明中，不需要增加寄生电容/电阻就可以实现源区、漏区和栅区连接的自对准，并且能调整第一金属及第二金属被刻蚀掉的厚度从而平衡源区和漏区之间的电阻和电容，从而优化半导体器件的AC性能。并且，通过本发明提出的双级(double level)，例如“L”形或“T”形连接降低了对失对准的需求。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (8)

1.一种半导体结构，其特征在于，包括：

衬底；

形成在所述衬底中的源区和漏区，以及形成在所述衬底上的栅区，

其中，所述源区和漏区之上分别具有第一接触孔区，所述第一接触孔区通过第一金属与所述源区和漏区相连；所述第一金属经由先淀积，然后选择性地刻蚀源区/漏区接触孔槽的第一金属而形成；所述第一接触孔区之下的第一金属至少有一部分高于第一接触孔区外的第一金属，所述第一金属形成L形或T形接触，从而降低对失对准的要求；

所述栅区之上具有第二接触孔区，所述第二接触孔区通过第二金属或多晶硅与所述栅区相连；所述第二金属或多晶硅经由先淀积，然后选择性地刻蚀栅区接触孔槽的第二金属或多晶硅而形成；所述第二接触孔区之下的第二金属或多晶硅至少有一部分高于第二接触孔区外的第二金属或多晶硅，所述第一金属和第二金属或多晶硅具有L形或T形接触，从而降低对失对准的需求。

2.如权利要求1所述的半导体结构，其特征在于，在所述第二金属或多晶硅和衬底之间还包括栅介质层。

3.如权利要求1所述的半导体结构，其特征在于，在所述第一金属和衬底之间还包括金属硅化物层。

4.如权利要求1所述的半导体结构，其特征在于，所述第一金属为W、Al、Cu。

5.如权利要求1所述的半导体结构，其特征在于，所述第二金属为Ti、TiN、TiAlN。

6.一种形成权利要求1所述的半导体结构的方法，其特征在于，包括以下步骤：

形成衬底；

在所述衬底上形成栅堆叠区及侧墙；

在所述栅堆叠区两侧的衬底中注入形成源区和漏区；

对所述源区和漏区进行硅化并在所述源区和漏区之上淀积第一金属；

去除所述栅堆叠区中的多晶硅栅，并在所述栅堆叠区中淀积第二金属或多晶硅；

选择性地刻蚀源区/漏区接触孔槽的第一金属，使第一接触孔区之下的第一金属至少有一部分高于第一接触孔区外的第一金属，使所述第一金属形成L形或T形接触，从而降低对失对准的要求；

选择性地刻蚀栅区接触孔槽的第二金属或多晶硅，使第二接触孔区之下的第二金属至少有一部分高于第二接触孔区外的第二金属或多晶硅，使所述第二金属或多晶硅形成L形或T形接触，从而降低对失对准的要求；

淀积USG/LTO，并进行CMP，以暴露用于栅区、源区和漏区连接的接触孔。

7.如权利要求6所述的方法，其特征在于，所述第一金属为W、Al、Cu。

8.如权利要求6所述的方法，其特征在于，所述第二金属为Ti、TiN、TiAlN。

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