KR101922355B1 - 향상된 언클램핑 유도 스위칭 내성을 갖는 트랜지스터 구조체 - Google Patents

향상된 언클램핑 유도 스위칭 내성을 갖는 트랜지스터 구조체 Download PDF

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Abstract

향상된 언댐핑 유도 스위칭 내성을 갖는 LDMOS(laterally diffused metal oxide semiconductor) 트랜지스터 구조체에 관한 것이다. LDMOS는 모두 제1 도전형인 기판 및 제1 에피택셜층을 포함한다. 에피택셜층 위에 게이트 구조체가 있다. 모두 제2 도전형인 드레인 영역 및 소스 영역이 에피택셜층 내에 있다. 채널은 소스와 드레인 영역 사이에 형성되고 게이트 구조체 아래에 배치된다. 제1 도전형 바디 구조체는 게이트 구조체 아래에 적어도 부분적으로 형성되고 소스 영역 아래에서 횡방향으로 연장하며, 에피택셜층은 바디 구조체보다 낮은 농도로 도핑된다. 도전성 트렌치형 피드-스루 소자는 에피택셜층을 통과하고 기판과 소스 영역에 접촉한다. LDMOS는 소스 영역 아래에 형성되는 제1 도전형이며, 상기 바디 구조체 및 상기 트렌치형 피드-스루 소자에 횡방향으로 인접하고 그에 접촉하는 터브 영역을 포함한다.

Description

향상된 언클램핑 유도 스위칭 내성을 갖는 트랜지스터 구조체{TRANSISTOR STRUCTURE WITH IMPROVED UNCLAMPED INDUCTIVE SWITCHING IMMUNITY}
DC-DC 전력 공급장치에서, 전력/제어 MOSFET(metal oxide semiconductor field effect transistor)를 최적화하기 위해서는 도전 및 스위칭 손실 모두를 최소화할 필요가 있다. 예를 들면, LDMOS(laterally diffused MOSFET) 디바이스는 역사적으로 고주파수에서 매우 낮은 스위칭 손실을 요구하는 RF(radio frequency) 애플리케이션에 사용되었다.
반도체 산업에서는 UIS(unclamped inductive switching)이 가해질 때 애벌런치 전류(avalanche current)를 견뎌내는 능력으로 전력 MOSFET의 견고성을 정의한다. 전력 스위칭 애플리케이션에 대해, 인덕턴스는 모든 전기 회로에서 피할 수 없다. 즉, UIS 이벤트에서, 전력 MOSFET을 통해 스위칭 오프되는 회로에서의 인덕턴스는 계속해서 전력 MOSFET를 통해 전류를 푸시할 것이다. 이로 인해 트랜지스터 양단에 고전압이 제공되고, 이에 따라, 애벌런치 항복 및 고온과 같은 전력 MOSFET의 파괴를 초래한다. 따라서, 이러한 언클램프 유도 스위칭 이벤트는 전력 MOSFET 견고성에 대해 가장 중요한 도전과제 중 하나로 남아 있다.
인덕턴스의 중요한 특성 중 하나는 턴온 프로세스 동안 회로로부터 에너지를 흡수하고 턴오프 프로세스 동안 에너지를 회로로 방출할(release) 것이라는 것이다. 예를 들면, 인덕턴스를 통한 전류가 빠르게 턴오프될 때마다, 자기장은 대응하는 스위치 양단에 상당히 높은 전위를 구축할 수 있는 카운터 EMF(electromagnetic force)를 유도한다. 이러한 UIS 이벤트가 발생할 때, 인덕턴스에 저장된 에너지를 인계할 클램프 디바이스가 없기 때문에, 그러한 거대한 에너지가 전력 MOSFET 디바이스에 의해 소모되거나 또는 파괴된다. 즉, 트랜지스터가 스위치로서 사용될 때, 이러한 완전히 증강된 유도 전위가 트랜지스터의 정격 항복 전압을 훨씬 초과할 수 있거나, 또는 순간 칩 온도가 임계값에 도달하게 할 수 있다. 어떤 경우이든, 제어되지는 않은 UIS 이벤트에서의 전력 MOSFET은 돌발적인 고장을 경험하게 될 것이다.
따라서, 전력 MOSFET 디바이스는 생존해야 하고 UIS 이벤트가 지나간 후 다시 평상시대로 기능해야 한다. 예컨대, RF 애플리케이션 내에서의, 더 빠른 전력 스위칭을 위해, UIS 내성은 점점 더 도전과제이고 중요하다.
본 발명의 실시예에서, 반도체 트랜지스터 구조체가 설명된다. 이 구조체는 기판 및 그 기판에 인접한 에피택셜층을 포함한다. 기판 및 에피택셜층은 제1 도전형이다. 에피택셜층 위에 게이트 구조체가 위치된다. 에피택셜층 내에 모두 제2 도전형인 드레인 영역 및 소스 영역이 위치되고, 소스 영역과 드레인 영역 사이의 에피택셜층 내에 채널이 형성된다. 채널은 게이트 구조체 아래에 적어도 부분적으로 배치된다. 에피택셜층 내에 제1 도전형 바디 구조체가 위치되고, 바디 구조체는 적어도 부분적으로 게이트 구조체 아래에 형성되고 소스 영역 아래에 횡방향으로 연장된다. 에피택셜층은 바디 구조체보다 낮은 농도로 도핑된다. 전기 도전성 트렌치형 피드-스루 소자는 에피택셜층을 통과하여 제1 도전성 기판과 접촉하고 제2 도전형 소스 영역을 통과하고 접촉한다. 제1 도전형 터브 영역은 소스 영역 아래에 형성되고, 바디 구조체에 횡방향으로 인접하고 그와 접촉하며 또한 트렌치형 피드-스루 소자와 접촉한다.
본 발명의 다른 실시예에서, 반도체 트랜지스터 구조체가 설명된다. 상기 구조체는 기판 및 그 기판에 인접한 에피택셜층을 포함한다. 기판 및 에피택셜층은 제1 도전형이다. 게이트 구조체는 에피택셜층 위에 위치된다. 모두 제2 도전형인 드레인 영역과 소스 영역이 에피택셜층 내에 위치되어, 채널이 소스 영역과 드레인 영역 사이의 에피택셜층에 형성된다. 채널은 게이트 구조체 아래에 적어도 부분적으로 정렬된다. 드레인 영역은 드레인 콘택트에 액세스가능하고 게이트 구조체로부터 이격되는 제1 영역을 포함한다. 드레인 영역은 또한 제1 영역 아래에 적어도 부분적으로 위치되는, 에피택셜층 내의 제2 영역을 포함한다. 제2 영역은 제1 영역보다 낮은 농도로 도핑된다. 또한, 제2 영역은 게이트 구조체 아래에 적어도 부분적으로 연장된다. 제2 영역은 게이트 구조체의 에지 내에 대략적으로 정렬된다. 제1 도전형 클램프 영역이 제1 영역 아래에 위치되고, 제2 영역은 제1 영여과 클램프 영역 사이에 샌드위치된다.
또 다른 실시예에서, 반도체 구조체를 제조하는 방법이 설명된다. 방법은 기판을 제공하는 단계, 및 기판에 인접한 에피택셜층을 형성하는 단계를 포함한다. 기판 및 에피택셜층은 제1 도전형이다. 방법은 에피택셜층 위에 위치된 게이트 구조체를 형성하는 단계를 포함한다. 방법은 에피택셜층 내에 드레인 영역 및 소스 영역을 형성하는 단계를 포함하고, 채널은 소스와 드레인 영역 사이에 그리고 적어도 부분적으로 상기 게이트 구조체 아래에 정렬된다. 드레인 및 소스 영역은 제2 도전형이다. 방법은 에피택셜층 내에 제1 도전형 바디 구조체를 형성하는 단계를 포함하고, 바디 구조체는 게이트 구조체 아래에 적어도 부분적으로 형성되고 소스 영역 아래에서 횡방향으로 연장된다. 방법은 소스 영역 아래에 그리고 바디 구조체에 횡방향으로 인접하여 그와 접촉하는 터브 영역을 형성하는 단계를 포함하고, 터브 영역은 제1 도전형을 포함한다.
본 개시의 다양한 실시예의 이들 및 다른 목적 및 이점은 다양한 도면에 도시된 실시예의 다음의 상세한 설명을 읽음으로써 당업자에게 인식될 것이다.
본 명세서에 통합되고 그의 일부를 형성하며 유사한 참조부호는 유사한 구성요소를 지칭하는 첨부 도면은 본 개시의 실시예를 도시하고, 설명과 함께 본 개시의 원리를 설명하는 역할을 한다.
도 1a는 본 개시의 일 실시예에 따라 MOSFET의 p형 영역에 걸친 횡방향 저항을 줄이도록 구성된, 소스 영역 아래에 위치된 p형 터브 영역(p-type tub region)을 포함하는 전력 MOSFET의 단면도이다.
도 1b는 본 개시의 일 실시예에 따라 MOSFET의 p형 영역에 걸친 횡방향 저항을 줄이도록 구성된, 소스 영역 아래의 p형의 제1 및 제2 터브 영역을 포함하는 전력 MOSFET의 단면도이다.
도 1c 및 도 1d는 본 개시의 실시예에 따라 드레인 소스 접합 양단의 전압을 클램핑하도록 구성된, 드레인 영역 및 LDD(lightly doped drain) 아래의 p형 클램프 영역을 각각 포함하하는 전력 MOSFET의 단면도이다.
도 2는 본 개시의 일 실시예에 따라 도 1a 내지 도 1d에 설명된 전력 MOSFET에 대한 디바이스 UIS 내성 결과를 도시하는 그래프이다.
도 3은 본 개시의 일 실시예에 따라 MOSFET의 p형 영역에 걸친 횡방향 저항을 줄이도록 구성된, 소스 영역 아래에 위치된 p형 터브 영역을 포함하는 전력 MOSFET을 제조하기 위한 방법을 도시하는 흐름도이다.
도 4a 내지 도 4i는 본 개시의 실시예에 따라 다양한 제조 단계에서 향상된 UIS 내성을 위해 구성된 전력 MOSFET 디바이스의 구성요소를 도시하는 단면도이다.
이제, 본 개시의 다양한 실시예가 상세히 설명될 것이고, 실시예의 예가 첨부 도면에 도시된다. 이들 실시예와 결합하여 설명되지만, 예는 이들 실시예에 대한 개시를 제한하고자 하는 것이 아니라는 것을 이해할 것이다. 반대로, 개시는 청구범위에 정의된 개시의 사상 및 범위 내에 포함될 수 있는 대체예, 수정예 및 균등물을 포함하고자 한다. 더욱이, 본 개시의 다음의 상세한 설명에서, 본 개시의 철저한 이해를 제공하고자 다수의 특정 세부사항이 설명된다. 그러나, 본 개시는 이들 특정 세부사항 없이도 실시될 수 있다는 것이 이해될 것이다. 다른 예에서, 잘 알려진 방법, 절차, 컴포넌트 및 회로는 본 개시의 양상을 불필요하게 모호하게 하는 것을 피하기 위해 상세히 설명되지 않는다.
본 발명의 다음의 상세한 설명에서, 본 발명의 철저한 이해를 제공하고자 다수의 특정 세부사항이 설명된다. 그러나, 본 발명은 이들 특정 세부사항 없이도 또는 그의 균등물과 함께 실시될 수 있다는 것을 당업자는 인식할 것이다. 다른 예에서, 잘 알려진 방법, 절차, 컴포넌트 및 회로는 본 발명의 양상을 불필요하게 모호하게 하는 것을 방지하기 위해 상세히 설명되지 않는다.
이어지는 상세한 설명의 일부는 반도체 디바이스를 제조하기 위한 동작의 절차, 로직 블록, 프로세싱, 및 다른 기호 표현으로 제시된다. 이들 설명 및 표현은 반도체 디바이스 제조의 당업자가 그들의 작업의 요지를 다른 당업자에게 가장 효과적으로 전달하기 위해 당업자에 의해 사용되는 수단이다. 본 출원에서, 절차, 로직 블록, 프로세스 등은 원하는 결과로 이어지는 명령어 또는 단계의 자체 일관성이 있는 시퀀스인 것으로 인식된다. 단계는 물리적 양의 물리적 조작을 요구하는 것이다. 그러나, 이들 모두 및 유사한 용어는 적절한 물리적 양과 관련이 있고 이들 양에 적용되는 단순히 편리한 라벨이란 것을 유의해야 한다. 다음의 논의에서 달리 특별히 설명되지 않는다면, 본 출원에 걸쳐, "형성하는", "수행하는", "제공하는", "연장하는", "증착하는", "에칭하는" 등과 같은 용어를 이용하는 논의는 반도체 디바이스 제조의 행위 및 프로세스를 지칭한다는 것이 이해된다.
여기서 사용되는 바와 같이, 문자 "n"은 n형 도펀트를 지칭하고, 문자 "p"는 p형 도펀트를 지칭한다. 하나 이상의 플러스 기호 "+" 또는 하나 이상의 마이너스 기호 "-"은 도펀트의 상대적으로 높은 또는 상대적으로 낮은 농도를 나타내는데 각각 사용된다.
용어 "채널"은 여기서 수용되는 방식(accepted manner)으로 사용된다. 즉, 전류는 소스 연결부(source connection)에서 드레인 연결부(drain connection)로, 채널의 FET(field effect transistor) 내에서 움직인다. 채널은 n형 또는 p형 반도체 물질 중 하나로 만들어질 수 있다; 따라서, FET는 n-채널 또는 p-채널 디바이스 중 어느 하나로 특정된다.
명세서에 걸쳐 n-채널 디바이스의 맥락에서 설명되지만, 본 발명에 따른 실시예는 이에 한정되는 것이 아니다. 즉, 여기서 설명되는 특징은 p-채널 디바이스에서도 이용될 수 있다. 따라서, 이러한 설명은 n형 도펀트 및 재료를 대응하는 p형 도펀트 및 재료로 치환함으로써 p-채널 디바이스에 용이하게 매핑될 수 있고, 그 역도 마찬가지이다.
일반적으로 UIS 이벤트 동안, 전력 MOSFET 디바이스는 애벌런치 모드에서 동작하고, 여기서, 디바이스의 드레인 대 소스 p-n 접합이 파괴되고 인덕턴스에 누적된 전력이 애벌런치 전류에 의해 소실될 것이다. 이러한 애벌런치 전류는 결국 제로로 내려갈 것이고, 따라서, 기생 바이폴라 트랜지스터가 트리거되지 않는다면, 디바이스는 정상 상태로 복귀하고 이전과 같이 기능을 할 것이다. UIS 이벤트 동안 기생 바이폴라 트랜지스터가 턴온하면, 애벌런치 전류는 매우 빠르게 증가할 것이고, 디바이스 양단의 전압은 애벌런치 항복 전압 이하로 강하하고, 전력 소실로 인해 디바이스를 자신의 녹는점 위로 가열하여 디바이스가 물리적으로 번 아웃(burn out)되어 파괴될 것이다. 본 발명의 실시예는 기생 바이폴라 트랜지스터가 턴온하는 것을 방지하는 한편 디바이스를 통해 상이한 애벌런치 전류 경로를 촉진함으로써 UIS 이벤트가 생존하도록 구성된다.
도 1a 내지 도 1d는 다양한 구성에서 UIS 내성을 향상시킬 수 있는 전력 MOSFET(100A-100D)의 단면도이다. 즉, 도 1a 내지 도 1d 각각은 UIS 이벤트 동안 하나 이상의 애벌런치 전류 경로를 촉진하는 다른 공통 특징과 결합하여 고유한 특징을 포함한다. 전력 MOSFET(100A-100D)에 도시된 공통 특징이 이하에 설명된다. 도 1a 내지 도 1d에 도시된 동일한 특징은 유사한 참조부호에 의해 식별되고 따라서 MOSFET(100A-100D) 각각에서 유사한 기능을 수행한다.
도 1a 내지 도 1d에 도시된 전력 MOSFET(100A-100D)은 LDMOS(laterally diffused MOSFET) 디바이스이다. 특히, LDMOS 구조체는 소스 영역을 기판에 접속하고 또한 게이트 실드에 접속한다. 또한, 금속 피드-스루(예를 들면, 텅스텐)는 게이트 실드, n+ 소스 영역, 및 p+ 기판과 접촉한다. 도 1a 내지 도 1d에 도시된 텅스텐 피드-스루 LDMOS 디바이스는 낮은 전력 소실 및 향상된 UIS 이벤트 내성을 갖는 RF 애플리케이션에 적절하다.
특히, 고농도로 도핑된 기판(102) 위에 에피택셜층(106)이 성장된다. 에피택셜층(106)과 기판(102) 모두는 제1 도전형이다. 예를 들면, 도 1a 내지 도 1d에 도시된 바와 같이, 고농도로 도핑된(예를 들면, p++) 기판(102) 위에 p형 에피택셜층(106)이 성장된다. 에피택셜층(106)은 추가의 구조체, 층 또는 영역을 포함할 수 있다.
게이트 구조체(115)는 에피택셜층(106) 위에 위치된다. 예를 들면, 게이트 구조체(115) WSix(텅스텐 실리사이드)층(117) 및 폴리실리콘층(118)을 포함한다. 도시된 바와 같이, 게이트 구조체(115)는 게이트 산화물층(112) 위에 형성되고, 폴리실리콘층(118)이 게이트 산화물층(112)과 텅스텐 실리사이드층(117) 사이에 샌드위치되어 있다.
모두 제2 도전형인 드레인 영역(108)과 소스 영역(104)이 에피택셜층(106) 내에 형성된다. 예를 들면, MOSFET(100A-100D)에 n+ 드레인 영역(108)이 형성되고 n+ 소스 영역 n+(104)이 형성된다. 동작 동안, 소스 영역(104)과 드레인 영역(108) 사이의 에피택셜층(106)에 채널이 형성된다. 채널은 게이트 구조체(115) 아래에 적어도 부분적으로 배치된다. 도시된 바와 같이, 에피택셜층(106)과 기판 층(102)은 역-바이어싱 접합 및 MOSFET 채널에 의해 드레인 콘택트(122)로부터 분리된다.
또한, 드레인 영역(108) 아래에 추가의 임플란트를 사용하여 제2 도전형 저농도로 도핑된 영역을 형성한다. 예를 들면, n형의 저농도로 도핑된(n-LDD) 영역(111)이 게이트 구조체(115) 아래의 적어도 일부로부터 드레인 영역(108)으로 횡 방향으로 연장된다. n-LDD 영역(111)은 일 실시예에서 제1 드레인 영역(108)보다 저농도로 도핑된다.
도 1a 내지 도 1d에 도시된 바와 같이, 소스 영역(104)은 게이트 구조체(115)의 에지와 거의 정렬된다. 일 실시예에서, 소스 영역(104)는 게이트 구조체(115) 아래의 에피택셜층(106)에서 횡 방향으로 연장된다.
채널을 통한 전류 흐름을 향상시키기 위해, 추가의 임플란트(도시 생략)가 수행되어 에피택셜 농도를 선택적으로 증가시킬 수 있다. 예를 들면, 제1 도전형 바디 구조체(109)가 에피택셜층(106) 내에 형성된다. 에피택셜층(106)은 바디 구조체보다 저농도로 도핑된다. 예를 들면, p형 바디 구조체(109)는 게이트 구조체(115) 아래의 에피택셜층(106) 내에 적어도 부분적으로 형성된다. p형 바디 구조체(109)는 또한 소스 영역(105)으로 연장된다.
다른 공통된 특징은 게이트 구조체(115) 아래에 게이트 산화물(112)과 결합하여 형성되는 산화물층(112)을 포함한다. 즉, 산화물층(112)은 게이트 구조체(115)를 측면 및 위에서 둘러싸도록 형성된다.
또한, 게이트 실드(115)는 산화물층(112) 위에 형성된다. 도시된 바와 같이, 게이트 실드(114)는 산화물층(112) 위에 형성된다. 더욱이, 게이트 실드(114)는 소스 영역(104)과 접촉하고, TI/TIN(titanium/titanium nitride) 장벽(121)을 통해 소스-대-기판 피드-스루 전극(120)에 접속되어 디바이스의 게이트 구조체(115)와 드레인 영역(108) 간의 전기장을 감소시킨다. 게이트 실드(114)는 드레인 콘택트(122)로부터 분리된다. 장벽(121)은 피드-스루 소자(120)의 내부를 따라 형성된다. 양호한 고주파 성능 및 향상된 항복전압 특성을 위해, 게이트 실드 저항은 게이트 실드를 국부적으로 소스 영역(104)에 연결함으로써 낮아진다. 도시된 게이트 실드(114)는 고농도로 도핑된 폴리실리콘을 포함한다.
더욱이, 게이트 실드(114) 및 산화물층(112)의 일부 위에 TEOS 층(116)이 형성된다. TEOS 층(116) 또한 TI/TIN 장벽(121)과 접촉한다. 더욱이, TEOS 층(116) 위에 LTO(low temperature oxide) 층(124)이 형성된다. 도시된 바와 같이, LTO 층(124)은 피드-스루 소자(120) 및 TEOS 층(116)의 표면 위에 형성된다. 또한, LTO 층(124) 위에 BPSG(borophosphosilicate glass) 층(126)이 형성된다.
장벽층(152)은 드레인 콘택트(122)용으로 사용되는 트렌치와 라인을 맞추고 BPSG 층(126)의 표면 위에 연장되어 형성된다. 일 실시예에서, 장벽층(152)은 Ti 층 및 TiN 층을 포함한다. 트렌치는 텅스텐으로 채워져 드레인 콘택트(122)를 형성한다.
드레인 콘택트(122) 및 소스-대-기판 피드-스루 소자(120)는 일 실시예에서 텅스텐으로 채워진다. 텅스텐은 실리콘과 양호한 열 계수 정합을 제공하고 도핑된 실리콘의 형성에 더 낮은 저항을 제공한다.
장벽층(152) 위에 금속층(120)이 형성된다. 금속층(130)은 드레인 콘택트(122)와 접촉한다. 예를 들면, 금속층(130)은 티타늄층 및 알루미늄층을 홀로 또는 조합하여 포함한다. 따라서, 피드-스루 소자(120)는 LTO층(124)과 BPSG층(126)에 의해 금속층(130)으로부터 분리된다.
MOSFET 디바이스(100A-100D)는, 제한되는 것은 아니지만, 소스 컨택트(도시 생략), 소스 영역(104), 드레인 영역(108), 에피택셜층(106) 내의 구조체, 기판층(102), 드레인 콘택트(122), 및 피드-스루 소자(120)를 포함하는 회로를 완성하기 위해 전위를 게이트 구조체(115)에 인가함으로써 동작된다.
오프 상태로 스위칭할 때, MOSFET 디바이스(100A-100D)는 두 개의 애벌런치전류 경로 - 횡방향 전류 경로 및 수직 전류 경로를 생성한다. 도 1a 및 도 1b의 MOSFET(100A 및 100B)은 디바이스의 n-p-n 접합을 턴온하지 않는 횡방향 전류 경로를 촉진하고, 도 1c 및 도 1d의 MOSFET(100C 및 100D)는 수직 전류 경로를 촉진한다.
이제, 도 1a를 참조하면, 소스 영역(104)을 피하는 횡방향 전류가 촉진되어 UIS 이벤트 동안 기생 바이폴라 n-p-n(드레인-바디-소스) 트랜지스터를 턴온하는 것을 피할 수 있다. 횡방향 애벌런치 전류가 생성되고, 이 전류는 적절히 제어될 때 인덕터에 저장된 누적된 전력을 소실하도록 구성된다. MOSFET(100A)의 p형 영역의 적절한 구성을 통해, 횡방향 애벌런치 전류는 기생 바이폴라 트랜지스터가 턴온되지 않도록 제어된다. 그러나, 기생 바이폴라 트랜지스터가 드레인 대 소스 양단에서 턴온한다면, 횡방향 애벌런치 전류는 빠르게 급등하여(spike) 디바이스를 자신의 녹는점 이상으로 가열시킬 것이다. 또한, 기생 바이폴라 트랜지스터가 턴온하면, 전압은 UIS 이벤트 동안 항복 전압 아래에 붕괴되고, 디바이스는 사양 요구사항을 만족시키는 것을 실패하게 될 것이다. 본 발명의 실시예는 소스 영역(104) 아래의 p형 영역에 걸친 저항을 감소시킴으로써 횡방향 애벌런치 전류를 제어한다.
따라서, 전력 MOSFET(100A)은 바디 영역(109) 저항을 줄이도록 구성되거나 또는 디바이스에 걸친 횡방향 저항을 줄이는 또 다른 방식을 사용하도록 구성된다. 이것은 소스 영역으로 형성된 n-p-n 접합을 턴온하지 않는 바디 영역을 통한 제어된 횡방향 전류를 촉진함으로써, UIS 이벤트 동안 전압을 중요한 단계에서 항복 전압 위로 유지한다. 특히, 바디 영역(109) 저항의 감소는 도 1a의 터브 영역(tub region)(170)과 같은 추가의 p형 도핑 영역을 형성함으로써 달성된다.
특히, 도 1a는 본 개시의 일 실시예에 따라 소스 영역 아래에 형성되고, 바디 구조체에 횡방향으로 인접하고, 바디 구조체와 접촉하는 제1 도전형인 제1 터브 영역(170)을 포함하는 전력 MOSFET(100A)의 단면도이다. 도 1a에서, 제1 터브 영역(170)은 p형으로서 도시되어 있고, 소스 영역(104) 아래에 위치되어 있다. 제1 p형 터브 영역(170)은 MOSFET(100A)의 p형 영역(예를 들면, p-바디(109), p-터브-1(170), 및 에피택셜층(106)에 걸쳐 횡방향 저항을 줄이도록 구성된다. 제1 터브 영역(170)을 통한 p-바디에서의 저항 감소는, 드레인 영역(108)으로부터 시작하여 n-LDD 영역(111)을 따라, p-바디(109) 및 제1 터브 영역(170)을 통해, 피드-스루 소자(120)을 통해 진행하고 기판(102)을 나가는 횡방향 애벌런치 전류 경로를 촉진한다. 전기적 도전성 트렌치형 피드-스루 소자(120)는 에피택셜층(106)을 통과하고 제1 도전형 기판(102)과 접촉하고 또한 제2 도전형 소스 영역(104)과 접촉한다. 일 실시예에서, TiTiN 장벽(121)은 피드-스루 소자(120)에 인접한다. 애벌런치 전류 경로가 소스 영역(104)을 피해감으로써, 기생 바이폴라 트랜지스터의 n-p-n 접합을 오프 상태로 유지한다는 것을 유의하자.
일 실시예에서, 고농도로 도핑된 제1 터브 영역(170)이 소스 영역(104) 아래에 적어도 부분적으로 형성되고 바디 구조체(109)에 횡방향으로 인접하고 접촉한다. 또한, 제1 터브 영역(170)은 장벽(121) 및 피드-스루 소자(120)에 인접하고 접촉한다. 즉, 장벽(121) 및 피드-스루 소자(120)는 하나의 구조체로서 처리된다. 바디 구조체(109)는 일 실시예에서 제1 터브 영역(170)보다 낮은 농도로 도핑된다. 다른 실시예에서, 제1 터브 영역(170)은 소스(104) 및 추가로 게이트 구조체(115) 아래에 횡방향으로 연장된다.
이제, 도 1b를 참조하면, 본 개시의 일 실시예에 따라 제1 도전형인 제1 터브 영역(170) 및 제2 터브 영역(175)을 포함하는 전력 MOSFET(100B)의 단면도에 전력 MOSFET의 p형 영역에 걸친 횡방향 저항의 추가 감소가 도시되어 있다. 추가의 제2 터브 영역(175)은 또한 소스 영역(104) 아래에 위치된 바디 영역(109)의 저항을 줄인다. 이 방식에서, 제2 터브 영역(175)은 소스 영역으로 형성된 n-p-n 접합을 턴온하지 않는 바디 영역을 통한 제어된 횡방향 전류를 촉진하고, 이것은 UIS 이벤트 동안 중요한 단계에서 전압을 항복 전압 위로 유지한다.
도 1b에 도시된 바와 같이, p형 제2 터브 영역(175)은 제1 터브 영역(170) 아래에 적어도 부분적으로 형성되고 또한 피드-스루 소자(120) 및 장벽(121)에 인접하여 형성되어 접촉한다. 또한, 제2 터브 영역(175)은 기판(102)을 접촉하는 방식으로 형성되거나, 또는 터브 영역(175)이 p형 버퍼 또는 기판층(102) 아래로 완전히 도달하도록 구성되는 또 다른 방식으로 형성된다. 몇몇 실시예에서, 제1 터브 영역(170) 및 제2 터브 영역은 소스 영역(104) 아래 그리고 추가로 게이트 구조체(115)의 아래의 p형 에피택셜층(106)으로 횡으로 연장한다.
일 실시예에서, 제2 터브 영역(175)은 제1 터브 영역(170)보다 낮은 농도로 도핑된다. 또한, p형 바디 구조체(109)는 제1 터브 영역(170) 및 제2 터브 영역(175) 각각보다 낮은 농도로 도핑된다. 각각 제1 및 제2 터브 영역(170 및 175)을 통한 p-바디(109)에서의 저항 감소는 드레인 영역(108)에서 시작하여 n-LDD 영역(111)을 따라, p-바디(109), 제1 터브 영역(170), 제2 터브 영역(175)을 통해, 피드-스루 소자(120)를 통해 진행하고 기판(102)에서 나가는 횡방향 애벌런치 전류 경로를 촉진한다. 애벌런치 전류는 소스 영역(104)을 피해감으로써 기생 바이폴라 트랜지스터의 n-p-n 접합을 오프 상태로 유지한다는 것을 유의하자.
도 1c 및 도 1d는 본 개시의 실시예에 따라 드레인 소스 접합에 걸친 전압을 클램핑하도록 구성된, 드레인 영역 및 LDD 영역 아래의 제1 도전형인 클램프 영역을 각각 포함하는 전력 MOSFET(100C 및 100D)의 단면도이다. MOSFET(100C 및 100D)은 UIS 이벤트 동안 수직 애벌런치 전류 경로를 촉진하도록 구성된다. 보다 상세하게, 대응하는 MOSFET에서의 수직 전류 경로에 걸친 전류가 증가함으로써 횡방향 애벌런치 전류 경로에 흐르는 전류의 총량을 감소시킬 수 있다. 횡방향 경로에서의 전류의 감소는 소스 영역(104)으로 형성된 기생 바이폴라 n-p-n 트랜지스터가 UIS 이벤트 동안 오프 상태로 남아있게 되는 것을 보장한다.
UIS 이벤트 동안, MOSFET 디바이스 내에 높은 전기장을 갖는 두 위치가 발생한다. 화살표(195)로 표시된 영역에 생성된 전기장은 게이트 구조체(115)로 형성된 p-n 접합에 걸쳐 횡방향 애벌런치 전류를 촉진한다. 화살표(190)으로 표시된 영역에 발생된 전기장은 n-LDD(111)와 p형 에피택셜층(106) 사이에 형성된 p-n 접합에 걸쳐 수직 애벌런치 전류를 촉진한다. 본 발명의 실시예는 화살표(190)으로 표시된 영역 내의 p-n 접합에 걸친 전기장을 증가시킴으로써 횡방향 애벌런치 전류에 비해 수직 애벌런치 전류를 촉진한다. 예를 들면, 횡방향 애벌런치 전류와 수직 애벌런치 전류 간의 전류 비율은 화살표(190 및 195)로 표시된 두 위치에서의 전기장의 비율과 관계된다. 화살표(195)로 표시된 영역의 전기장에 비해 화살표(190)로 표시된 영역에서의 전기장을 더 높게 선호함으로써 대응하는 횡방향 애벌런치 전류에 비해 더 높은 수직 애벌런치 전류를 촉진한다.
도 1c의 MOSFET(100C)은 UIS 이벤트 동안 최대의 수직 전기장에 비교할 때 최대의 횡방향 전기장을 낮춤으로써 횡방향 애벌런치 전류를 줄이도록 구성된다. 이것은 드레인-대-소스 접합을 클램핑함으로써 달성된다. 특히, 제1 도전형 고농도로 도핑된 클램프 영역(180)(클램프-A)이 드레인 아래에 위치된다.
도 1c에 도시된 바와 같이, 드레인은 드레인 콘택트(122)에 액세스가능한 제1 드레인 영역(108)을 포함한다. 제1 드레인 영역(108)은 게이트 구조체(115)와 이격되어 있다. 드레인 또한 제1 드레인 영역(108)보다 낮은 농도로 도핑된 제2 드레인 영역(n-LDD(111))을 포함한다. 제2 드레인 영역(111)은 에피택셜층(106) 내에 제1 드레인 영역 아래에 위치된다. 제2 드레인 영역(111)은 게이트 구조체(115) 아래에 적어도 부분적으로 연장된다.
도 1c에서, 클램프 영역(180)은 p형이고 제1 드레인 영역(108) 아래에 위치되고, 제2 드레인 영역(n-LDD(111))이 제1 드레인 영역(108)과 클램프 영역(180)을 분리한다. 일 실시예에서, p형 에피택셜층(106)은 p형 클램프 영역(180)보다 저농도로 도핑된다. 클램프 영역(180)은 에피택셜층(106) 내에 형성된다. 일 실시예에서, 클램프 영역(180)은 제1 드레인 영역(108)의 에지와 개략적으로 정렬된다. 따라서, 클램프 영역(180)은 MOSFET(100c)에서 횡방향 전기장에 비해 수직 전기장을 증가시키도록 구성된다. 이 방식에서, 제1 드레인 영역(108)에서 시작하고 n-LDD 영역(111)을 통해, 클램프 영역(180)을 통해, 에피택셜층(106)을 통해 진행하고 기판(102)으로 진행하는 수직 애벌런치 전류 경로가 촉진된다.
도 1d의 MOSFET(100D)은 또한 UIS 이벤트 동안 최대의 수직 전기장에 비교할 때 최대의 횡방향 전기장을 낮춤으로써 횡방향 애벌런치 전류를 줄이도록 구성된다. 이것은 또한 드레인-대-소스 접합을 클램핑함으로써 달성된다. 특히, 제1 도전형인 고농도로 도핑된 클램프 영역(185)(클램프-B)은 드레인 아래에 위치된다. 도 1d의 클램프 영역(185)은 도 1c의 클램프 영역(180)보다 더 횡방향으로 연장된다. 즉, 클램프 영역(185)은 제1 드레인 영역(108)으로부터 게이트 구조체(115)를 향하여 에피택셜층(106)에서 더 횡방향으로 연장된다.
도 1d에서, n형 클램프 영역(185)은 제2 드레인 영역(111) 아래에 위치된다. 따라서, 제2 드레인 영역(n-LDD(111))은 제1 드레인 영역(108)과 클램프 영역(185) 사이에 샌드위치된다. 클램프 영역(185)은 에피택셜층(106) 내에 형성된다. 일 실시예에서, 클램프 영역(185)은 제2 드레인 영역(111)의 에지와 개략적으로 정렬된다. 클램프 영역(185)은 MOSFET(100D)에서 횡방향 전기장에 비해 수직 전기장을 증가시키도록 구성된다. 이 방식에서, 제1 드레인 영역(108)에서 시작하고 n-LDD 영역(111)을 통해, 클램프 영역(180)을 통해, 에피택셜층(106)을 통해 기판(102)으로 진행하는 수직 애벌런치 전류 경로가 촉진된다.
본 발명의 실시예는 바디 영역 저항을 줄임으로써(예를 들면, MOSFET(100A 및 100B) 및/또는 수직 애벌런치 전류를 더 촉진함으로써 횡방향 애벌런치 전류를 줄임으로써(예를 들면, MOSFET(100C 및 100D)) UIS 이벤트 내성을 향상시킨다. 본 발명의 실시예는 다음의 터브 영역(170), 터브 영역(175), 클램프 영역(180), 및 클램프 영역(185) 중 하나 이상을 포함하는 다양한 구성을 지원한다.
도 2는 본 개시의 실시예에 따라 도 1a 내지 도 1d에 설명된 전력 MOSFET에 대한 디바이스 UIS 내성 결과를 도시하는 그래프(200)이다. 도시된 바와 같이, 바(210)는 본 발명의 실시예에서 설명된 특징(예를 들면, 터브 및/또는 클램프 영역) 중 어느 것도 포함하지 않는 종래 전력 MOSFET에 대한 UIS 내성 응답을 도시한다. 또한, 바(220)는 본 발명의 일 실시예에서, 도 1a의 MOSFET(100A)에 대한 UIS 내성 응답을 도시한다. 바(220)에 도시된 UIS 내성 응답은 바(210)에 도시된 종래 전력 MOSFET에 대한 것보다 약 5배 더 좋다. 더욱이, 바(230)는 일 실시예에서, 도 1b의 MOSFET(100B)에 대한 UIS 내성 응답을 도시한다. 도시된 바와 같이, MOSFET(100B)는 MOSFET(100A)보다 더 좋은 UIS 내성 응답을 갖는다. 바(240)는 도 1c의 MOSFET(100C)에 대한 UIS 내성 응답을 도시하고, 바(250)는 도 1d의 MOSFET(100D)에 대한 UIS 내성 응답을 도시한다. 도시된 바와 같이, MOSFET(100D)에 대한 UIS 내성 응답은 MOSFET(100C)에 대한 것보다 약간 더 좋다. 그러나, MOSFET(100C 및 100D) 모두에 대한 UIS 내성 응답은 종래 MOSFET 디바이스의 UIS 내성 응답보다 약 9배 더 좋다.
도 4a 내지 도 4i와 함께 도 3은 본 발명의 실시예에 따라 전력 MOSFET 디바이스를 제조하는 프로세스를 도시한다. 특정 단계가 개시되어 있지만, 그러한 단계는 단지 예이다. 즉, 본 발명에 따른 실시예는 다양한 다른 단계 또는 언급된 단계의 변형을 수행하는데 적절하다. 도면은 실제 크기에 비례하지 않으며, 단지 구조체의 일부뿐만 아니라 그들 구조체를 형성하는 다양한 층이 도면에 도시될 수 있다. 더욱이, 여기서 논의된 프로세스 및 단계와 함께 추가의 제조 프로세스 및 단계가 수행될 수 있다. 즉, 여기서 도시되고 설명된 단계 전에, 그 사이에, 및/또는 그 후에 다수의 프로세스 단계가 있을 수 있다. 또한, 단계의 순서는 여기서 설명된 것과 상이할 수 있다. 본 발명에 따른 실시예는 주변 구조체, 프로세스 및 단계에 심각한 영향을 미치지 않고 종래의 디바이스 또는 프로세스의 일부를 대체하거나 또는 그와 결합하여 사용될 수 있다.
특히, 도 3은 본 개시의 실시예에 따라, 소스 영역 아래의 바디 영역에 걸친 횡방향 저항을 줄이고 및/또는 수직 애벌런치 전류를 증가시키도록 구성된 전력 MOSFET을 제조하기 위한 방법을 도시하는 흐름도(300A)이다. 특히, 흐름도(300A)는 소스 영역 아래에 위치된 터브 영역을 포함하는 전력 MOSFET의 제조를 제공한다. 또한, 도 4a 내지 도 4i는 본 개시의 실시예에 따라 다양한 제조 단계에서 향상된 UIS 내성을 위해 구성된 전력 MOSFET 디바이스의 구성요소를 도시하는 단면도이다.
310에서, 방법은 제1 도전형인 기판을 제공하는 단계를 포함한다. 예를 들면, n-채널 디바이스에 대해, 제1 도전형은 p형을 포함한다. 또한, p-채널 디바이스에 대해, 제1 도전형은 n형을 포함한다. 도 4a 내지 도 4i와 일치하게, 고농도로 도핑된 p++ 기판이 제공된다. 예를 들면, 도 4a는 MOSFET의 제조시 예비 단계 400A의 단면을 도시하는 도면이고 p++ 기판(402)을 포함한다.
320에서, 방법은 기판에 인접한 에피택셜층을 형성하는 단계를 포함하고, 에피택셜층은 제1 도전형을 포함한다. 예를 들면, p형 에피택셜층(406)이, 도 4a에 도시된 바와 같이, 고농도로 도핑된(예를 들면, p++) 기판(402) 위에 성장된다. 에피택셜 농도를 선택적으로 향상시키기 위해 추가의 p형 임플란트(도시 생략)가 실행될 수 있다.
희생 산화물층(도시 생략)이 성장되고 벗겨질 수 있다. 다음에, 게이트 산화물층이 성장된다. 게이트 산화물층은 후에 형성되는 게이트 구조체를 둘러싸는 산화물층과 결합될 수 있다.
다음에, 게이트 구조체를 형성하기 위한 전조로서 게이트 산화물 위해 도핑된 폴리실리콘 및 WSix(텅스텐 실리사이드)가 증착된다. 일부 실시예들에서, 단지 도핑된 폴리실리콘층만이 증착되어 이후에 형성되는 게이트 구조체는 WSix를 포함하지 않는다. 예를 들면, 게이트 구조체(415)는 도 4a의 에피택셜층(406) 위에 증착된 것으로 도시되어 있다. 게이트 구조체(415)의 형성은 일 실시예에서 게이트 구조체가 형성될 영역 위에 포토레지스트(도시 생략)를 선택적으로 증착하기 위한 포토리소그래픽 프로세스를 포함한다. 플라즈마 에칭 단계를 사용하여, 게이트 구조체가 형성되는 영역의 외부에 있는 WSix 및 도핑된 폴리실리콘을 제거할 수 있다. 에칭은 적어도 어느 정도의 게이트 산화물층이 남아있도록 수행된다. 이 방식에서, 방법은 330에서 에피택셜층(406) 위에 위치되는 WSix층 및 폴리실리콘층을 포함하는 게이트 구조체(415)를 형성하는 단계를 포함한다.
에피택셜층(406)에 추가의 구조체를 형성하기 위해 추가의 임플란트 단계가 수행된다. 예를 들면, 또 다른 포토리소그래픽 프로세스를 사용하여 바디 영역이 형성될 영역 외부의 모든 영역에 포토레지스트를 선택적으로 증착할 수 있다. 특히, 340에서, 방법은 에피택셜층에 제1 도전형인 바디 구조체를 형성하는 단계를 포함하고, 바디 구조체는 적어도 부분적으로 게이트 스택 아래에 있고 소스 영역 아래로 횡방향으로 연장한다. 도 4b에 도시된 바와 같이, p형 바디 영역(409)이 임플란트된다. 수직 및 경사진 임플란트의 조합을 이용하여 바디 영역(409)을 형성할 수 있다. 일 구현예에서, p형 바디 임플란트는 게이트 구조체(415)의 에지에 대해 자체 정렬된다(self aligned). 웨이퍼를 클리닝한 후, 임플란트 어닐링 또는 바디 드라이브가 수행될 수 있다. 열적 산화 또는 산화물 스페이서 형성 기술을 이용하여 게이트 구조체(415)의 측면 상에 또 다른 산화물층이 형성된다.
350에서, 방법은 소스 영역 아래에 그리고 바디 구조체에 횡방향으로 인접하여 그리고 바디 구조체와 접속하는 터브 영역을 형성하는 단계를 포함하고, 터브 영역은 제1 도전형이다. 즉, 바디 임플란트에 후속하여, 포토리소그래픽 프로세스를 이용하여 터브 영역 이외의 포토레지스트를 남겨둔다. 예를 들면, 도 4c는 MOSFET의 제조시 중간 단계 400C의 단면을 도시하는 도면이고, p형 터브 영역의 형성 이외의 영역에 포토레지스트가 증착되는 것을 포함한다. 포토레지스트(432)는 p형 바디 영역(409)이 점유한 영역보다 더 좁은 갭을 남겨둔다. p형 터브 영역은 상이한 선량 조합으로 몇 단계의 상이한 에너지 임플란트에 의해 형성된다. 예를 들면, 제1 p형 터브 영역(470)은 에피택셜층(406)의 표면에 더 가깝게 도시되어 있고, 제2 p형 터브 영역(475)은 에피택셜층(406)의 표면으로부터 더 멀리 도시되어 있다. 제2 p형 터브 영역(475)은, 일 실시예에서, 제1 p형 터브 영역(470)보다 저농도로 도핑된다.
웨이퍼를 클리닝한 후, 임플란트 어닐링 또는 바디 드라이브가 수행될 수 있다. 예를 들면, 고온 어닐링 단계를 수행하여 p형 임플란트를 바디(409)에 더 깊게, 그리고 터브 영역(470 및 475)을 에피택셜층(406) 내에 더 깊게 밀어 넣는다.
360에서, 포토리소그래픽 프로세스를 이용하여, n-LDD 영역이 형성될 영역 외부의 모든 영역에 포토레지스트(431)를 선택적으로 증착할 수 있다. 하나 이상의 임플란트를 이용하여 연장된 드레인 LDD 영역을 형성한다. 예를 들면, 도 4d는 전력 MOSFET의 제조시 중간 단계 400D의 단면을 도시하는 도면이다. n형 임플란트를 수행하여 n-LDD 영역(411)을 형성한다.
일 실시예에서, 포토레지스트(431)를 벗겨내기 전에 n-LDD 아래에 클램프 영역을 형성하기 위해 추가의 p형 임플란트가 도입된다. 예를 들면, p형 임플란트를 이용하여 도 4에 p형 클램핑 영역(485)을 형성한다. 이와 같이 함으로써, 클램핑 영역(485)을 형성하기 위한 하나의 마스킹 단계가 절약된다. 드레인 영역 아래에 더 작은 클램핑 영역(예를 들면, 도 1c의 클램프 영역(180))이 형성되어야 한다면, 소스 영역과 드레인 영역을 형성하는데 사용되는 마스킹 단계로부터 분리되는 추가의 마스킹 단계가 필요할 수 있다.
370에서, 포토리소그래픽 프로세스는 소스 영역 및 드레인 영역이 형성될 영역 이외의 모든 영역에서 포토레지스트를 선택적으로 증착하는데 사용될 수 있다. 예를 들면, 도 4e는 전력 MOSFET의 제조시의 중간 단계 400E의 단면을 도시하는 도면이고, 소스 영역(404)이 형성된다. 예로서, 비소 n형 임플란트를 이용하여 소스 영역(404) 및 드레인 영역(408)을 형성할 수 있다. 클리닝 후에, 소스 임플란트 어닐링이 수행될 수 있다.
플라즈마 또는 TEOS(tetraethyl orthosilicate) 산화물이 증착되고 어닐링되어 게이트 실드 산화물층을 완성한다. 예를 들어, 도 4f는 전력 MOSFET 제조시의 중간 단계 400F의 단면을 도시하는 도면이다. 게이트 구조체(415)를 둘러싸는 게이트 실드 산화물층(412)이 도시되어 있다.
일 실시예에서, 소스 콘택트 영역에 대한 게이트 실드를 제외한 영역에 포토레지스트를 선택적으로 증착하기 위해 포토리소그래픽 프로세스가 사용된다. 예를 들면, 포토레지스터(434)는, 도 4f에 도시된 바와 같이, 게이트 실드를 소스 콘택트 영역(429)에 노출시키기 위한 영역에 포토레지스트(434)가 증착된다. 다음에, 게이트 실드 산화물(412)이 이 영역에서 에칭됨으로써 하부의 소스 영역(404)을 노출시킨다.
웨이퍼를 클리닝한 후에 그리고 희석된 HF(hydrofluoric acid) 최종 전처리를 이용하여, 일 실시예에서, 도핑된 폴리실리콘 게이트 실드가 증착된다. 예를 들면, 도 4g는 폴리실리콘 게이트 실드(414)를 포함하는 전력 MOSFET의 제조시의 중간 단계 400G의 단면을 도시하는 도면이다. 게이트 실드(414)는 산화물층(412)의 나머지 위에 그리고 소스 영역(404) 위에 증착된다. 도시된 바와 같이, 게이트 실드(414)는 하부의 소스 영역(404)과 접촉한다.
또 다른 포토리소그래픽 프로세스를 이용하여, MOSFET의 드레인 영역 위의 영역을 제외하고 게이트 실드 위에 포토레지스트를 선택적으로 증착한다. 플라즈마 에칭 단계를 이용하여 원하고 노출된 영역에서 게이트 실드 물질(414)을 제거한다. 웨이퍼를 클리닝한 후에, 상대적으로 두꺼운 TEOS층(416)이 증착된다. 예를 들면, 도 4h는 TEOS층(416)을 포함하는 전력 MOSFET의 제조시의 중간 단계 400H의 단면을 도시하는 도면이다. 도시된 바와 같이, TEOS층(416)이 다시 에칭되어 게이트 실드 물질(414)을 노출시키지 않고 평평한 표면(497)을 형성한다.
소스-대-기판 피드-스루 소자가 형성된다. 예를 들면, 포토리소그래픽 프로세스를 이용하여, 소스-대-기판 피드-스루 콘택트가 형성된 영역 외부의 영역에 포토레지스트(도시 생략)를 선택적으로 증착한다. 일 구현예에서, 두 단계의 플라즈마 에칭을 사용하여 피드-스루 콘택트를 위한 트렌치를 에칭할 수 있다. 첫 번째로, 플라즈마 산화물 에칭을 이용하여 에피택셜층의 상부 상의 TEOS층을 에칭할 수 있다. 다음에, 플라즈마 실리콘 에칭을 이용하여 에피택셜층을 통과하는 트렌치를 형성하고 p++ 기판(402)으로 연장할 수 있다. 웨이퍼를 클리닝한 후에 그리고 희석된 HF 최종 전처리를 이용하여, 트렌치의 상부 부분이 하부 부분보다 넓게 되어, 게이트 실드(414)가 피드-스루 소자(420)를 만나는 지점에 레지(ledge)를 형성한다. 티타늄(Ti)층 및 티타늄-질화물(TiN)층(421)의 동형의 코팅이 증착되어 트렌치의 측면 및 바닥을 따라 정렬된 다음 빠른 열 어닐링이 수행되어 티타늄-실리사이드 콘택트를 형성한다.
다음에, 트렌치에 CVD 텅스텐(W)층(420)이 증착되어 피드-스루 소자(420)를 형성할 수 있다. 텅스텐층은 트렌치를 완전히 채우기에 충분할 정도로 두껍다. 일 구현예에서, 텅스텐은 다시 에칭되어 텅스텐을 평탄화하여, 텅스텐이 단지 피드-스루 콘택트 영역 내에만 남아있게 한다. 다음에, 플라즈마 에칭을 사용하여, 텅스텐을 에칭하지 않고 노출되는 티타늄 및 티타늄 질화물층을 제거한다.
도 4i는 전력 MOSFET의 제조시의 최종 단계 400I의 단면을 도시하는 도면이다. 도시된 바와 같이, LTO(low temperature oxide)층(도시 생략) 및 TEOS층(416)이 증착된다. 피드-스루 소자(420) 및 TEOS층(416)의 상부 표면 위에 BPSG층(426)이 증착되고, 이들 물질을 안정화시키기 위해 어닐링된다.
일 실시예에서, 포토리소그래픽 프로세스를 이용하여 드레인 콘택트 영역 외부의 영역에 포토레지스트(도시 생략)를 선택적으로 증착할 수 있다. 다음에, 플라즈마 에칭을 이용하여 산화물(예를 들면, TEOS층(416))을 제거하고 트렌치를 형성한다. 웨이퍼를 클리닝한 후에 그리고 희석된 HG 최종 전처리를 이용하여, Ti층 및 TiN층을 증착함으로써 트렌치를 따라 정렬되고 BPSG(426)의 표면 위에 연장되는 장벽층이 형성된다. 빠른 열 어닐리을 사용하여 티타늄-실리사이드 콘택트를 형성할 수 있다. 트렌치를 완전히 채우고 드레인 콘택트(422)를 형성하기에 충분한 두께로 CVD 텅스텐층이 증착될 수 있다. 유사한 방식으로 게이트 콘택트(도시 생략)가 형성될 수 있다.
다음에 금속층이 형성된다. 예를 들면, 일 실시예에서, 티타늄층 및 두꺼운 알루미늄층이 증착될 수 있다. 포토리소그래픽 프로세스를 이용하여 금속층 영역 위에 포토레지스트(도시 생략)를 선택적으로 증착할 수 있고, 플라즈마 에칭을 이용하여 그들 영역 외부의 알루미늄층 및 텅스텐층을 제거할 수 있다.
결과적으로, 도 4i에 도시된 것과 같은 LDMOS 구조체가 형성된다. 도 4i는 본 발명의 실시예에 따른 반도체 디바이스의 일부를 도시한다. 도 4i에 도시된 디바이스는 플립-칩으로서 구성될 수 있다.
따라서, 본 개시의 실시예에 따라, 바디 영역에서 횡방향 저항을 줄이기 위한 하나 이상의 터브 영역 및/또는 후식 애벌런치 전류 경로를 촉진하기 위한 드레인 아래의 클램프 영역을 포함하는 LDMOS 구조체가 설명되어 있다.
전술한 개시가 특정 블록도, 플로우차트, 및 예를 이용하여 다양한 실시예를 설명하지만, 여기에 설명되고 및/또는 도시된 각각의 블록도 컴포넌트, 플로우차트 단계, 동작 및/또는 컴포넌트는 광범위한 하드웨어, 소프트웨어, 또는 펌웨어 (또는 그들의 임의의 조합) 구성을 이용하여 개별적으로 및/또는 집합적으로 구현될 수 있다. 부가하여, 다른 컴포넌트 내에 포함된 임의의 개시의 컴포넌트는 동일한 기능을 달성하기 위해 많은 구조체적 변형예가 구현될 수 있는 예로서 고려되어야 한다.
여기서 설명되고 및/또는 도시된 단계의 시퀀스 및 프로세스 파라미터는 단지 예로서 주어진 것으로 원하는 바에 따라 변경될 수 있다. 예를 들면, 여기서 설명되고 및/또는 도시된 단계가 특정 순서로 도시되거나 논의되 수 있지만, 이들 단계는 도시되거나 논의된 순서로 반드시 수행될 필요는 없다. 여기서 설명되고 및/또는 논의된 다수의 예시적인 방법은 또한 여기에 설명되거나 도시된 단계 중 하나 이상을 생략할 수 있거나 개시된 것에 부가한 추가의 단계를 포함할 수 있다.
설명할 목적으로, 전술한 설명은 특정 실시예를 참조하여 설명되었다. 그러나, 전술한 논의는 철저하거나 또는 본 발명을 개시된 명확한 형태로 제한하고자 하는 것은 아니다. 상기 교시에 따라 다수의 수정 및 변형이 가능하다. 본 발명의 원리 및 그의 실제 적용예를 최상으로 설명하고, 이에 의해 당업자가 특정 사용에 적합하게 다수의 수정예와 함께 본 발명 및 다수의 실시예를 최상으로 이용할 수 있도록 하기 위해 실시예가 선택되고 설명되었다.
따라서, 본 개시에 따른 실시예가 설명되어 있다. 본 개시가 특정 실시예에서 설명되었지만, 본 개시는 그러한 실시예에 의해 한정되는 것으로 해석되어서는 안되고 오히려 아래의 특허청구범위에 따라 해석되어야 한다는 것이 이해되어야 한다.

Claims (20)

  1. 반도체 트랜지스터 구조체(semiconductor transistor structure)로서,
    제1 도전형의 기판과,
    상기 기판에 인접하는, 제1 도전형의 에피택셜층(epitaxial layer)과,
    상기 에피택셜층 위에 위치된 게이트 구조체와,
    상기 에피택셜층 내의 제2 도전형의 드레인 영역과,
    상기 에피택셜층 내의 상기 제2 도전형의 소스 영역과,
    상기 게이트 구조체 아래에 적어도 부분적으로 형성되고 상기 소스 영역 아래에 횡방향으로 연장되는, 상기 에피택셜층 내의 상기 제1 도전형의 바디 구조체 - 상기 에피택셜층은 상기 바디 구조체보다 낮은 농도로 도핑됨 - 와,
    상기 에피택셜층을 통과하고 상기 제1 도전형의 기판과 접촉하고 상기 제2 도전형의 소스 영역을 통과하며 접촉하는 전기적 도전성의 트렌치형 피드-스루 소자(trench-like feed-through element)와,
    상기 소스 영역 아래에 형성되고 상기 바디 구조체에 횡방향으로 인접하고 상기 바디 구조체와 접촉하는 상기 제1 도전형의 제1 터브 영역(tub region) - 상기 제1 터브 영역은 상기 트렌치형 피드 스루 소자와 접촉함 - 과,
    상기 제1 터브 영역 아래에 적어도 부분적으로 형성되는 제2 터브 영역 - 상기 제2 터브 영역은 상기 제1 터브 영역보다 낮은 농도로 도핑되며, 상기 바디 구조체보다 높은 농도로 도핑됨 - 을 포함하는
    반도체 트랜지스터 구조체.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 드레인 영역은,
    드레인 콘택트에 액세스가능하고 상기 게이트 구조체와 이격되는 제1 영역과,
    저농도로 도핑되고 상기 에피택셜층 내에서 상기 제1 영역 아래에 적어도 부분적으로 위치되는 제2 영역 - 상기 제2 영역은 상기 게이트 구조체 아래에서 적어도 부분적으로 연장되고, 상기 제2 영역은 상기 제1 영역보다 낮은 농도로 도핑되고, 상기 제2 영역은 상기 게이트 구조체의 에지와 정렬됨 - 을 포함하는
    반도체 트랜지스터 구조체.
  5. 제1항에 있어서,
    상기 소스 영역은 상기 게이트 구조체의 에지와 정렬되는
    반도체 트랜지스터 구조체.
  6. 제1항에 있어서,
    상기 게이트 구조체는,
    게이트 산화물층과,
    텅스텐 실리사이드층과,
    상기 게이트 산화물층과 상기 텅스텐 실리사이드층 사이에 샌드위치된 게이트 폴리(gate poly)를 포함하는
    반도체 트랜지스터 구조체.
  7. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인
    반도체 트랜지스터 구조체.
  8. 반도체 트랜지스터 구조체로서,
    제1 도전형의 기판과,
    상기 기판에 인접하는, 제1 도전형의 에피택셜층과,
    상기 에피택셜층에 인접하고 상기 에피택셜층 위에 위치된 게이트 구조체와,
    상기 에피택셜층 내의 제2 도전형의 드레인 영역과,
    상기 에피택셜층 내의 상기 제2 도전형의 소스 영역과,
    상기 게이트 구조체 아래에 적어도 부분적으로 형성되고 상기 소스 영역 아래에 횡방향으로 연장되는, 상기 에피택셜층 내의 상기 제1 도전형의 바디 구조체 - 상기 에피택셜층은 상기 바디 구조체보다 낮은 농도로 도핑됨 - 와,
    상기 소스 영역 아래에 형성된 상기 제1 도전형의 제1 터브 영역을 통과하고 접촉하며, 상기 바디 구조체에 횡방향으로 인접하고 상기 바디 구조체와 접촉하는 전기적 도전성의 트렌치형 피드-스루 소자 - 상기 드레인 영역은 드레인 콘택트에 액세스가능하고 상기 게이트 구조체로부터 이격된 제1 영역, 및 상기 제1 영역보다 낮은 농도로 도핑되고 상기 에피택셜층 내의 상기 제1 영역 아래에 적어도 부분적으로 위치하여 상기 게이트 구조체 아래에서 적어도 부분적으로 연장되는 제2 영역을 포함하고, 상기 제2 영역은 상기 게이트 구조체의 에지와 정렬됨 - 와,
    상기 제1 영역 아래에 위치된 제1 도전형의 클램프 영역(clamp region) - 상기 제2 영역은 상기 제1 영역과 상기 클램프 영역을 분리함 - 과,
    상기 제1 터브 영역 아래에 적어도 부분적으로 형성되는 제2 터브 영역 - 상기 제2 터브 영역은 상기 제1 터브 영역보다 낮은 농도로 도핑되며, 상기 바디 구조체보다 높은 농도로 도핑됨 - 을 포함하는
    반도체 트랜지스터 구조체.
  9. 제8항에 있어서,
    상기 클램프 영역은 상기 제1 영역의 에지와 정렬되는
    반도체 트랜지스터 구조체.
  10. 제8항에 있어서,
    상기 클램프 영역은 상기 제2 영역의 에지 내에 정렬되는
    반도체 트랜지스터 구조체.
  11. 삭제
  12. 삭제
  13. 제8항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인
    반도체 트랜지스터 구조체.

  14. 반도체 트랜지스터 구조체를 제조하는 방법으로서,
    제1 도전형의 기판을 제공하는 단계와,
    상기 기판에 인접하고 상기 제1 도전형을 포함하는 에피택셜층을 형성하는 단계와,
    상기 에피택셜층 위에 위치된 게이트 구조체를 형성하는 단계와,
    상기 에피택셜층 내에 제2 도전형을 포함하는 드레인 영역을 형성하는 단계와,
    상기 에피택셜층 내에 상기 제2 도전형을 포함하는 소스 영역을 형성하는 단계와,
    상기 에피택셜층 내에 상기 제1 도전형의 바디 구조체 - 상기 바디 구조체는 상기 게이트 구조체 아래에 적어도 부분적으로 형성되고 상기 소스 영역 아래에 횡방향으로 연장됨 - 를 형성하는 단계와,
    상기 소스 영역 아래에, 상기 바디 구조체에 횡방향으로 인접하고 상기 바디 구조체와 접촉하는 상기 제1 도전형을 포함하는 제1 터브 영역(tub region)을 형성하는 단계와,
    상기 에피택셜층을 통과하고 상기 제1 도전형의 기판과 접촉하고 상기 제2 도전형의 소스 영역을 통과하며 접촉하고, 상기 소스 영역 아래에 형성된 상기 제1 도전형의 상기 제1 터브 영역을 통과하고 접촉하며, 상기 바디 구조체에 횡방향으로 인접하고 상기 바디 구조체와 접촉하는 전기적 도전성의 트렌치형 피드-스루 소자를 형성하는 단계와,
    상기 제1 터브 영역 아래에 적어도 부분적으로 제2 터브 영역을 형성하는 단계 - 상기 제2 터브 영역은 상기 제1 터브 영역보다 낮은 농도로 도핑되며, 상기 바디 구조체보다 높은 농도로 도핑됨 - 를 포함하는
    반도체 트랜지스터 구조체 제조 방법.
  15. 삭제
  16. 삭제
  17. 제14항에 있어서,
    상기 드레인 영역을 형성하는 단계는,
    드레인 콘택트 아래에 위치되고 상기 게이트 구조체와 이격되는 제1 영역을 형성하는 단계와,
    저농도로 도핑되고 상기 에피택셜층 내의 상기 제1 영역 아래에 위치되는 제2 영역을 형성하는 단계를 포함하고,
    상기 제2 영역은 상기 게이트 구조체 아래에 적어도 부분적으로 연장되고, 상기 제2 영역은 상기 제1 영역보다 낮은 농도로 도핑되는
    반도체 트랜지스터 구조체 제조 방법.
  18. 제17항에 있어서,
    상기 제1 영역 아래에 위치된 제1 도전형의 클램프 영역을 형성하는 단계를 더 포함하고, 상기 제2 영역은 상기 제1 영역과 상기 클램프 영역을 분리하는
    반도체 트랜지스터 구조체 제조 방법.
  19. 제18항에 있어서,
    상기 클램프 영역을 형성하는 단계는, 상기 소스 영역을 향하여 상기 클램프 영역을 연장하는 단계를 더 포함하고, 상기 드레인 영역으로부터 떨어진 상기 클램프 영역의 에지는 상기 제1 영역의 제1 에지와의 정렬 및 상기 제2 영역의 제2 에지와의 정렬에 의해 정의되는 상기 에피택셜층의 영역 내에 들어오는
    반도체 트랜지스터 구조체 제조 방법.
  20. 제14항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인
    반도체 트랜지스터 구조체 제조 방법.
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