JP2001085685A - トランジスタ - Google Patents

トランジスタ

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JP2001085685A
JP2001085685A JP25868799A JP25868799A JP2001085685A JP 2001085685 A JP2001085685 A JP 2001085685A JP 25868799 A JP25868799 A JP 25868799A JP 25868799 A JP25868799 A JP 25868799A JP 2001085685 A JP2001085685 A JP 2001085685A
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type
source region
region
groove
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JP25868799A
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English (en)
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Toshiyuki Takemori
俊之 竹森
Yuji Watanabe
祐司 渡辺
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Shindengen Electric Manufacturing Co Ltd
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Shindengen Electric Manufacturing Co Ltd
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices

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Abstract

(57)【要約】 【課題】パワーＭＯＳＦＥＴの面積縮小化が可能になる
技術を提供する。 【解決手段】本発明のパワーＭＯＳＦＥＴ１はトレンチ
型であって、ソース領域２７は基板表面５１と、溝１８
の内周面５２の両方で露出している。このため、ソース
領域２７は基板表面５１のみならず、溝１８の内周面５
２でソース電極膜２９とコンタクトをとることができる
ので、基板表面のみで十分に低抵抗なソースコンタクト
をとるため、ソース領域２７の形成面積を大きくしてい
た従来に比して、素子の面積を小さくすることができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はトランジスタに関
し、特に、電源回路等に多用されるパワーＭＯＳＦＥＴ
に関する。
【０００２】
【従来の技術】図１７(ａ)、(ｂ)の符号１０１に、従来
のトレンチ型パワーＭＯＳＦＥＴを示す。図１７(ｂ)
は、図１７(ａ)のＣ−Ｃ線断面図である。
【０００３】このパワーＭＯＳＦＥＴ１０１は、図１７
(ｂ)に示すように、Ｎ+型シリコン基板１１１上に、Ｎ-
型エピタキシャル層からなるドレイン層１１２と、Ｐ型
ボディ領域１１５とが順次形成されてなる半導体基板１
０５と、複数のセル１０３とを有している。ここでは、
半導体基板１０５の表面に、矩形形状のセル１０３が複
数千鳥格子状に配置されている。図１７(ａ)には、６個
のセル１０３1〜１０３6が示されており、後述するソー
ス電極膜は省略した。
【０００４】各セル１０３においては、図１７(ｂ)に示
すように、Ｐ型ボディ領域１１５に、底部がドレイン層
１１２まで達する断面が矩形の溝１１８が形成されてお
り、隣接する溝１１８の間の位置には、Ｐ型ボディ領域
１１５の表面から所定深さにＰ+型拡散領域１２４が形
成されている。Ｐ+型拡散領域１２４の周囲であって、
溝の開口周辺には、Ｐ型ボディ領域１１５の表面からド
レイン層１１２に達しない程度の深さまで、Ｎ+型のソ
ース領域１２７が形成されている。
【０００５】他方、溝１１８の内周面及び底面にはゲー
ト絶縁膜１１９が形成されており、ゲート絶縁膜１１９
の表面には、溝１１８内部を充填し、その上端がソース
領域１２７の下端よりも上部に位置するようにポリシリ
コンゲート１３０が形成されている。
【０００６】ポリシリコンゲート１３０の上部には、Ｐ
ＳＧ(Phoso-Silicate Glass)膜１２８が形成され、ＰＳ
Ｇ膜１２８と半導体基板１０５の表面とを被覆するよう
にＡｌからなるソース電極膜１２９が形成されている。
ポリシリコンゲート１３０とソース電極膜１２９とは、
ＰＳＧ膜１２８によって電気的に絶縁されるようにされ
ている。
【０００７】このような構造のパワーＭＯＳＦＥＴ１０
１では、ソース電極膜１２９とドレイン層１１２との間
に高電圧を印加した状態で、ポリシリコンゲート１３０
とソース領域１２７との間に閾値電圧以上の電圧を印加
すると、ゲート酸化膜１１９とＰ型ボディ領域の界面に
反転層が形成され、その反転層を通ってドレインからソ
ースに電流が流れる。
【０００８】上述した構造のパワーＭＯＳＦＥＴ１０１
では、ソース電極膜１２９と各ソース領域１２７とを、
ソース領域１２７の表面で直接接触させるため、ＰＳＧ
膜１２８をフォトリソグラフィ法によってパターニング
する必要がある。このような形成方法ではＰＳＧ膜１２
８が位置ズレすることがあるため、多少の位置ズレが生
じても確実にソース電極膜１２９とポリシリコンゲート
１３０との絶縁をするように、半導体基板１０５表面で
のＰＳＧ膜１２８は、その占有面積に余裕をもって大き
めにとっている。そのため、結果的に溝１１８上のみな
らず、その開口周辺までＰＳＧ膜１２８が形成されるこ
とになる。
【０００９】従って、溝１１８の開口周辺に形成された
ソース領域１２７の一部は、ＰＳＧ膜１２８の下部に位
置することになり、ソース電極膜１２９とソース領域１
２７との間で十分低抵抗のコンタクトをとるためには、
半導体基板表面のソース領域１２７の露出面積を予め大
きくしておく必要がある。これにより、半導体基板１０
５表面におけるソース領域１２７の占有面積をある限度
以上縮小することができないので、素子の微細化の妨げ
になっていた。
【００１０】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、基板上に形成されるセルの形成面積を小さくし
て、素子の縮小化が可能となる技術を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明はトランジスタであって、第１
導電型のドレイン層と、前記ドレイン層上に配置され、
前記第１導電型とは異なる導電型である第２導電型の反
対導電領域とを有する半導体基板と、前記半導体基板の
前記反対導電領域側から形成され、前記ドレイン層に達
する溝と、前記反対導電領域内に形成され、前記溝の内
周面に露出する第１導電型のソース領域と、前記溝の内
周面に形成され、前記ドレイン層と前記反対導電領域と
前記ソース領域とに亘って配置されたゲート絶縁膜と、
前記ゲート絶縁膜に密着して配置されたゲート電極膜
と、前記ゲート電極膜とは絶縁して配置され、少なくと
も前記ソース領域の前記溝内周面に露出する部分と接触
したソース電極膜とを有する。請求項２記載の発明は、
請求項１記載のトランジスタであって、前記溝内部の前
記ゲート電極膜とソース電極膜との間には前記ゲート絶
縁膜よりも厚い絶縁膜が配置されたことを特徴とする。
【００１２】従来のトランジスタでは、ソース領域は半
導体基板の表面で露出しており、露出した表面でソース
電極と直接接触する構造になっていたため、所定の導通
抵抗を確保するには、ソース電極とソース領域の接触面
積を大きくすべく、基板表面でのソース領域の占有面積
をある程度大きくしなければならなかった。
【００１３】これに対し、本発明のトランジスタによれ
ば、ソース電極膜は、少なくともソース領域の溝内周面
に露出する部分でソース領域と直接接触しているので、
半導体基板表面におけるソース領域の占有面積を従来に
比して小さくしても、溝内周面で露出するソース領域の
面積を大きくとることで、ソース領域とソース電極膜と
の接触面積を従来と同程度の大きさにすることができ
る。
【００１４】従って、従来と同様に、ソース領域とソー
ス電極膜との間で十分低抵抗なソースコンタクトをとる
ことができ、半導体基板表面におけるソース領域の占有
面積を従来に比して小さくすることで、素子サイズを縮
小化することができる。
【００１５】
【発明の実施の形態】以下で図面を参照し、本発明の実
施の形態について説明する。図１(ａ)、(ｂ)の符号１
に、本発明の実施形態のトレンチ型パワーＭＯＳＦＥＴ
を示す。図１(ｂ)は、図１(ａ)のＡ−Ａ線断面図であ
る。
【００１６】このパワーＭＯＳＦＥＴ１は、図１(ｂ)に
示すように、Ｎ+型のシリコン基板１１上に、Ｎ-型エピ
タキシャル層からなるドレイン層１２と、Ｐ型ボディ領
域１５とが順次形成されてなる半導体基板５を有してい
る。半導体基板５の表面には、図１(ａ)に示すように、
複数のセル３が格子状に配置されている。図１(ａ)に
は、６個のセル３1〜３6が示されており、後述するソー
ス電極膜は省略した。
【００１７】各セル３内のＰ型ボディ領域１５には、図
１(ｂ)に示すように、底部がドレイン層１２まで達する
溝１８が形成されており、隣接する溝１８の間のほぼ中
央位置には、Ｐ型ボディ領域１５の表面から、ドレイン
層１２に達しない程度の深さまでＰ+型拡散領域２４が
形成されており、Ｐ+型拡散領域２４の周囲で、溝１８
の周辺には、Ｐ型ボディ領域１５の表面からドレイン層
１２に達しない程度の深さまで、Ｎ+型のソース領域２
７が形成されている。
【００１８】他方、溝１８の内部にはポリシリコンゲー
ト３０が充填され、ポリシリコンゲート３０の上端はソ
ース領域２７の下端よりも上部に位置するようにされて
いる。ポリシリコンゲート３０と溝１８の内周面及び底
面との間には、ゲート絶縁膜１９が形成されている。
【００１９】このような構造のパワーＭＯＳＦＥＴ１で
は、ソース電極膜２９とドレイン層１２との間に高電圧
を印加した状態で、ポリシリコンゲート３０とソース領
域２７との間に閾値電圧以上の電圧を印加すると、ゲー
ト絶縁膜１９とＰ型ボディ領域１５の界面に反転層が形
成され、その反転層を通ってドレインからソースに電流
が流れる。
【００２０】なお、本実施形態では、Ｎ型を第１導電型
とし、Ｐ型を第２導電型としており、Ｐ型ボディ領域１
５と、Ｐ+型拡散領域２４とで、本発明の反対導電領域
の一例を構成している。
【００２１】以下で、図２(ａ)乃至図８(ｕ)を参照しな
がら、シリコン基板１１上に、個々のセル３1〜３6を形
成する工程について説明する。なお、図８(ｕ)は、図１
のＢ−Ｂ線断面図を示している。
【００２２】まず、抵抗率が３×１０-3Ω・cmＮ+シリコ
ン基板１１の表面上に、厚み４〜５μｍで抵抗率が０．
３Ω・cmのＮ-型エピタキシャル層からなるドレイン層１
２を形成する(図２(ａ))。
【００２３】次に、熱酸化処理をし、ドレイン層１２の
全表面にSiO2膜１３を成膜する(図２(ｂ))。 そのSiO2
膜１３を介してドレイン層１２内部にボロンイオン
(Ｂ+)を注入すると、ドレイン層１２内部の表面近くに
ｐ+型注入層１４が形成される(図２(ｃ))。次いで、熱
処理するとｐ+型注入層１４がドレイン層１２内で拡散
し、ドレイン層１２の表面から２μｍの深さまでＰ型ボ
ディ領域１５が形成される(図３(ｄ))。
【００２４】次に、ＣＶＤ法でSiO2膜１３上に厚いSiO2
膜１６を成膜し(図３(ｅ))、そのSiO2膜１６の表面に、
パターニングしたレジスト膜(図示せず)を形成した後
に、そのレジスト膜をマスクにしてSiO2膜１６、１３を
エッチング・除去すると、SiO2膜１６、１３に開口１７
が形成され、開口１７の底面でＰ型ボディ領域１５の表
面の一部が露出する(図３(ｆ))。
【００２５】次いで、レジスト膜を除去し、開口１７が
形成されたSiO2膜１６、１３をマスクにして、反応性イ
オンエッチング等の異方性エッチングを行う。するとＰ
型ボディ領域１５がエッチングされ、開口１７が形成さ
れた領域のＰ型ボディ領域１５に、Ｐ型ボディ領域１５
を貫通してドレイン層１２まで達し、幅が０．６μｍ程
度で断面が矩形の溝１８が形成される(図４(ｇ))。この
溝１８の深さはＰ型ボディ領域１５の厚みよりも大き
く、その底面は、ドレイン層１２の上端より下方に位置
するようになっている。
【００２６】この状態では溝１８内部はシリコンが露出
しており、SiO2膜１６、１３を除去し(図４(ｈ))、Ｐ型
ボディ領域１５の表面を露出させた後、熱酸化処理を行
うと、シリコン酸化膜からなるゲート絶縁膜１９が全面
に成膜される(図４(ｉ))。ここではゲート絶縁膜１９は
膜厚５００Åに形成した。
【００２７】次いで、ＣＶＤ法によってゲート絶縁膜１
９上にリンをドープしたポリシリコン薄膜を形成する
と、溝１８内部は、形成されたポリシリコン薄膜２０で
充填される。(図５(ｊ))。次に、ポリシリコン薄膜のエ
ッチングを所定時間行い、半導体基板上のポリシリコン
薄膜２０を除去すると共に、溝１８内にはポリシリコン
薄膜２０が残った状態にする。ここでは、半導体基板表
面上のポリシリコン薄膜が完全に除去されてもエッチン
グを終了させず、溝１８内に残存するポリシリコン薄膜
２０の表面もエッチングする。以下では溝１８内に残存
したポリシリコン層をポリシリコンゲートと称し、符号
３０に示す(図５(ｋ))。このポリシリコンゲート３０は
ゲート絶縁膜１９と密着して形成されており、下端がド
レイン層１２の表面よりも下方に位置している。
【００２８】この状態では、半導体基板表面と溝１８の
上部にはゲート絶縁膜１９が露出しており、ゲート絶縁
膜１９をエッチングすると、半導体基板の表面と溝１８
上部の内周面が露出する(図５(ｌ))。
【００２９】次に、熱酸化処理を行うと、半導体基板の
シリコンが露出した部分及び溝１８内に露出するポリシ
リコンゲート３０が酸化され、キャップ酸化膜２１が全
面成膜される(図６(ｍ))。
【００３０】次に、半導体基板表面にパターニングした
レジスト膜２２を形成し、溝１８の上部をそのレジスト
膜２２で保護した状態でボロンイオンを注入すると、Ｐ
型ボディ領域表面にＰ型注入層２３が形成される(図６
(ｎ))。
【００３１】次にレジスト膜２２を除去し、熱処理する
とＰ+型注入層２３がＰ型ボディ領域１５内で拡散し、
Ｐ型ボディ領域１５の表面から、１μｍ程度の深さにＰ
+型拡散領域２４が形成される(図６(ｏ))。
【００３２】次いで、溝１８及びその周辺の領域に開口
が設けられたレジスト膜２５をキャップ酸化膜２１上に
形成する(図７(ｐ))。このレジスト膜２５をマスクにし
て、レジスト膜２５の開口を介してリンイオン(Ｐ+)を
注入すると、リンイオン(Ｐ+)はＰ型ボディ領域１５内
部に注入され、Ｐ型ボディ領域１５の表面近くにＮ+型
注入層２６が形成される(図７(ｑ))。
【００３３】その後加熱処理をすると、Ｎ+型注入層２
６が拡散し、溝１８周辺のＰ型ボディ領域１５の表面か
ら深さ方向にＮ+型不純物拡散層からなるソース領域２
７が形成される。このソース領域２７は、溝１８の内周
面に接する部分の下端が、ゲート絶縁膜１９の上端及び
ポリシリコンゲート３０の上端より下方に位置するよう
になっている。
【００３４】すなわち、ゲート絶縁膜１９及びポリシリ
コンゲート３０の上端は、溝１８内周面側のソース領域
２７の下端よりも上方に位置し、下端は上述したように
ドレイン層１２の上端よりも下方に位置するようになっ
ている。
【００３５】従って、ゲート絶縁膜１９及びポリシリコ
ンゲート３０は、図７(ｒ)に示すように、溝１８の内周
面で、ドレイン層１２とＰ型ボディ領域１５とソース領
域２７とに亘って配置されることになる。
【００３６】次に、ＣＶＤ法により、キャップ酸化膜２
１上に、ＰＳＧ膜からなる絶縁膜２８を基板表面から溝
１８の内部に亘って形成する(図８(ｓ))。次いで、絶縁
膜２８及びキャップ酸化膜２１のエッチングを所定時間
行い、Ｐ型ボディ領域１５上の絶縁膜２８及びキャップ
酸化膜２１を除去すると共に、溝１８の開口近くに形成
された絶縁膜２８及びキャップ酸化膜２１を除去する
と、半導体基板表面と溝１８上部の内周面が露出する
(図８(ｔ))。その後、Ａｌ薄膜を蒸着法で全面に形成す
ると、ソース電極膜２９が形成される(図８(ｕ))。以上
の工程を経て、セル３が形成される。
【００３７】以上説明した本実施形態のパワーＭＯＳＦ
ＥＴ１では、各セル３においてソース電極膜２９とソー
ス領域２７とは、半導体基板５の表面５１と、溝１８の
内周面５２とで直接接触しており、互いに電気的に接続
されている。
【００３８】このため、半導体基板５上にソース領域２
７の形成面積を小さくしても、溝１８の内周面５２で露
出するソース領域２７の面積を大きくすることで、ソー
ス領域２７とソース電極膜２９との接触面積を大きくと
ることができる。
【００３９】従って、従来のように十分低抵抗のソース
コンタクトを確保するため、各ソース領域２７の占有面
積を大きくする必要がないので、従来に比してソース領
域２７の占有面積を小さくして、素子サイズを縮小化す
ることが可能になる。
【００４０】従来構造では、半導体基板５の表面におけ
るソース領域２７の幅Δｗを１μｍ程度までしか狭める
ことができなかったが、本実施形態の構造では、ソース
領域２７の幅Δｗを０．５μｍ以下まで狭めることがで
きることが本発明の発明者等によって確認された。
【００４１】これにより、本実施形態のパワーＭＯＳＦ
ＥＴ１では、１個のセルについてソース領域２７の幅Δ
ｗを５０％以上縮小することができ、占有面積も大幅に
縮小することができる。
【００４２】一例として、Ｐ+型拡散領域２４の幅を１
μｍとし、従来のソース領域の幅Δｗを１．３μｍとし
た場合には、従来構造におけるソース領域の占有面積
は、(１＋１．３×２)2−１2＝１１．９６(μｍ2)であ
った。これに対し、本発明のＰ +型拡散領域２４の幅を
従来と同じ１μｍとし、ソース領域の幅を０．５μｍと
すると、本発明の構造におけるソース領域の占有面積
は、(１＋０．５×２)2−１2＝３(μｍ2)となり、この
場合には面積比で７５％も面積を縮小することができ
る。従って、パワーＭＯＳＦＥＴ全体で、大幅に形成面
積を縮小することができる。
【００４３】以上のようにして、溝１８の内周面５２で
ソース電極膜２９とソース領域２７とのコンタクトをと
るセル３を得ることができるが、かかるセルは、以下で
説明する工程でも製造することができる。
【００４４】まず、図２(ａ)〜図５(ｋ)で説明した工程
を経て、溝１８内にポリシリコンゲート３０を形成す
る。図５(ｋ)の工程に引き続いて、フォトリソグラフィ
法で、溝１８上部及びその周辺を被覆するようにレジス
ト膜３１を形成し(図１０(ｌ))、これをマスクにしてボ
ロンイオン(Ｂ+)をＰ型ボディ領域１５に注入すると、
Ｐ型ボディ領域１５の表面にＰ+型注入層２３が形成さ
れる(図１０(ｍ))。
【００４５】次いでレジスト膜３１を除去し、熱処理す
ると、Ｐ+型注入層２３がＰ型ボディ領域１５内で熱拡
散して、Ｐ型ボディ領域１５の表面から、ドレイン領域
１２にまで達しない程度の深さまでＰ+型拡散領域２４
が形成される(図１０(ｎ))。
【００４６】次に、パターニングしたレジスト膜３４を
ゲート絶縁膜１９上に形成する(図１１(ｏ))。レジスト
膜３４で溝１８及びその周辺以外の領域を被覆した状態
で、リンイオン(Ｐ+)をゲート絶縁膜１９を介してＰ型
ボディ領域１５に注入し、溝１８周辺のＰ型ボディ領域
１５の表面にＮ+型注入層２６を形成する(図１１
(ｐ))。
【００４７】次いでレジスト膜３４を除去し、熱処理を
行うと、Ｎ+型注入層２６がＰ型ボディ領域１５内で拡
散され、溝１８周辺のＰ型ボディ領域１５の表面から深
さ方向にＮ+型不純物拡散層からなるソース領域２７が
形成される。このソース領域２７は、溝１８の内周面側
の下端が、ポリシリコンゲート３０の上端より下方に位
置するようにされている(図１１(ｑ))。
【００４８】この状態では、半導体基板表面と溝１８の
上部ではゲート絶縁膜１９が露出しており、ゲート絶縁
膜１９をエッチング・除去すると、半導体基板の表面と
溝１８上部の内周面が露出する(図１２(ｒ))。
【００４９】次いで、ＣＶＤ法により、溝１８から露出
するポリシリコンゲート３０の表面と、溝１８の内周面
と、Ｐ型ボディ領域１５の表面とに、ＰＳＧ膜からなる
絶縁膜２８を成膜し、溝１８を絶縁膜２８で充填させる
(図１２(ｓ))。
【００５０】次に、絶縁膜２８のエッチングを所定時間
行い、半導体基板上の絶縁膜２８を除去すると共に、溝
１８に残存する絶縁膜２８の表面もエッチングする(図
１２(ｔ))。その後、Ａｌ薄膜を蒸着法で全面に形成す
ると、ソース電極膜２９が形成される(図１３(ｕ))。
【００５１】こうして形成されたセルにおいても、ソー
ス電極膜２９がソース領域２７の表面と、溝１８内周面
で露出する側面とに直接接触しており、この接触部分で
ソース電極膜２９と電気的に接続されている。このた
め、半導体基板５表面でのソース領域２７の占有面積を
小さくしても所定の導通抵抗を確保することができるの
で、従来に比してソース領域２７の占有面積を縮小し、
素子サイズを小さくすることができる。
【００５２】また、溝１８の内周面５２でソース電極膜
２９とソース領域２７とのコンタクトをとるセルは、Ｉ
ＧＢＴ(Insulated gate bipolar mode transistor)にも
適用可能である。
【００５３】かかるセル構造のＩＧＢＴを得るには、ま
ずＰ+型シリコン基板６１を用意し、Ｐ+型シリコン基板
６１の表面に、厚み５０〜６０μｍで抵抗率が２５Ω・c
mのＮ-型エピタキシャル層１２を形成する(図１４
(ａ))。
【００５４】その後、図２(ｂ)乃至図８(ｕ)の工程を経
た後、Ｐ+型シリコン基板６１の裏面に基板３１とオー
ミックコンタクトをとる金属膜７０を形成することによ
り、図１４(ｂ)に示す構造のＩＧＢＴ４が形成される。
このＩＧＢＴ４は、ソース領域２７、Ｐ+型シリコン基
板６１、ポリシリコンゲート３０がそれぞれエミッタ、
コレクタ、ゲートとして動作する。
【００５５】さらに、かかるセルの構造は、ショットキ
ーバリア型ＩＧＢＴにも適用可能である。ショットキー
バリア型ＩＧＢＴを得るには、まずＮ-型シリコン基板
７１を用意し(図１５(ａ))、Ｎ-型シリコン基板７１の
表面側を、図２(ｂ)乃至図８(ｕ)の工程によって処理す
ることで、図１５(ｂ)に示す構造を得る。その後、Ｎ-
型シリコン基板７１の裏面を削って薄くし(図１５
(ｃ))、Ｎ-型シリコン基板７１とショットキーコンタク
トをとる金属膜８０を基板７１の裏面に形成すること
で、図１５(ｄ)に示す構造のショットキーバリア型ＩＧ
ＢＴ５を得ることができる。このショットキーバリア型
ＩＧＢＴ５は、ソース領域２７、Ｎ-型シリコン基板７
１、ポリシリコンゲート３０がそれぞれエミッタ、コレ
クタ、ゲートとして動作する。
【００５６】また、図１５(ｂ)の構造におけるＮ-型シ
リコン基板７１の裏面に、Ｐ+型拡散領域９２とＮ+型拡
散領域９３が形成され、かつＮ-型シリコン基板７１の
裏面全面に金属膜からなる裏面電極９４が形成されて成
る構造のＩＧＢＴ６としてもよい(図１６(ａ))。
【００５７】さらに、図１６(ｂ)に示すように、表面に
図８(ｕ)の構造のトランジスタＰ1が形成されたＮ-型シ
リコン基板７１の裏面に、トランジスタＰ1と全く同じ
構成のトランジスタＰ2が形成されて成る双方向導通ス
イッチ７の構造としてもよい。なお図１６(ｂ)中で、符
号１５ｂ、１９ｂ、２４ｂ、２７ｂ、２８ｂ、２９ｂ
は、それぞれ符号１５ａ、１９ａ、２４ａ、２７ａ、２
８ａ、２９ａに対応しており、互いに同じものである。
【００５８】また、上述した実施形態では、パワーＭＯ
ＳＦＥＴ１、ＩＧＢＴ４、６、ショットキーバリア型Ｉ
ＧＢＴ５、双方向導通スイッチ７について説明したが、
本発明のトランジスタは、これらの全てを含むものであ
る。
【００５９】なお、上述した実施形態において、セル３
1〜３6の配置は、図１(ａ)に示すような格子状の配置に
限られるものではなく、例えば図９に示すように、千鳥
格子状の配置としてもよい。
【００６０】また、上述したように本実施形態では、Ｎ
型を第１導電型とし、Ｐ型を第２導電型としているが、
本発明はこれに限らず、Ｐ型を第１導電型とし、Ｎ型を
第２導電型としてもよい。さらに、絶縁膜２８としてＰ
ＳＧ膜を用いているが、本発明の絶縁膜はこれに限られ
るものではなく、例えばシリコン窒化膜を用いてもよ
い。
【００６１】また、ソース電極膜２９としてＡｌ膜を用
いているが、本発明はこれに限らず、例えば銅膜などを
用いてもよい。さらに、ドレイン層１２をエピタキシャ
ル成長で形成しているが、本発明のドレイン層１２の形
成方法はこれに限らず、表面拡散で形成してもよい。
【００６２】また、図１(ａ)に示すようにセル３1〜３6
の形状を矩形としているが、本発明のセルの形状はこれ
に限られるものではなく、例えば円形のセルとしてもよ
い。さらに、上述のセルの形成工程においては、溝２９
を形成した後に、Ｐ型ボディ領域１５の表面にソース領
域２７を形成しているが、本発明はこれに限られるもの
ではなく、Ｐ型ボディ領域１５の表面にソース領域２７
を予め形成しておいた後に、溝２９を形成するようにし
てもよい。
【００６３】また、上述の実施形態ではいずれも半導体
基板としてシリコン基板を用いているが、本発明の半導
体基板はこれに限らず、例えばＳｉＣ等の基板に適用し
てもよい。
【００６４】さらに、ゲート電極としてポリシリコンゲ
ートを用いているが、本発明のゲート電極はこれに限ら
ず、メタルゲートに適用してもよい。また、上述の実施
形態ではセル構造のトランジスタについて説明している
が、本発明はこれに限らず、ストライプ構造のトランジ
スタに適用してもよい。さらに、ゲート絶縁膜１９とし
てシリコン酸化膜を用いたが、本発明のゲート絶縁膜１
９はこれに限らず、例えばシリコン窒化膜を用いてもよ
いし、シリコン酸化膜とシリコン窒化膜との複合膜を用
いてもよい。
【００６５】
【発明の効果】半導体基板表面におけるソース領域の占
有面積を小さくして、素子の縮小化を図ることができ
る。
【図面の簡単な説明】
【図１】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥ
Ｔのセルの配置を説明する平面図 (ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴを説明
する断面図
【図２】(ａ)：本発明の一実施形態のセルの形成工程を
説明する断面図 (ｂ)：その続きの工程を説明する断面図 (ｃ)：その続きの工程を説明する断面図
【図３】(ｄ)：その続きの工程を説明する断面図 (ｅ)：その続きの工程を説明する断面図 (ｆ)：その続きの工程を説明する断面図
【図４】(ｇ)：その続きの工程を説明する断面図 (ｈ)：その続きの工程を説明する断面図 (ｉ)：その続きの工程を説明する断面図
【図５】(ｊ)：その続きの工程を説明する断面図 (ｋ)：その続きの工程を説明する断面図 (ｌ)：その続きの工程を説明する断面図
【図６】(ｍ)：その続きの工程を説明する断面図 (ｎ)：その続きの工程を説明する断面図 (ｏ)：その続きの工程を説明する断面図
【図７】(ｐ)：その続きの工程を説明する断面図 (ｑ)：その続きの工程を説明する断面図 (ｒ)：その続きの工程を説明する断面図
【図８】(ｓ)：その続きの工程を説明する断面図 (ｔ)：その続きの工程を説明する断面図 (ｕ)：その続きの工程を説明する断面図
【図９】本発明の実施形態のセルの別の配置を説明する
平面図
【図１０】(ｌ)：本発明のセルの別の形成工程を説明す
る断面図 (ｍ)：その続きの工程を説明する断面図 (ｎ)：その続きの工程を説明する断面図
【図１１】(ｏ)：その続きの工程を説明する断面図 (ｐ)：その続きの工程を説明する断面図 (ｑ)：その続きの工程を説明する断面図
【図１２】(ｒ)：その続きの工程を説明する断面図 (ｓ)：その続きの工程を説明する断面図 (ｔ)：その続きの工程を説明する断面図
【図１３】(ｕ)：その続きの工程を説明する断面図
【図１４】(ａ)：本発明の実施形態のＩＧＢＴの製造に
用いられる基板を説明する断面図 (ｂ)：本発明の実施形態のＩＧＢＴのセルの構造を説明
する断面図
【図１５】(ａ)：本発明の実施形態の他のＩＧＢＴの製
造に用いられる基板を説明する断面図 (ｂ)：本発明の実施形態の他のＩＧＢＴの製造工程を説
明する断面図 (ｃ)：その続きの工程を説明する断面図 (ｄ)：その続きの工程を説明する断面図
【図１６】(ａ)：本発明の実施形態のその他のＩＧＢＴ
のセル構造を説明する断面図 (ｂ)：本発明の実施形態における双方向導通スイッチの
セル構造を説明する断面図
【図１７】(ａ)：従来のパワーＭＯＳＦＥＴのセルの配
置を説明する平面図 (ｂ)：従来のパワーＭＯＳＦＥＴを説明する断面図
【符号の説明】
１……パワーＭＯＳＦＥＴ(トランジスタ) １１……
シリコン基板 １２……ドレイン層 １５……Ｐ型ボ
ディ領域 １９……ゲート絶縁膜 ２７……ソース領
域 ２８……絶縁膜 ３０……ポリシリコンゲート
(ゲート電極膜)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１導電型のドレイン層と、前記ドレイン
    層上に配置され、前記第１導電型とは異なる導電型であ
    る第２導電型の反対導電領域とを有する半導体基板と、 前記半導体基板の前記反対導電領域側から形成され、前
    記ドレイン層に達する溝と、 前記反対導電領域内に形成され、前記溝の内周面に露出
    する第１導電型のソース領域と、 前記溝の内周面に形成され、前記ドレイン層と前記反対
    導電領域と前記ソース領域とに亘って配置されたゲート
    絶縁膜と、 前記ゲート絶縁膜に密着して配置されたゲート電極膜
    と、 前記ゲート電極膜とは絶縁して配置され、少なくとも前
    記ソース領域の前記溝内周面に露出する部分と接触した
    ソース電極膜とを有するトランジスタ。
  2. 【請求項２】前記溝内部の前記ゲート電極膜とソース電
    極膜との間には前記ゲート絶縁膜よりも厚い絶縁膜が配
    置された請求項１記載のトランジスタ。
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