JP2000307115A - 高密度ｍｏｓゲート型電力装置及びその製造方法 - Google Patents
高密度ｍｏｓゲート型電力装置及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】高密度ＭＯＳゲート型装置及びその製造方法を
提供する。 【解決手段】高濃度ドープにされたＮ型基板１０１上に
適切な抵抗率のＮ型エピタキシヤル層１０２を堆積しゲ
ート２０５部をマスクしてＰ型ドーズを注入し、Ｐ型ボ
デー２１０及びＰ井戸領域１０３を形成する。マスクに
より選択的にＮ型ドーズを注入してＮソース２０１を形
成し、更にマスクしてゲート用トレンチをエツチングし
て絶縁膜２０４を成膜の上ポリシリコンを堆積しゲート
２０５を残して平坦化する。ホスシリケートガラスを堆
積してソース２０１及びゲート２０５上部を残してエツ
チングしてインターレベル誘電体２０７を形成し、その
上にソースメタル２１２を堆積してドレインを接点とし
て機能させる。
提供する。 【解決手段】高濃度ドープにされたＮ型基板１０１上に
適切な抵抗率のＮ型エピタキシヤル層１０２を堆積しゲ
ート２０５部をマスクしてＰ型ドーズを注入し、Ｐ型ボ
デー２１０及びＰ井戸領域１０３を形成する。マスクに
より選択的にＮ型ドーズを注入してＮソース２０１を形
成し、更にマスクしてゲート用トレンチをエツチングし
て絶縁膜２０４を成膜の上ポリシリコンを堆積しゲート
２０５を残して平坦化する。ホスシリケートガラスを堆
積してソース２０１及びゲート２０５上部を残してエツ
チングしてインターレベル誘電体２０７を形成し、その
上にソースメタル２１２を堆積してドレインを接点とし
て機能させる。
Description
【０００１】
【発明が属する技術分野】本発明は、ＭＯＳ装置に係わ
り、特に高密度ＭＯＳゲート型電力装置及びこれを製造
する工程に関する。
り、特に高密度ＭＯＳゲート型電力装置及びこれを製造
する工程に関する。
【０００２】
【従来の技術】図１４は、既知のトレンチｎ型ＭＯＳＦ
ＥＴ装置１００を示す略断面図である。この装置は、ゲ
ート誘電体１０９が両壁及び底面に配置されるトレンチ
１０８を含むゲート領域を有する。トレンチ１０８は、
ゲート電極として機能するポリシリコンで充填される。
ソース領域の接点は、ソース領域１０６及びボデー領域
１０４の両方に夫々接触するトップメタル１１２を介し
て達成される。Ｎ＋基板の裏側はドレインとして使用さ
れる。
ＥＴ装置１００を示す略断面図である。この装置は、ゲ
ート誘電体１０９が両壁及び底面に配置されるトレンチ
１０８を含むゲート領域を有する。トレンチ１０８は、
ゲート電極として機能するポリシリコンで充填される。
ソース領域の接点は、ソース領域１０６及びボデー領域
１０４の両方に夫々接触するトップメタル１１２を介し
て達成される。Ｎ＋基板の裏側はドレインとして使用さ
れる。
【０００３】Ｎ＋ソース領域１０６は、トレンチのコー
ナーからコーナーまで延在し大きい電界の形成を発生し
得る、Ｐ井戸領域１０３の中に形成される。Ｐ井戸領域
１０３の降伏電圧を下げるために作られるＰ＋ボデー打
込み物１０４は大きく、従って装置１００の活性領域を
減少する。図１４では一つのＭＯＳＦＥＴのみが示され
るが、一般的な装置は現在工業で使用されるようにセル
状又はストライプ状といった様々な形状でこれらＭＯＳ
ＦＥＴが配置されるアレーを含む。
ナーからコーナーまで延在し大きい電界の形成を発生し
得る、Ｐ井戸領域１０３の中に形成される。Ｐ井戸領域
１０３の降伏電圧を下げるために作られるＰ＋ボデー打
込み物１０４は大きく、従って装置１００の活性領域を
減少する。図１４では一つのＭＯＳＦＥＴのみが示され
るが、一般的な装置は現在工業で使用されるようにセル
状又はストライプ状といった様々な形状でこれらＭＯＳ
ＦＥＴが配置されるアレーを含む。
【０００４】
【発明が解決しようとする課題】図１４に示されるよう
な装置がブロッキング（オフ）状態にあるとき、正の電
圧がドレイン端子に印加され、これによってＰ井戸ダイ
オード及びＮドレインダイオードを逆方向にバイアスす
る。ゲート電極に電圧が印加されないときは、ドレイン
電極とソース電極との間で電流を流すことを可能にする
ためのチャネルが存在しない。Ｐ井戸／Ｎ−ドレインダ
イオードが逆方向にバイアスされるため、電界を含む空
乏層領域が形成される。この電界は、ゲート酸化物がト
レンチの底面のコーナー（点１８）にあるＰ井戸領域の
ケイ素の界面で最大となる。大きな電界が酸化ケイ素の
界面で作られてもよければ、酸化物をキャリアの注入に
よって帯電され、その降伏電圧を不安定にし、極端な場
合では酸化物を破壊しゲートドレイン短絡を発生する。
さほど破壊的でない場合では、装置チャネル域の近傍が
局部的にイオン化されることで装置の高温時の降伏電圧
は減少され、クランプされない誘導スイッチング（ＵＩ
Ｓ）能力は低下する。
な装置がブロッキング（オフ）状態にあるとき、正の電
圧がドレイン端子に印加され、これによってＰ井戸ダイ
オード及びＮドレインダイオードを逆方向にバイアスす
る。ゲート電極に電圧が印加されないときは、ドレイン
電極とソース電極との間で電流を流すことを可能にする
ためのチャネルが存在しない。Ｐ井戸／Ｎ−ドレインダ
イオードが逆方向にバイアスされるため、電界を含む空
乏層領域が形成される。この電界は、ゲート酸化物がト
レンチの底面のコーナー（点１８）にあるＰ井戸領域の
ケイ素の界面で最大となる。大きな電界が酸化ケイ素の
界面で作られてもよければ、酸化物をキャリアの注入に
よって帯電され、その降伏電圧を不安定にし、極端な場
合では酸化物を破壊しゲートドレイン短絡を発生する。
さほど破壊的でない場合では、装置チャネル域の近傍が
局部的にイオン化されることで装置の高温時の降伏電圧
は減少され、クランプされない誘導スイッチング（ＵＩ
Ｓ）能力は低下する。
【０００５】
【課題を解決するための手段】上記問題を解決するため
にＰ井戸領域の中央の降伏電圧を下げ、衝突イオン化を
装置チャネル及びトレンチコーナーから遠ざける、高濃
度な深いＰ＋ボデーが使用される。降伏電圧を下げるこ
とで、酸化ケイ素の界面におけるトレンチコーナーでの
臨界も低下される。この深いＰ＋ボデー設計を従来の装
置で達成するためには、トレンチ間の真中のＰ＋ボデー
域を画成するよう別の臨界アライメントのＰ＋ボデーの
フォトレジスト段階が用いられ、又、Ｐ＋ボデーをケイ
素の中に深く拡散するよう高い熱的供給ドライブと組合
わさったより高エネルギーな打込みが用いられる。ドー
パントが垂直に拡散されるとき、ドーパントはその垂直
な深さの８０％といった典型的な比率で水平にも拡散さ
れる。Ｐ＋ボデー領域は高いドーズ濃度で形成されるた
め、水平なボデー領域の拡散が装置チャネル域の中に入
ることを防止するよう装置の寸歩は増加されなくてはな
らない。Ｐ＋ドーズが幾らかチャネルに達することが許
されるとき、装置の閾値は使用可能なレベルを超えて増
加され得、十分に可変的となる。要求された高いＰ＋ド
ーズ及び実際的な打込みエネルギーにおける限界のた
め、要求された熱的供給ドライブは低下され、装置の寸
法を減少するためにより高いエネルギーの（より深い）
Ｐ＋の打込みを使用することは実行可能でない。
にＰ井戸領域の中央の降伏電圧を下げ、衝突イオン化を
装置チャネル及びトレンチコーナーから遠ざける、高濃
度な深いＰ＋ボデーが使用される。降伏電圧を下げるこ
とで、酸化ケイ素の界面におけるトレンチコーナーでの
臨界も低下される。この深いＰ＋ボデー設計を従来の装
置で達成するためには、トレンチ間の真中のＰ＋ボデー
域を画成するよう別の臨界アライメントのＰ＋ボデーの
フォトレジスト段階が用いられ、又、Ｐ＋ボデーをケイ
素の中に深く拡散するよう高い熱的供給ドライブと組合
わさったより高エネルギーな打込みが用いられる。ドー
パントが垂直に拡散されるとき、ドーパントはその垂直
な深さの８０％といった典型的な比率で水平にも拡散さ
れる。Ｐ＋ボデー領域は高いドーズ濃度で形成されるた
め、水平なボデー領域の拡散が装置チャネル域の中に入
ることを防止するよう装置の寸歩は増加されなくてはな
らない。Ｐ＋ドーズが幾らかチャネルに達することが許
されるとき、装置の閾値は使用可能なレベルを超えて増
加され得、十分に可変的となる。要求された高いＰ＋ド
ーズ及び実際的な打込みエネルギーにおける限界のた
め、要求された熱的供給ドライブは低下され、装置の寸
法を減少するためにより高いエネルギーの（より深い）
Ｐ＋の打込みを使用することは実行可能でない。
【０００６】本発明の高密度ＭＯＳゲート型装置は、半
導体基板と基板上に堆積される第１の伝導型のドープさ
れた上層とを有する。上層は、第１の伝導型の高濃度ド
ープされたソース領域と第１の伝導型とは反対の第２の
伝導型のドープされた井戸領域とを有する。上層の上面
は、ソース領域のための接触域と、上層を下にしてその
中の第２の伝導型の高濃度ドープされた深いボデー領域
のための接触域を含む窪み部分とを有する。装置は、上
層に堆積され、絶縁層によって上層から隔離された導通
材料を含むトレンチゲートを更に有する。
導体基板と基板上に堆積される第１の伝導型のドープさ
れた上層とを有する。上層は、第１の伝導型の高濃度ド
ープされたソース領域と第１の伝導型とは反対の第２の
伝導型のドープされた井戸領域とを有する。上層の上面
は、ソース領域のための接触域と、上層を下にしてその
中の第２の伝導型の高濃度ドープされた深いボデー領域
のための接触域を含む窪み部分とを有する。装置は、上
層に堆積され、絶縁層によって上層から隔離された導通
材料を含むトレンチゲートを更に有する。
【０００７】本発明は、半導体基板と、基板上に堆積さ
れる第１の伝導型のドープされた上層とを有する高密度
ＭＯＳゲート型装置であって、上層はその上面で第１の
伝導型の高濃度ドープされたソース領域と第１の伝導型
とは反対の第２の伝導型のドープされた井戸領域とを有
し、上層の上面はソース領域のための接触域と、上層を
下にしてその中の第２の伝導型の高濃度ドープされた上
記深いボデー領域のための接触域を含む窪んだ部分とを
有し、深いボデー領域は窪んだ部分の下にあり、又浅い
ボデー領域はソース領域のための接触域の下にあり、上
層には絶縁層によって上層から隔離された導通材料を含
むトレンチゲートが堆積され、電力ＭＯＳＦＥＴと絶縁
されたゲート型バイポーラトランジスタとＭＯＳ制御さ
れたサイリスタとを含む群から選択されることを特徴と
する高密度ＭＯＳゲート型装置を含む。
れる第１の伝導型のドープされた上層とを有する高密度
ＭＯＳゲート型装置であって、上層はその上面で第１の
伝導型の高濃度ドープされたソース領域と第１の伝導型
とは反対の第２の伝導型のドープされた井戸領域とを有
し、上層の上面はソース領域のための接触域と、上層を
下にしてその中の第２の伝導型の高濃度ドープされた上
記深いボデー領域のための接触域を含む窪んだ部分とを
有し、深いボデー領域は窪んだ部分の下にあり、又浅い
ボデー領域はソース領域のための接触域の下にあり、上
層には絶縁層によって上層から隔離された導通材料を含
むトレンチゲートが堆積され、電力ＭＯＳＦＥＴと絶縁
されたゲート型バイポーラトランジスタとＭＯＳ制御さ
れたサイリスタとを含む群から選択されることを特徴と
する高密度ＭＯＳゲート型装置を含む。
【０００８】本発明は又、基板の上層にトレンチゲート
を形成する工程を含み、上層に井戸領域を形成し、トレ
ンチゲートに隣接して井戸領域の中にソース領域を形成
するよう井戸領域の中に第１の伝導型のドーパントを打
込む工程を含む高密度ＭＯＳゲート型装置を製造する方
法であって、ソース領域のエッチングされない部分はソ
ース領域のための接触域を有し、ソース領域の一部分を
選択的にエッチングすることでボデー領域のための接触
域を有する窪みを形成する工程と、窪みの中に第２の伝
導型のドーパントを打込むことで上記窪みの下に深いボ
デー領域を形成する工程と、第２の伝導型のドーパント
をソース領域のための接触域の中に打込むことでソース
領域のための接触域の下に浅いボデー領域を形成する工
程とを有する方法を含む。
を形成する工程を含み、上層に井戸領域を形成し、トレ
ンチゲートに隣接して井戸領域の中にソース領域を形成
するよう井戸領域の中に第１の伝導型のドーパントを打
込む工程を含む高密度ＭＯＳゲート型装置を製造する方
法であって、ソース領域のエッチングされない部分はソ
ース領域のための接触域を有し、ソース領域の一部分を
選択的にエッチングすることでボデー領域のための接触
域を有する窪みを形成する工程と、窪みの中に第２の伝
導型のドーパントを打込むことで上記窪みの下に深いボ
デー領域を形成する工程と、第２の伝導型のドーパント
をソース領域のための接触域の中に打込むことでソース
領域のための接触域の下に浅いボデー領域を形成する工
程とを有する方法を含む。
【０００９】有利には、高密度ＭＯＳゲート型装置を製
造する方法は、第１の伝導型のドープされた上層を含む
半導体基板を設けることを有する。上層の上面に第１の
伝導型とは反対の第２の伝導型のドープされた井戸領域
が形成され、高濃度ドープされたソース領域を形成する
ために第１の伝導型のドーパントがその井戸領域に打込
まれる。上面の上に窒化物の層が形成され、窒化物の層
及び上層を選択的にエッチングすることで上層にトレン
チが形成される。トレンチの内側は絶縁層で覆われ、ト
レンチゲートを形成するために導通材料で充填される。
窒化物の層を除去され、トレンチゲート及び上層の上面
の上にインターレベル誘電材料の層が形成される。イン
ターレベル誘電層は選択的にエッチングされることでソ
ース領域のための接触域を形成する。ソース領域は、ボ
デー領域のための接触域を有する浅い窪みを形成するた
めに選択的にエッチングされる。第２の伝導型のドーパ
ントは、窪みの下に深いボデー領域を形成するよう窪み
の中に打込まれる。
造する方法は、第１の伝導型のドープされた上層を含む
半導体基板を設けることを有する。上層の上面に第１の
伝導型とは反対の第２の伝導型のドープされた井戸領域
が形成され、高濃度ドープされたソース領域を形成する
ために第１の伝導型のドーパントがその井戸領域に打込
まれる。上面の上に窒化物の層が形成され、窒化物の層
及び上層を選択的にエッチングすることで上層にトレン
チが形成される。トレンチの内側は絶縁層で覆われ、ト
レンチゲートを形成するために導通材料で充填される。
窒化物の層を除去され、トレンチゲート及び上層の上面
の上にインターレベル誘電材料の層が形成される。イン
ターレベル誘電層は選択的にエッチングされることでソ
ース領域のための接触域を形成する。ソース領域は、ボ
デー領域のための接触域を有する浅い窪みを形成するた
めに選択的にエッチングされる。第２の伝導型のドーパ
ントは、窪みの下に深いボデー領域を形成するよう窪み
の中に打込まれる。
【００１０】
【発明の実施の形態】本発明は、添付図を参照して例に
よって説明される。
よって説明される。
【００１１】トレンチＭＯＳＦＥＴ装置１００を構築す
る現在の典型的な手順は最初に、高濃度ドープされたＮ
＋基板１０１上に、望ましい降伏電圧のために必要な厚
さ及び抵抗率といった特徴を有するＮ−ドープされたエ
ピタキシャル層１０２を堆積する（図１参照）ことであ
る。次に、Ｐ井戸領域１０３（図２参照）を形成するた
めのＰ井戸の打込みが一面に実施される。
る現在の典型的な手順は最初に、高濃度ドープされたＮ
＋基板１０１上に、望ましい降伏電圧のために必要な厚
さ及び抵抗率といった特徴を有するＮ−ドープされたエ
ピタキシャル層１０２を堆積する（図１参照）ことであ
る。次に、Ｐ井戸領域１０３（図２参照）を形成するた
めのＰ井戸の打込みが一面に実施される。
【００１２】マスクＭを使用するフォトリソグラフィ段
階は、Ｐ＋ボデー領域１０４を形成するためにＰ井戸領
域１０３の中に例えばホウ素の選択的な高いドーズのＰ
＋打込みを可能にする（図３及び図４参照）。マスクＭ
の剥離に続き、薄いスクリーン酸化物１０５がウェーハ
上に形成され、高い熱的供給工程段階がＰ＋ボデー領域
１０４及びＰ井戸領域１０３を層１０２の中に深くドラ
イブするために使用される（図５参照）。この高い熱的
供給段階は、高濃度ドープされたＰ＋ボデー領域１０４
の水平な拡散を結果とし、如何なる高いＰ＋ドーピング
も装置チャネルに達すること又それによる装置の閾値電
圧への影響を防止するために、後に形成されるトレンチ
との間で更に長い水平な距離を必要とする。この水平な
距離の必要性は、装置１００の寸法を減少する努力に対
して明らかに逆効果である。
階は、Ｐ＋ボデー領域１０４を形成するためにＰ井戸領
域１０３の中に例えばホウ素の選択的な高いドーズのＰ
＋打込みを可能にする（図３及び図４参照）。マスクＭ
の剥離に続き、薄いスクリーン酸化物１０５がウェーハ
上に形成され、高い熱的供給工程段階がＰ＋ボデー領域
１０４及びＰ井戸領域１０３を層１０２の中に深くドラ
イブするために使用される（図５参照）。この高い熱的
供給段階は、高濃度ドープされたＰ＋ボデー領域１０４
の水平な拡散を結果とし、如何なる高いＰ＋ドーピング
も装置チャネルに達すること又それによる装置の閾値電
圧への影響を防止するために、後に形成されるトレンチ
との間で更に長い水平な距離を必要とする。この水平な
距離の必要性は、装置１００の寸法を減少する努力に対
して明らかに逆効果である。
【００１３】ソースマスクＳＭによってＰ＋ボデー領域
１０４と整列されるＮ＋ソース領域１０６は、例えばヒ
素イオン又はリンイオン及び標準のフォトリソグラフィ
ック工程を用いて選択的に打込められる（図６参照）。
窒化物の層１０７は、その後のトレンチエッチングのた
めにハードマスクとして機能するよう一面に堆積される
（図７参照）。フォトリソグラフィックでトレンチマス
クＴＭを使用することで、トレンチ１０８は標準の手順
によって画成され、気相エッチングされる（図８参
照）。ゲート酸化物１０９はこのときゲート誘電体とし
て機能するように、成長されるか若しくはトレンチ１０
８に堆積される（図９参照）。ゲート電極として使用さ
れるべきポリシリコン１１０は、ウェーハ全体に堆積さ
れる（図１０参照）。ポリシリコン１１０は、平坦化エ
ッチングを用いてプレーナ表面から除去されるがトレン
チの中には残在される（図１１参照）。
１０４と整列されるＮ＋ソース領域１０６は、例えばヒ
素イオン又はリンイオン及び標準のフォトリソグラフィ
ック工程を用いて選択的に打込められる（図６参照）。
窒化物の層１０７は、その後のトレンチエッチングのた
めにハードマスクとして機能するよう一面に堆積される
（図７参照）。フォトリソグラフィックでトレンチマス
クＴＭを使用することで、トレンチ１０８は標準の手順
によって画成され、気相エッチングされる（図８参
照）。ゲート酸化物１０９はこのときゲート誘電体とし
て機能するように、成長されるか若しくはトレンチ１０
８に堆積される（図９参照）。ゲート電極として使用さ
れるべきポリシリコン１１０は、ウェーハ全体に堆積さ
れる（図１０参照）。ポリシリコン１１０は、平坦化エ
ッチングを用いてプレーナ表面から除去されるがトレン
チの中には残在される（図１１参照）。
【００１４】一般的にボロホスホシリケートガラス（Ｂ
ＰＳＧ）又はホスホシリケートガラス（ＰＳＧ）である
インターレベル誘電材料物１１１は、ウェーハ上に堆積
され、選択的にエッチングされる（図１２及び１３参
照）。従来技術の装置１００の加工は、ソース領域の接
点として機能するようメタル１１２をウェ−ハの上面の
上に堆積し、ドレイン接点（図１４参照）として機能す
るようウェーハの裏側（図示せず）に堆積することで完
成される。
ＰＳＧ）又はホスホシリケートガラス（ＰＳＧ）である
インターレベル誘電材料物１１１は、ウェーハ上に堆積
され、選択的にエッチングされる（図１２及び１３参
照）。従来技術の装置１００の加工は、ソース領域の接
点として機能するようメタル１１２をウェ−ハの上面の
上に堆積し、ドレイン接点（図１４参照）として機能す
るようウェーハの裏側（図示せず）に堆積することで完
成される。
【００１５】図１乃至図１４の工程によって加工される
装置の寸法は、臨界的に整列されたフォトレジストによ
って形成されるＰ＋ボデー領域の、及び更に臨界的に整
列されたトレンチ、ソース領域及び接触開口部の段階に
よって実質的に制御される。ミスアライメント耐性のた
めの対策はフォトレジスト工程で成されるべきである。
加えて、既知の装置はＰ＋ボデー領域を望ましい深さに
拡散するために高い熱的供給拡散を必要とする。深いボ
デー領域の形成において、高濃度ドープされたＰ＋ボデ
ー領域がチャネルと接触することを防止するために、更
に長い水平な距離を必要とする。ボデー領域がチャネル
に達するとき、装置の閾値電圧は十分に可変的となるか
又は装置を使用不可能にするほどに高くなる。従って、
臨界的フォトレジストのアライメントと深いボデー領域
の打込みとの組合わせは、上記説明された工程によって
製造される装置の寸法を減少する如何なる努力も厳密に
制約する。
装置の寸法は、臨界的に整列されたフォトレジストによ
って形成されるＰ＋ボデー領域の、及び更に臨界的に整
列されたトレンチ、ソース領域及び接触開口部の段階に
よって実質的に制御される。ミスアライメント耐性のた
めの対策はフォトレジスト工程で成されるべきである。
加えて、既知の装置はＰ＋ボデー領域を望ましい深さに
拡散するために高い熱的供給拡散を必要とする。深いボ
デー領域の形成において、高濃度ドープされたＰ＋ボデ
ー領域がチャネルと接触することを防止するために、更
に長い水平な距離を必要とする。ボデー領域がチャネル
に達するとき、装置の閾値電圧は十分に可変的となるか
又は装置を使用不可能にするほどに高くなる。従って、
臨界的フォトレジストのアライメントと深いボデー領域
の打込みとの組合わせは、上記説明された工程によって
製造される装置の寸法を減少する如何なる努力も厳密に
制約する。
【００１６】製造される装置の寸法を実質的に減少する
ことを可能にする工程は、図１５乃至図３１に示され
る。工程は特定の段階の流れで例示される。例えば、ソ
ース及び井戸のドーパントの打込みの順序及びそれらの
活性化は、最終的な装置の構造及び機能に影響すること
無く変化され得る。更に、窒化物の層及びスクリーン酸
化物が使用され剥離される順序も変化され得る。窒化物
の層がハードマスキング材料として使用されるため、酸
化物のような他の材料が同様の目的のために使用され得
る。本発明の工程は、Ｎチャネル型シリコン装置のため
に例示されるが、他の装置及び他の半導体材料及びドー
パントにも適用可能である。装置が形成される上層は、
エピタキシャル層として説明されるが上層は基板内にも
含まれ得る。説明する装置は電力ＭＯＳＦＥＴである
が、他のＭＯＳゲート型装置例えば、絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴｓ）又はＭＯＳ制御サイ
リスタも意図して説明する。
ことを可能にする工程は、図１５乃至図３１に示され
る。工程は特定の段階の流れで例示される。例えば、ソ
ース及び井戸のドーパントの打込みの順序及びそれらの
活性化は、最終的な装置の構造及び機能に影響すること
無く変化され得る。更に、窒化物の層及びスクリーン酸
化物が使用され剥離される順序も変化され得る。窒化物
の層がハードマスキング材料として使用されるため、酸
化物のような他の材料が同様の目的のために使用され得
る。本発明の工程は、Ｎチャネル型シリコン装置のため
に例示されるが、他の装置及び他の半導体材料及びドー
パントにも適用可能である。装置が形成される上層は、
エピタキシャル層として説明されるが上層は基板内にも
含まれ得る。説明する装置は電力ＭＯＳＦＥＴである
が、他のＭＯＳゲート型装置例えば、絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴｓ）又はＭＯＳ制御サイ
リスタも意図して説明する。
【００１７】基板上にエピタキシャル層１０２を堆積
し、続いてスクリーン酸化物１０５の成長及びＰ井戸領
域１０３（図１５、１６、１７参照）を形成するための
打込みといった初期の工程段階は、説明された従来技術
（図１、２、３参照）の工程段階と同様である。この時
点において、説明された従来技術の工程段階から発展す
る。Ｐ＋を画成するために、説明された従来技術によっ
て設けられる自己アライメントしないフォトレジスト手
順を用いるより、例えばヒ素イオン又はリンイオンのＮ
＋の打込みがＮ＋ソース領域２０１を形成するために用
いられ、この後窒化物の層２０２が堆積される（図１８
及び１９参照）。トレンチ２０３はフォトレジストマス
クＴＭによって画成される。窒化物の層２０２及びスク
リーン酸化物１０５はハードマスクを形成するためにエ
ッチングされ、トレンチ２０３は層１０２の中までエッ
チングされる（図２０参照）。ゲート酸化物２０４はト
レンチ２０３（図２１参照）の中で成長され、この後、
ポリシリコン２０５（図２２参照）が堆積される。ゲー
ト酸化物の熱成長もＰ井戸領域１０３をドライブする。
幾つかの設計又はゲートの酸化中における不十分な熱的
供給によっては、Ｐ井戸を望ましい深さまでドライブす
るために別のＰ井戸のドライブ段階を必要とし得る。平
坦化を用いることでポリシリコン２０５をトレンチ２０
３の中に残在させ、標準のエッチング工程が窒化物の層
２０２を除去する（図２３参照）。インターレベル誘電
材料２０６は堆積され（図２４参照）、ソース領域２０
１にパターン化されたインターレベル誘電体２０７及び
接触域２０８を設けるために標準マスキング技術によっ
て選択的にエッチングされる（図２５参照）。
し、続いてスクリーン酸化物１０５の成長及びＰ井戸領
域１０３（図１５、１６、１７参照）を形成するための
打込みといった初期の工程段階は、説明された従来技術
（図１、２、３参照）の工程段階と同様である。この時
点において、説明された従来技術の工程段階から発展す
る。Ｐ＋を画成するために、説明された従来技術によっ
て設けられる自己アライメントしないフォトレジスト手
順を用いるより、例えばヒ素イオン又はリンイオンのＮ
＋の打込みがＮ＋ソース領域２０１を形成するために用
いられ、この後窒化物の層２０２が堆積される（図１８
及び１９参照）。トレンチ２０３はフォトレジストマス
クＴＭによって画成される。窒化物の層２０２及びスク
リーン酸化物１０５はハードマスクを形成するためにエ
ッチングされ、トレンチ２０３は層１０２の中までエッ
チングされる（図２０参照）。ゲート酸化物２０４はト
レンチ２０３（図２１参照）の中で成長され、この後、
ポリシリコン２０５（図２２参照）が堆積される。ゲー
ト酸化物の熱成長もＰ井戸領域１０３をドライブする。
幾つかの設計又はゲートの酸化中における不十分な熱的
供給によっては、Ｐ井戸を望ましい深さまでドライブす
るために別のＰ井戸のドライブ段階を必要とし得る。平
坦化を用いることでポリシリコン２０５をトレンチ２０
３の中に残在させ、標準のエッチング工程が窒化物の層
２０２を除去する（図２３参照）。インターレベル誘電
材料２０６は堆積され（図２４参照）、ソース領域２０
１にパターン化されたインターレベル誘電体２０７及び
接触域２０８を設けるために標準マスキング技術によっ
て選択的にエッチングされる（図２５参照）。
【００１８】この時点では、装置内で新しく周期的に自
己アライメントされたＰ＋ボデー領域が形成される。接
触域２０８を横切って配置されるストライプ状のマスク
ＰＭとして示されるフォトレジスト層が形成される（図
２６参照）。パターン化されたインターレベル誘電体２
０７及び接触域２０８によってその平行方向が明確にさ
れるマスクＰＭは、前に形成された層と非臨界的に整列
されるため従来技術の工程とは異なって装置の寸法に影
響しない。ウェーハの浅く窪んだ部分を形成するディン
プルエッチングは、Ｐ＋接触域２０９を形成するために
実施される（図２７参照）。Ｎ＋ソース領域２０１の一
部及びプレーナのＮ＋接触域２０８はマスクＰＭによっ
て保護され、従ってエッチングされない。標準の方法を
用いてマスクＰＭを剥離する後、浅いディンプルエッチ
ングを用いて形成される接触域２０９の中に例えばホウ
素のＰ＋を打込むことは、結果として深いＰ＋ボデー領
域２１０を形成する（図２８参照）。選択肢として、深
いＰ＋ボデー２１０はマスクＰＭを剥離する前に打込め
られ得る。Ｐ＋の打込みは、ソース領域のための接触域
２０８の下に浅いボデー領域２１１を形成することも結
果とする。
己アライメントされたＰ＋ボデー領域が形成される。接
触域２０８を横切って配置されるストライプ状のマスク
ＰＭとして示されるフォトレジスト層が形成される（図
２６参照）。パターン化されたインターレベル誘電体２
０７及び接触域２０８によってその平行方向が明確にさ
れるマスクＰＭは、前に形成された層と非臨界的に整列
されるため従来技術の工程とは異なって装置の寸法に影
響しない。ウェーハの浅く窪んだ部分を形成するディン
プルエッチングは、Ｐ＋接触域２０９を形成するために
実施される（図２７参照）。Ｎ＋ソース領域２０１の一
部及びプレーナのＮ＋接触域２０８はマスクＰＭによっ
て保護され、従ってエッチングされない。標準の方法を
用いてマスクＰＭを剥離する後、浅いディンプルエッチ
ングを用いて形成される接触域２０９の中に例えばホウ
素のＰ＋を打込むことは、結果として深いＰ＋ボデー領
域２１０を形成する（図２８参照）。選択肢として、深
いＰ＋ボデー２１０はマスクＰＭを剥離する前に打込め
られ得る。Ｐ＋の打込みは、ソース領域のための接触域
２０８の下に浅いボデー領域２１１を形成することも結
果とする。
【００１９】従来技術で典型的に用いられるよりも低い
熱的供給段階、即ち低温及び／又はより短かい時間、は
Ｐ＋の打込みを活性化するためのみに用いられ、ここで
は基板の中にＰ＋ボデー領域２１０をより深く拡散する
必要がない。本発明の装置２００の形成は、夫々Ｎ＋ソ
ース領域２０１及びＰ＋ボデー領域２１０の両方に接触
する装置の面の上にメタルの層２１２を、又、ドレイン
接点を設けるために装置の裏側（図２９参照）にメタル
の他の層（図示せず）を堆積することで完成される。
熱的供給段階、即ち低温及び／又はより短かい時間、は
Ｐ＋の打込みを活性化するためのみに用いられ、ここで
は基板の中にＰ＋ボデー領域２１０をより深く拡散する
必要がない。本発明の装置２００の形成は、夫々Ｎ＋ソ
ース領域２０１及びＰ＋ボデー領域２１０の両方に接触
する装置の面の上にメタルの層２１２を、又、ドレイン
接点を設けるために装置の裏側（図２９参照）にメタル
の他の層（図示せず）を堆積することで完成される。
【００２０】図３０は、本発明の工程によって形成され
る装置２００のＰ＋ボデー領域のための接触領域を通
る、図２９の断面Ａ−Ａを示し、図３１は装置２００の
Ｎ＋ソース領域のための接触領域を通る、図２９の断面
Ｂ−Ｂを示す図である。深いＰ＋ボデー領域２１０を作
るためにＰ＋打込み物が中に形成された、浅くエッチン
グされたＰ＋ボデー領域のための接触領域２０９はＰＭ
マスクによって保護されるＮ＋ソース領域のための接触
域２０８の部分よりも小さいことが好ましい。
る装置２００のＰ＋ボデー領域のための接触領域を通
る、図２９の断面Ａ−Ａを示し、図３１は装置２００の
Ｎ＋ソース領域のための接触領域を通る、図２９の断面
Ｂ−Ｂを示す図である。深いＰ＋ボデー領域２１０を作
るためにＰ＋打込み物が中に形成された、浅くエッチン
グされたＰ＋ボデー領域のための接触領域２０９はＰＭ
マスクによって保護されるＮ＋ソース領域のための接触
域２０８の部分よりも小さいことが好ましい。
【００２１】
【発明の効果】図１５乃至図３１に例示されるように、
高密度トレンチＭＯＳゲート型電力装置を製造する工程
は、その寸法の実質的な減少を可能にする一方で、深い
Ｐ＋ボデーの設計の利点を保持する。本発明の工程にお
いてウェーハの面における周期的な浅いディンプルエッ
チングは、基板の上面の下に望ましい深さの窪みを形成
するために実施される。このエッチングが接触開口部に
対して自己アライメントされるため、臨界的アライメン
トのフォトレジストマスキング段階は必要とされない。
面上の窪みのため、Ｐ＋打込み物はシリコンの中に深く
打込まれ、その後の低い熱的供給工程はドーパントを活
性化するためのみに用いられ、Ｐ＋ボデー領域を基板の
中に深く拡散するためには用いられない。ホウ素のＰ＋
の高いドースがチャネル域に達することを防止するため
に必要である水平な距離がより短くてよいため、結果と
なる装置は小さく形成され得る。更なる利点は、フォト
レジストマスキング工程におけるミスアライメントの耐
性に必要とされる如何なる寸法の増加も回避するＰ＋ボ
デー領域の自己アライメントである。本発明によって設
けられる装置の寸法の減少は、装置の効率性及び電力操
作能力を実質的に改善する。
高密度トレンチＭＯＳゲート型電力装置を製造する工程
は、その寸法の実質的な減少を可能にする一方で、深い
Ｐ＋ボデーの設計の利点を保持する。本発明の工程にお
いてウェーハの面における周期的な浅いディンプルエッ
チングは、基板の上面の下に望ましい深さの窪みを形成
するために実施される。このエッチングが接触開口部に
対して自己アライメントされるため、臨界的アライメン
トのフォトレジストマスキング段階は必要とされない。
面上の窪みのため、Ｐ＋打込み物はシリコンの中に深く
打込まれ、その後の低い熱的供給工程はドーパントを活
性化するためのみに用いられ、Ｐ＋ボデー領域を基板の
中に深く拡散するためには用いられない。ホウ素のＰ＋
の高いドースがチャネル域に達することを防止するため
に必要である水平な距離がより短くてよいため、結果と
なる装置は小さく形成され得る。更なる利点は、フォト
レジストマスキング工程におけるミスアライメントの耐
性に必要とされる如何なる寸法の増加も回避するＰ＋ボ
デー領域の自己アライメントである。本発明によって設
けられる装置の寸法の減少は、装置の効率性及び電力操
作能力を実質的に改善する。
【００２２】高密度ＭＯＳゲート型装置は、半導体基板
と基板上に堆積される第１の伝導型のドープされた上層
とを有する。上層は、第１の伝導型の高濃度ドープされ
たソース領域と、第１の伝導型とは反対の第２の伝導型
のドープされた井戸領域とを有する。上層の上面は、ソ
ース領域のための接触域と、上層を下にしてその中の第
２の伝導型の高濃度ドープされた深いボデー領域のため
の接触域を含む窪み部分とを有する。装置は、上層に堆
積され、絶縁層によって上層から隔離された導通材料を
含むトレンチゲートを更に有する。高密度ＭＯＳゲート
型装置を製造する方法は、第１の伝導型のドープされた
上層を含む半導体基板を設けることを有する。上層の上
面に第１の伝導型とは反対の第２の伝導型のドープされ
た井戸領域が形成され、高濃度ドープされたソース領域
を形成するために第１の伝導型のドーパントがその井戸
領域に打込まれる。上層の上面の上に窒化物の層が形成
され、窒化物の層及び上層を選択的にエッチングするこ
とで上層にトレンチが形成される。トレンチの内側は絶
縁層で覆われ、トレンチゲートを形成するために導通材
料で充填される。窒化物の層は除去され、トレンチゲー
ト及び上層の上面の上にインターレベル誘電材料の層が
形成される。インターレベル誘電層は選択的にエッチン
グされることでソース領域のための接触域を形成する。
ソース領域は、ボデー領域のための接触域を有する浅い
窪みを形成するために選択的にエッチングされる。第２
の伝導型のドーパントは、窪みの下に深いボデー領域を
形成するよう窪みの中に打込まれる。
と基板上に堆積される第１の伝導型のドープされた上層
とを有する。上層は、第１の伝導型の高濃度ドープされ
たソース領域と、第１の伝導型とは反対の第２の伝導型
のドープされた井戸領域とを有する。上層の上面は、ソ
ース領域のための接触域と、上層を下にしてその中の第
２の伝導型の高濃度ドープされた深いボデー領域のため
の接触域を含む窪み部分とを有する。装置は、上層に堆
積され、絶縁層によって上層から隔離された導通材料を
含むトレンチゲートを更に有する。高密度ＭＯＳゲート
型装置を製造する方法は、第１の伝導型のドープされた
上層を含む半導体基板を設けることを有する。上層の上
面に第１の伝導型とは反対の第２の伝導型のドープされ
た井戸領域が形成され、高濃度ドープされたソース領域
を形成するために第１の伝導型のドーパントがその井戸
領域に打込まれる。上層の上面の上に窒化物の層が形成
され、窒化物の層及び上層を選択的にエッチングするこ
とで上層にトレンチが形成される。トレンチの内側は絶
縁層で覆われ、トレンチゲートを形成するために導通材
料で充填される。窒化物の層は除去され、トレンチゲー
ト及び上層の上面の上にインターレベル誘電材料の層が
形成される。インターレベル誘電層は選択的にエッチン
グされることでソース領域のための接触域を形成する。
ソース領域は、ボデー領域のための接触域を有する浅い
窪みを形成するために選択的にエッチングされる。第２
の伝導型のドーパントは、窪みの下に深いボデー領域を
形成するよう窪みの中に打込まれる。
【図１】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図２】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図３】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図４】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図５】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図６】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図７】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図８】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図９】トレンチＭＯＳＦＥＴ装置を製造するための従
来技術工程の段階を示す図である。
来技術工程の段階を示す図である。
【図１０】トレンチＭＯＳＦＥＴ装置を製造するための
従来技術工程の段階を示す図である。
従来技術工程の段階を示す図である。
【図１１】トレンチＭＯＳＦＥＴ装置を製造するための
従来技術工程の段階を示す図である。
従来技術工程の段階を示す図である。
【図１２】トレンチＭＯＳＦＥＴ装置を製造するための
従来技術工程の段階を示す図である。
従来技術工程の段階を示す図である。
【図１３】トレンチＭＯＳＦＥＴ装置を製造するための
従来技術工程の段階を示す図である。
従来技術工程の段階を示す図である。
【図１４】トレンチＭＯＳＦＥＴ装置を製造するための
従来技術工程の段階を示す図である。
従来技術工程の段階を示す図である。
【図１５】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図１６】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図１７】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図１８】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図１９】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図２０】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図２１】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図２２】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図２３】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図２４】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図２５】本発明によるＭＯＳゲート装置のＰ井戸領
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
域、トレンチゲート及びインターレベル誘電体を形成す
る段階を示す図である。
【図２６】本発明によって製造される装置のボデー領域
及びソース領域の構造の三次元表現を示す図である。
及びソース領域の構造の三次元表現を示す図である。
【図２７】本発明によって製造される装置のボデー領域
及びソース領域の構造の三次元表現を示す図である。
及びソース領域の構造の三次元表現を示す図である。
【図２８】本発明によって製造される装置のボデー領域
及びソース領域の構造の三次元表現を示す図である。
及びソース領域の構造の三次元表現を示す図である。
【図２９】本発明によって製造される装置のボデー領域
及びソース領域の構造の三次元表現を示す図である。
及びソース領域の構造の三次元表現を示す図である。
【図３０】本発明の工程によって製造される装置を示す
図２９の破線Ａ−Ａに沿った断面図である。
図２９の破線Ａ−Ａに沿った断面図である。
【図３１】本発明の工程によって製造される装置を示す
図２９の破線Ｂ−Ｂに沿った断面図である。
図２９の破線Ｂ−Ｂに沿った断面図である。
１０１ 基板 １０２ エピタキシャル層 １０３ 井戸領域 ２０１ ソース領域 ２０４ ゲート酸化物 ２０５ ポリシリコン ２０７ インターレベル誘電体 ２１０ ボデー領域 ２１２ メタルの層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年５月２５日（２０００．５．２
５）
５）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図７】
【図８】
【図１０】
【図１１】
【図１２】
【図１３】
【図１５】
【図１６】
【図１７】
【図１４】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュン ゾン アメリカ合衆国 ペンシルヴェニア州 18707 マウンテントップ カタルパ・ア ヴェニュー 150番
Claims (10)
- 【請求項１】 半導体基板と、上記基板上に堆積される
第１の伝導型のドープされた上層とを有する高密度ＭＯ
Ｓゲート型装置であって、 上記上層は、上記第１の伝導型の高濃度ドープされたソ
ース領域と第１の伝導型とは反対の第２の伝導型のドー
プされた井戸領域とを有し、 上記上層の上面は、上記ソース領域のための接触域と、
上記上層の中の上記第２の伝導型の高濃度ドープされた
深いボデー領域のための接触域を含む窪んだ部分とを有
し、 上記深いボデー領域は上記窪んだ部分の下にあり、浅い
ボデー領域は上記ソース領域のための接触域の下にあ
り、 上記上層には、絶縁層によって上記上層から隔離された
導通材料を含むトレンチゲートが堆積され、 電力ＭＯＳＦＥＴと絶縁されたゲート型バイポーラトラ
ンジスタとＭＯＳ制御されたサイリスタとを含む群から
選択されることを特徴とする高密度ＭＯＳゲート型装
置。 - 【請求項２】 上記ソース領域のための接触域及び上記
上層の上記上面における上記窪んだ部分の上記ボデー領
域のための接触域と接触するメタルを含み、上記上層は
上記基板内に含まれる請求項１記載の装置。 - 【請求項３】 上記上層はエピタキシャル層を有し、上
記第１の伝導型はＮ型であり上記第２の伝導型はＰ型で
あり、上記基板は単結晶シリコンを含み上記絶縁層は二
酸化ケイ素を含む請求項２記載の装置。 - 【請求項４】 上記トレンチゲートの上記導通材料は高
濃度ドープされたポリシリコンを含み、インターレベル
誘電材料はボロホスホシリケートガラス又はホスホシリ
ケートガラスであり、上記ボデー領域のための接触域は
上記ソース領域のための接触域よりも小さい請求項１記
載の装置。 - 【請求項５】 高密度ＭＯＳゲート型装置を製造する方
法であって、 上面を有し、第１の伝導型のドープされた上層を含む半
導体基板を設ける工程と、 上記上層の上記上面で第１の伝導型とは反対の第２の伝
導型のドープされた井戸領域を形成し、上記井戸領域に
高濃度ドープされたソース領域を形成するために上記第
１の伝導型のドーパントを井戸領域に打込む工程と、 上記上面の上に窒化物の層を形成し、上記窒化物の層及
び上記上層を選択的にエッチングすることで上記上層に
トレンチを形成する工程と、 上記トレンチの内側を絶縁層で覆い、導通材料で充填す
ることでトレンチゲートを形成する工程と、 上記窒化物の層を除去し、上記トレンチゲート及び上記
上層の上記上面の上にインターレベルの誘電材料の層を
形成する工程と、 上記インターレベル誘電層を選択的にエッチングするこ
とで上記ソース領域のための接触域を形成する工程と、 ボデー領域のための接触域を有する浅い窪みを上記ソー
ス領域の下に形成するために上記ソース領域を選択的に
エッチングする工程と、 上記窪みの下に深いボデー領域を形成するよう上記第２
の伝導型のドーパントを上記窪みの中に打込む工程と、 上記窒化物の層を形成する前に上記上層の上記上面の上
で酸化物のスクリーン層を形成する工程とを有する方
法。 - 【請求項６】 上記第２の伝導型のドーパントを上記ソ
ース領域に打込むことで上記ソース領域のための接触域
の下に浅いボデー領域を形成し、上記ソース領域のため
の接触域及び上記ボデー領域のための接触域に接触する
メタルを形成し、上記上層は上記基板内に含まれ、上記
上層はエピタキシャル層を好ましくは有することを特徴
とする請求項５記載の方法。 - 【請求項７】 上記第１の伝導型はＮ型であり、上記第
２の伝導型はＰ型であり、上記基板は単結晶シリコンを
含み上記絶縁層は二酸化ケイ素を含み、上記トレンチゲ
ートの上記導通材料は高濃度ドープされたポリシリコン
を含む請求項５記載の方法。 - 【請求項８】 上記第１の伝導型の上記ドーパントはヒ
素又はリンを含み、上記第２の伝導型のドーパントはホ
ウ素を含み、上記インターレベル誘電材料はボロホスホ
シリケートガラス又はホスホシリケートガラスを含み、
上記ボデー領域のための接触域は上記ソース領域のため
の接触域よりも小さい請求項５記載の方法。 - 【請求項９】 基板の上層にトレンチゲートを形成する
工程を含み、上記上層に井戸領域を形成し、上記トレン
チゲートに隣接して上記井戸領域の中にソース領域を形
成するよう上記井戸領域の中に第１の伝導型のドーパン
トを打込む工程を含む高密度ＭＯＳゲート型装置を製造
する方法であって、 上記ソース領域のエッチングされない部分は上記ソース
領域のための接触域を有し、上記ソース領域の一部分を
選択的にエッチングすることでボデー領域のための接触
域を有する窪みを形成する工程と、 上記窪みの中に第２の伝導型のドーパントを打込むこと
で上記窪みの下に深いボデー領域を形成する工程と、 上記第２の伝導型のドーパントを上記ソース領域のため
の接触域の中に打込むことで上記ソース領域のための接
触域の下に浅いボデー領域を形成する工程とを有する方
法。 - 【請求項１０】 上記ソース領域のための接触域及び上
記ボデー領域のための接触域に接触するメタルを形成す
る工程と、 上記上層は上記基板内に含まれ、上記上層はエピタキシ
ャル層を有し、上記第１の伝導型はＮ型であり上記第２
の伝導型はＰ型であり、上記基板は単結晶シリコンを含
み上記絶縁層は二酸化ケイ素を含み、上記トレンチゲー
トの上記導通材料は高濃度ドープされたポリシリコンを
含み、上記ボデー領域のための接触域は上記ソース領域
のための接触域よりも小さいことを特徴とする請求項９
記載の方法。
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| Publication Number | Publication Date |
|---|---|
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