JP2000506677A - エピタキシャル層の変動の影響を受けにくい縦形ｍｏｓｆｅｔ - Google Patents

エピタキシャル層の変動の影響を受けにくい縦形ｍｏｓｆｅｔ

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Abstract

(57)【要約】 縦形パワーＭＯＳＦＥＴ（７００）は、Ｎ＋基板（７１４）と上層をなすＮ−エピタキシャル層（７０４）とを含む。Ｎ−型埋込層（７２０）はエピタキシャル層内に形成され、基板の上層をなしており、埋込層はエピタキシャル層のドーパント濃度より大きいが、基板のドーパント濃度より小さいドーパント濃度を有する。埋込層の上側端部とＭＯＳＦＥＴのドレイン本体接合部との距離により、ＭＯＳＦＥＴのブレークダウン電圧及びオン抵抗が、エピタキシャル層の厚さを考慮しなくても、概ね確定されることができる。

Description

【発明の詳細な説明】 エピタキシャル層の変動の影響を受けにくい縦形ＭＯＳＦＥＴ発明の分野 本発明は、縦形パワーＭＯＳＦＥＴに関連し、特に基板上に形成される比較的 薄いエピタキシャル層内に形成される縦形パワーＭＯＳＦＥＴに関連する。発明の背景 パワーＭＯＳＦＥＴの２つの主な特徴はオン抵抗とブレークダウン電圧にあり 、オン抵抗はゲートが順方向バイアスされるときのソース及びドレイン端子間の 抵抗であり、ブレークダウン電圧は、逆方向バイアスされるときにブレークダウ ンを生じ、電流を流す電圧である。エピタキシャル（「ｅｐｉ」）層内に形成さ れる縦形パワーＭＯＳＦＥＴの場合、ｅｐｉ層のドーパント濃度及び厚さは、オ ン抵抗及びブレークダウン電圧に影響を与える。ｅｐｉ層が厚くなり、かつより 軽くドープされる場合には、ブレークダウン電圧は上昇し、一方オン抵抗も上昇 する。逆に、ｅｐｉ層が薄くなり、かつ重くドープされる場合には、オン抵抗及 びブレークダウン電圧いずれも減少する。実際には、そのデバイスの規定される ブレークダウン電圧に照らして許容される程度に、薄型で、かつ重くドープされ たｅｐｉ層を成形することにより、妥協点が見出される。結果生じるオン抵抗は 、前述の妥協点の必然的な成り行きとして、概ね受け入れられる。 こうしてｅｐｉ層の厚さの変動することにより、縦形パワーＭＯＳＦＥＴのオ ン抵抗及びブレークダウン電圧を変化する。これらの変動は、異なる製造作業中 に、ある製造作業中に異なるウエハ間で、或いは単一 のウエアにおいても発生することがある。ｅｐｉ層が比較的厚い（例えば、１０ −５０μｍの範囲にある）とき、その変動は割合から見て通常重大ではなく、従 って大きな問題を生み出さない。しかしながら、ｅｐｉ層の厚さが薄くなるとき 、特に、低電圧（６０Ｖより小さく、特に１５Ｖより小さい）で動作するように 設計されたＭＯＳＦＥＴにおいて、この状況は変化する。 この問題は第１Ａ−１Ｃ図に示される。第１図は縦形トレンチゲート形ＭＯＳ ＦＥＴにおけるドーパント濃度対深さのグラフを示す。トレンチゲートは、水平 な軸に沿って示される。３つの曲線Ｘepi1、Ｘepi2並びにＸepi3は、３つの異な るｅｐｉ層厚に対応するドーパントプロファイルを表わす。各曲線は、Ｎ−ｅｐ ｉ層内の比較的低いドーパント濃度からＮ＋基板内の比較的高いドーパント濃度 までの遷移を示す。Ｘepi1及びＸepi3に対応するＭＯＳＦＥＴの断面図が、それ ぞれ第１Ｂ図及び第１Ｃ図に示される。 トレンチの底部はそのデバイスの表面下２μｍにあり、Ｘepi1は表面下３μｍ に、Ｘepi2は表面下４μｍに、かつＸepi3は表面下５μｍにあるということを仮 定する。これらの仮定が与えられるとき、ｅｐｉ層の厚さがわずか±１μｍ変動 しただけでも、１μｍ（Ｘepi1）から３μｍ（Ｘepi3）までのトレンチの底部の 距離を変化させるというこが容易に分かる。もしＸepi3が所望のブレークダウン 電圧を実現するために必要とされるターゲットｅｐｉ層厚であるなら、Ｘepi1で 終わるデバイスは、この要件を全く満たさないであろう。こうして、ブレークダ ウン電圧はｅｐｉ層厚が１μｍ失われる毎に約１５−２０Ｖ降下するであろう。 この問題に対する１つの可能な解決策は、図２Ａ及び２Ｂに示されるように、 トレンチがｅｐｉ層を通って、完全に基板内に突出できるよう にすることであり、図はそれぞれドーパント濃度対深さのグラフ及びＭＯＳＦＥ Ｔの断面図を示す。これはオン抵抗を最も低くすることができ、ｅｐｉ層厚の変 動の影響を最小限にすることができるが、トレンチが基板内に突出する領域内に 熱的に成長させたゲート酸化物の完全性は、劣化してドープされた基板内に存在 する結晶学的欠陥ために劣化してしまう。これは、デバイスの生産性及び信頼性 を低下させる。 第３図に示されるように、同様の問題は、低電圧プレーナ形二重拡散ＭＯＳＦ ＥＴにおいて発生し、Ｐ−ボディの底部と基板との間の距離は、ＮＥＴＸepiで 示され、デバイスのオン抵抗及びブレークダウン電圧の両方を確定する。ｅｐｉ 層（Ｘepi）の厚さが変動するために、所定の製造作業において、デバイスがあ る割合で容認できないほど低いブレークダウン電圧になる場合がある。逆に、も しターゲットｅｐｉ層厚が厚くなり、この結果を避けることをできるなら、いく つかのデバイスでは、容認できないほどオン抵抗が高くなる場合がある。さらに これらの問題は、低電圧デバイスでは最も一般的な問題であり、ｅｐｉ層の厚さ はオン抵抗を最小にするように薄くされなければならない。 第４Ａ図は、３つの場合に、実際のブレークダウン電圧ＶＢactualをターゲッ トブレークダウン電圧ＶＢtargetの関数として示すグラフである。その３つは、 ｅｐｉ層が所定の厚さ（Ｘepi）である場合、ｅｐｉ層が０．５μｍだけ所定の 厚さより大きい（Ｘepi＋３σ）場合、並びにｅｐｉ層が０．５μｍだけ所定の 厚さより小さい（Ｘepi−３σ）の場合である。ＶＢtargetが比較的大きな値で は、ＶＢactualはすべての３つの場合にＶＢtargetに概ね等しくなり、ｅｐｉ層 が比較的厚いとき、十側或いは−側のいずれかの厚さの変動は実際のブレークダ ウン電圧に目立った影響を与えないという事実を反映している。しかしながら、 ＶＢtargetが比較的が低いレベルでは、ｅｐｉ層厚が統計的 範囲の下側（Ｘepi−３σ）にあるとき、ＶＢactualより著しく低く降下する。 もしｅｐｉ層が所定の厚さ以上であるなら、ＶＢactualはＶＢtargetの全てのレ ベルにおいて、ＶＢtargetと非常に近い値にある（この場合に、ＶＢactualを確 定する際の支配的な要因は、ｅｐｉ層の厚さではなくドーピングのレベルである ）。 第４Ｂ図は、第４Ａ図に示されている同じ３つの場合に、オン抵抗（ＲDS）Ｖ Ｂtargetの関数として示したグラフである。ＲDSは、高レベルのＶＢtargetでは 、ｅｐｉ層厚について目立った変化をしない。低レベルのＶＢtargetでは、ＲDS は、ｅｐｉ層の厚さがターゲット厚より厚い場合或いは薄い場合のいずれの場合 でも、標準値から大きく偏移する。 こうして、エピタキシャル層の厚さの変動により生じるブレークダウン電圧及 びオン抵抗の偏移が最小になる低電圧縦形ＭＯＳＦＥＴが必要とされる。ｅｐｉ 層の厚さの変動は、最適化した低電圧パワーＭＯＳＦＥＴの場合のように、ｅｐ ｉ層が薄いとき制御することが特に難しい。発明の概要 本発明の縦形パワーＭＯＳＦＥＴは、基板及び基板の上層をなすエピタキシャ ル層内に形成される。ＭＯＳＦＥＴはエピタキシャル層の上側表面に隣接する第 １の導電型のソース領域、第１の導電型とは反対極性の第２の導電型のチャネル 部分を構成するボディ領域、並びに基板及びエピタキシャル層の下側部分を含む ドレイン領域を含む。基板のドーパント濃度はエピタキシャル層のドレイン部分 のドーパント濃度より大きい。本発明に基づいて、第１の導電型の埋込層がエピ タキシャル層内に形成され、埋込層はエピタキシャル層のドーパント濃度より大 きいが、一般に基板のドーパント濃度より小さいドーパント濃度を有する。埋込 層の上端部は、エピタキシャル層の上側表面から所定の距離にある。 縦形パワーＭＯＳＦＥＴは、例えば、縦形トレンチゲート形デバイス或いはプ レーナ形二重拡散形デバイスである。 埋込層を形成するための好適な方法は、エピタキシャル層の上側表面を通して 高エネルギーイオン注入する方法である。埋込層は重くドープされた基板内に延 在する。イオン注入はプロセス手順の最高温度操作後に実行され、埋込層の拡散 を最小限にし、かつそれにより埋込層の上端部とエピタキシャル層の上側表面と の間の距離を可能なかぎり最大限に拡張するように制御されることが望ましい。 またこれは、埋込層の上端部とドレイン−ボディ接合部との間の距離をも制御し 、さらにＭＯＳＦＥＴのブレークダウン電圧及びオン抵抗が、エピタキシャル層 の厚さに関係なく概ね確定されるようにする。言い換えると、デバイスのブレー クダウン電圧及びオン抵抗の変動はウエハ間、或いはロット間で最小限にされる 。 トレンチゲート形ＭＯＳＦＥＴの１つの実施例では、トレンチは埋込層内に延 在せず、埋込層は基板内に重複し、かつ延在する。ＭＯＳＦＥＴのブレークダウ ン電圧は、第２の導電型の深い領域により設定され、その深い領域は、ボディ領 域の延長領域として各ＭＯＳＦＥＴセル毎に、或いはセルのアレイ全体に渡って 選択された周期で形成される。いずれの場合でも、ブレークダウンが生じる位置 は、トレンチゲートから離れた位置に保たれる。別の実施例では、第１導電型か らなる局部的に、より重くドープされた領域が、ＭＯＳＦＥＴセルの中央領域に おける埋込層上のエピタキシャル層内に形成される。局部的に、より重くドープ された領域は、ブレークダウン電圧の値を設定し、ブレークダウンの発生をトレ ンチから離れた位置に保持する。その領域はチャネルから基板への電流経路の直 列抵抗を減少させるように機能する。トレンチゲート形 ＭＯＳＦＥＴのさらに別の実施例では、トレンチは埋込層内に延在し、埋込層は 基板内に延在する。 トレンチゲート形ＭＯＳＦＥＴの他の実施例では、トレンチは互いに接近して 形成され、トレンチ間に介在するボディ領域は、ＭＯＳＦＥＴがオフ状態になる とき、完全にキャリアが空乏化する。その空乏領域は、Ｎ−或いはＰ−導電型の いずれであってもよい。埋込層は完全にトレンチの底部下に存在するか、或いは トレンチは埋込層内に延在する場合もある。 さらに別の実施例では、基板をドープするために用いられるドーパントより高 い拡散性を有するドーパント種を用いて、埋込層がｅｐｉ層の成長に先行して形 成される。このアプローチでは、デバイスの埋込層の上端部とｅｐｉ層の表面と の間が一様な距離をなさないが、トレンチが、ゲート酸化物の品質を劣化させず に安全に延在することができる重くドープされた領域を形成する。図面の簡単な説明 第１Ａ図は、トレンチがエピタキシャル層内のみに延在する３つの従来のトレ ンチゲート形ＭＯＳＦＥＴの場合に、ドーパント濃度を深さの関数としてグラフ にしたものを示す。 第１Ｂ図及び１Ｃ図は、第１Ａ図に記載されたＭＯＳＦＥＴの内の２つの断面 図を示す。 第２Ａ図は、トレンチが重くドープした基板内に延在する従来のトレンチゲー ト形ＭＯＳＦＥＴの場合に、ドーパント濃度を深さの関数としてグラフにしたも のを示す。 第２Ｂ図は、第２Ａ図に記載したＭＯＳＦＥＴの断面図である。 第３図は、従来の縦形プレーナ形二重拡散ＭＯＳＦＥＴの断面図であ る。 第４Ａ図は、ある範囲のｅｐｉ層厚を有するＭＯＳＦＥＴの場合に、実際のブ レークダウン電圧をターゲットブレークダウン電圧の関数として示すグラフであ る。 第４Ｂ図は、ある範囲のｅｐｉ層厚を有するＭＯＳＦＥＴの場合に、オン抵抗 をターゲットブレークダウン電圧の関数として示すグラフである。 第５Ａ図は、ｅｐｉ層に注入された埋込層に対して、ドーパント濃度を深さの 関数として示すグラフである。 第５Ｂ図は、第５Ａ図に記載のされる埋込層の断面図である。 第５Ｃ、５Ｅ並びに５Ｇ図は、ｅｐｉ層と基板との間の境界面に関して異なる 位置において注入された３つの埋込層に対して、ドーパント濃度を深さの関数と して示すグラフである。 第５Ｄ、５Ｆ並びに５Ｈ図は、第５Ｃ、５Ｅ並びに５Ｇ図に記載される埋込層 の断面図である。 第６Ａ図は、種々のドーパントをシリコン内へのイオン注入する場合の投影飛 程を示しており、ドーパントはほう素（Ｂ）、りん（Ｐ）並びにひ素（Ａｓ）を 含み、注入エネルギーの関数として示すグラフである（出典：Ｓｅｍｉｃｏｎｄ ｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ Ｈａｎｄｂｏｏｋ，Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｅｓ，１９８０）。 第６Ｂ図は、第６Ａ図に示される同じドーパントの場合に、シリコンに対する 偏差、すなわち投影飛程周囲の注入深さにおける変動を、注入エネルギーの関数 として示すグラフである（出典：Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌ ｏｇｙ Ｈａｎｄｂｏｏｋ、前出）。 第６Ｃ図は、シリコン内に注入されたほう素の範囲及び縦方向拡散を、注入エ ネルギーの関数として示すグラフである。 第６Ｄ図は、シリコン内に注入されたりんの範囲及び縦方向拡散を、注入エネ ルギーの関数として示すグラフである。 第７図は、本発明による埋込層及びアクティブセル内のブレークダウンを防ぐ ためにＮセル毎に１つ位置する深い拡散部を有する縦形トレンチゲート形ＭＯＳ ＦＥＴの断面図を示す。 第８図は、本発明に基づく、トレンチが埋込層内に延在する縦形トレンチゲー ト形ＭＯＳＦＥＴの断面図を示す。 第９図は、本発明による埋込層及び各セルの中央に埋込層と同じ導電型の差込 部（plug）を有する縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。 第１０図は、本発明による埋込層及び各ＭＯＳＦＥＴセルの中央に深いボディ 拡散部を有する縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。 第１１Ａ−１１Ｉ図は、第７図に示されるＭＯＳＦＥＴを製作するための工程 の各過程を示す。 第１１Ｊ図は、第１１Ａ−１１Ｉ図に示される工程の変更例を示す。 第１２図は、第７図に示されるＭＯＳＦＥＴの１つの可能な末端領域の断面図 である。 第１３図は、本発明による埋込層を有する縦形プレーナ形二重拡散形ＭＯＳＦ ＥＴの断面図である。 第１４Ａ−１４Ｃ図は、第１３図に示されるＭＯＳＦＥＴを製作するための工 程の各過程を示す。 第１５Ａ及び１５Ｂ図は、トレンチが接近して配置され、ボディ接触部がない 本発明による縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。 第１６Ａ及び１６Ｂ図は、ボディ領域がない、本発明による縦形蓄積 モード（accumulation mode）トレンチゲート形ＭＯＳＦＥＴの断面図を示す。 第１７Ａ図は、ｅｐｉ層が成長し、トレンチの底部より高いレベルに延在しな いうちに、埋込層が注入された縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示 す。 第１７Ｂ図は、第１７Ａ図に示されるＭＯＳＦＥＴの場合に、ドーパント濃度 を深さの関数として示すグラフである。発明の詳細な説明 本発明の埋込層は、エピタキシャル（ｅｐｉ）層の上側表面を通してドーパン トを注入することにより形成されることが好ましい。第５Ａ−５Ｈ図は、埋込層 のいくつかの可能な位置を、グラフ及び断面図を用いて示す。第５Ａ及び５Ｂ図 は、任意のｅｐｉ層内に形成される埋込層の一般的な事例を示す。埋込層の部分 以外は、ｅｐｉ層はドープされないことが想定されている。第５Ａ図は、注入の 範囲を示すＲ及び注入の偏差すなわち偏移を示すＳを用いて、ドーパント濃度を 深さの関数として示す。これらの同じ境界面が第５Ｂ図の断面図に示される。 第５Ｃ−５Ｇ図は、埋込層が、基板全体に形成されるドープドｅｐｉ層内に注 入されるときに生じる３つの可能な変形例を示す。第５Ｂ及び５Ｃ図では、埋込 層のピーク濃度（注入の範囲）は、ｅｐｉ層と基板との間の境界面に概ね一致す る。第５Ｅ及び５Ｆ図では、埋込層のピーク濃度は、ｅｐｉ層と基板との間の境 界面下に存在し、結果として埋込層のほとんどが、基板に重なり合う。第５Ｇ及 び５Ｈ図では、埋込層のピーク濃度はｅｐｉ層と基板との境界面上に存在し、結 果的に埋込層の僅かな部分のみが基板と重なり合う。第５Ｃ−５Ｈ図に示される ３つの全ての事例では、埋込層の上側端部とｅｐｉ層の表面との間の距離Ｄは、 ｅｐｉ層の厚さが著しく変化する場合でも、ほぼ同じであることを注目されたい 。 第６Ａ及び６Ｂ図は、ほう素（Ｂ）、りん（Ｐ）、ひ素（Ａｓ）、アンチモン （Ｓｂ）並びにアルゴン（Ａｒ）を、それぞれシリコン内に注入する場合に、そ の投影飛程及び偏差を、注入エネルギーの関数として示すグラフである。第６Ｃ 及び６Ｄ図は、第６Ａ及び６Ｂ図のデータを用いて、それぞれほう素及びりん注 入の典型的な深い及び浅い統計的偏移を示すグラフである。Ｒｐは飛程を表わす 。注入の深い端部では、投影飛程はＲｐ＋３σであり、注入の浅い端部では、投 影飛程はＲｐ−３σである。 第７図は、本発明の原理に基づく埋込層７２０を含むトレンチゲート形ＭＯＳ ＦＥＴの断面図である。ＭＯＳＦＥＴ７００は、Ｎ−ｅｐｉ層７０４内に延在す るトレンチゲート７０２を含む。ＭＯＳＦＥＴ７００の各セルは、ｅｐｉ層７０ ４の表面に隣接してセルの周囲に延在するＮ＋ソース７０６を含む。Ｎ＋ソース 領域７０６の下には、トレンチの壁部に隣接するチャネル領域を含むＰボディ領 域が存在する。セルの中央部においてＮ−ｅｐｉ層７０４の上側表面に隣接して 、Ｐ＋接触領域７１０が存在する。金属層７１２はＮ＋ソース領域７０６及びＰ ＋接触領域７１０に接触し、これらの２つの領域を互いに短絡する。ＭＯＳＦＥ Ｔ７００では、Ｐボディ領域７０８の底部は概ね平坦であり、しかもトレンチの 底部下には延在しないことを注目されたい。Ｎ−ｅｐｉ層７０４は、Ｎ＋基板７ １４の表面上に形成される。Ｎ−ｅｐｉ層の内部では、アクティブＭＯＳＦＥＴ セルの外側に深いＰ領域７１６が形成される。深いＰ領域７１６は、１９９５年 ６月２日出願の米国特許第０８／４５９，５５５号に記載のある深いＰ領域と同 様であり、参照してここに組み込んでいる。１つの深いＰ領域（深いＰ領域７１ ６と同様の）は、Ｎ 個のＭＯＳＦＥＴセル毎に形成され、各深いＰ領域はブレークダウンがアクティ ブＭＯＳＦＥＴセル内で発生することを防ぐ。この意味で、深いＰ領域７１６は ＭＯＳＦＥＴセルを「保護」する。深いＰ領域７１６は、Ｐ＋接触領域７１８を 含む。 ＭＯＳＦＥＴ７００は、本発明に基づくＮ＋埋込層７２０を含む。Ｎ＋埋込層 ７２０は主にＮ−ｅｐｉ層７０４内に形成されるが、Ｎ＋基板７１４内にも延在 する。 ＭＯＳＦＥＴのブレークダウン電圧及びオン抵抗は、Ｎ−ｅｐｉ層７０４のド ーパント濃度及びチャネルのドレイン側端部とＮ＋埋込層７２０の上側端部との 間の距離（Ｘepiで示す）により一部確定される。またＸepiは、ｅｐｉ層７０４ の表面下のＮ＋埋込層７２０の位置により確定される。Ｎ＋埋込層７２０は、以 下に示されるように、選択されたエネルギーと適用量で、Ｎ−ｅｐｉ層７０４の 上側表面を通してＮ−型イオンを注入することにより形成される。このように、 Ｎ＋埋込層７２０の位置が画定され、従って距離ＸepiはＮ−ｅｐｉ層７０４の 厚さには依存しない。ＭＯＳＦＥＴ７００のブレークダウンは深いＰ領域７１６ がＮ＋埋込層７２０と接触する位置で発生する。 第８図は、トレンチ形ゲート８０２、Ｎ＋ソース領域８０６、並びにＰボディ 領域８０８を含むＭＯＳＦＥＴ８００の断面図を示しており、ＭＯＳＦＥＴ７０ ０の対応する領域と概ね一致する。Ｎ＋埋込層８２０は、Ｎ＋埋込層７２０より 薄いｅｐｉ層の著しく大きな割合を占めるが、しかしながら、トレンチはＮ＋埋 込層８２０内に延在する。ＭＯＳＦＥＴ８００のブレークダウン電圧はＰ＋接触 領域８１０と各ＭＯＳＦＥＴセルの中央にあるＮ＋埋込層８２０との距離により 画定される。従って、ブレークダウンは各セルの中央部において発生し、トレン チの角部付近の衝撃イオン化からのゲート酸化物の損傷を防ぐ。Ｎ＋埋込層８２ ０の ドーパント濃度は、Ｎ＋基板８１４の濃度より低いレベルに設定される。そうす ることにより、ｅｐｉ層に対する結晶損傷が避けられ、その結果、トレンチがＮ ＋埋込層内に延在する部分のゲート酸化物の品質への損傷を避けられる。 第９図はＭＯＳＦＥＴ９００を含む第３の実施例を示す。ＭＯＳＦＥＴ９００ は、前述のＭＯＳＦＥＴの基本的な構造と同じ構造であるが、ＭＯＳＦＥＴ９０ ０は、各ＭＯＳＦＥＴセルの中央に形成されるＮ−型ドーパント「差込部」９２ ２をも含む。ドーパント差込部９２２は、Ｎ＋埋込層９２０まで延在し、またＮ ＋基板９１４内にも延在する。従ってブレークダウンは各ＭＯＳＦＥＴセルの中 央で発生し、Ｐ＋接触領域９１０とＮ差込部との間の垂直方向の距離により主に 画定される。Ｎ差込部９２２のドーパント濃度は、一般に７×１０13ｃｍ-3から ５×１０15ｃｍ-3までの範囲にあるであろう。ＭＯＳＦＥＴの抵抗もこの重くド ープされた差込部により低減される。 第１０図は、本発明によるＭＯＳＦＥＴ１０００の断面図を示す。ＭＯＳＦＥ Ｔ１０００は、Ｎ＋埋込層１０２０を含んでおり、前述のＭＯＳＦＥＴの構造と 概ね同様であるが、各セルの中央部に深いＰ領域１０２４を含む。深いＰ領域１ ０２４は、Ｂｕｌｕｃｅａ等による米国特許第５，０７２，２６６号に教示され る深いＰ領域と同様であり、ブレークダウンが、ゲート酸化物に損傷を与えるト レンチの端部から離れて、各ＭＯＳＦＥＴセルの中央部で生じることを保証する ものである。 第１１Ａ−１１Ｈ図は、第７図に示されるＭＯＳＦＥＴ７００を形成するため の行程の流れを示す。第１１Ａ図は、Ｎ＋基板７１４の上側表面上に成長するＮ −ｅｐｉ層７０４を示す。Ｎ−ｅｐｉ層７０４は一般に、１−６μｍの範囲の厚 さであり、８×１０15から９×１０16ｃｍ-3の濃度にドープされる。Ｎ＋基板７ １４は、一般に約２５０−３５０ μｍの厚さ（薄くした後）であり、０．００５Ω−ｃｍと同じ低さの抵抗率を有 し、好適には０．００３Ω−ｃｍ、或いはさらに０．００１Ω−ｃｍの抵抗率を 有する。製作時にはＮ＋基板１４は、厚いことが多く、４５０−５５０μｍの範 囲にある。第１１Ｂ図では、予備注入用酸化物層が、一般に数百オングストロー ム厚で、Ｎ−ｅｐｉ層７０４の上側表面上に形成されており、りんイオンがＮ− ｅｐｉ層７０４内に注入され、Ｎ＋埋込層７２０を形成する。注入直後に埋込層 ７２０は、Ｎ−ｅｐｉ層７０４とＮ＋基板７１４との間の境界面より上に配置さ れることに注目されたい。 Ｎ−型埋込層を形成するために、りんイオンが約８００−９００ＫｅＶのエネ ルギーで注入され、約１μｍの飛程を得る。もしＰ−型埋込層が必要とされたな ら（Ｐ−チャネルデバイスの場合）、ほう素が５００−６００ＫｅＶのエネルギ ーで注入され、１μｍの飛程を得ていたであろう。 第１１Ｃ図では、マスク１１００がＮ−ｅｐｉ層７０４の表面上に、一般に有 機物フォトレジストを用いて形成されており、ドーパントがマスク１１００内の 開口部を介して注入され、深いＰ領域７１６を形成する。マスクはその後剥離さ れる。注入ドーズ量は１×１０14から８×１０15ｃｍ-2の範囲内にあり、２０Ｋ ｅＶから２５０ＫｅＶまでのエネルギー範囲にあるべきである。 その後トレンチはｅｐｉ層７０４の上側表面においてエッチングされ（適当な マスクを介して）、ゲート酸化物層がトレンチの壁面上に形成され、トレンチは 、第１１Ｄ図に示されるように、ポリシリコンゲート材料で満たされる。ポリシ リコンゲートは、本来の場所に堆積する間、パターニングの前にＰＯＣｌ3から の予備堆積を用いるか、或いはパターニング前後にイオン注入するかのいずれか により、ｅｐｉ層と同じ導 電型のイオンでドープされる。酸化物層１１０２はトレンチ間のｅｐｉ層７０４ の表面上に形成される。 第１１Ｅ図に示されるように、Ｐボディ領域７０８は酸化物層１１０２を介す る注入及び後続するドライブイン過程により形成される。イオン注入ドーズ量は 一般に、３０ＫｅＶから１５０ＫｅＶにおいて１×１０13から１×１０14ｃｍ-2 の範囲にある。拡散温度は、１−１０時間で９５０−１１５０℃の範囲にあり、 典型的な接合深さは１−２μｍであり、拡散係数−時間積（diffusivity-time p roduct）（Ｄｔ）1/2は０．３−１．３μｍである。Ｎ＋埋込層７２０は、ドラ イブイン過程中に上下方向に拡散することに注目されたい。別法では、ボディは トレンチに先行して形成されることができる。 マスク１１０４はＮ−ｅｐｉ層７０４の表面上に形成され、Ｎ＋ソース領域７ ０６は、ひ素或いはりんイオンの注入及びドライブインにより形成される（注入 ドーズ量は２０ＫｅＶから２００ＫｅＶ（しかし一般には約４０ＫｅＶ）におい て１×１０15から８×１０15ｃｍ-2の範囲にある）。この過程は第１１Ｆ図に示 される。次に、Ｐ＋領域７１０及び７１８は、第１１Ｇ図に示されるように、Ｎ −ｅｐｉ層７０４の上側表面を介してほう素イオンを注入することにより形成さ れる（注入ドーズ量は一般に、２０ＫｅＶから８０ＫｅＶにおいて７×１０14か ら５×１０15ｃｍ-2の範囲にある）。この過程は別のマスクを用いて、或いはＰ ＋ドーパントがＮ＋領域を逆ドープせず、かつＮ＋領域のシート抵抗或いは接触 抵抗を著しく上昇させない限りブランケット注入として実行される。後続するド ライブイン過程はさらにＮ＋埋込層７２０を拡張し、深いＰ領域７１６の底部と 接触させる。 第１１Ｈ図に示されるように、低温度酸化物（ＬＴＯ）層１１０６及びＢＰＳ Ｇ層１１０８が形成、かつパターニングされ、トレンチに被着 する。第１１Ｉ図に示されるように、その後金属接触層７１２が形成され、ＭＯ ＳＦＥＴ７００のソース及びボディ領域を接触させる。後続するパッシベーショ ン堆積及びマスクエッチングが、ＰＳＧ或いは窒化シリコンをパッシバント（pa ssivant）として用いて実行される。 第１１Ａ−１１Ｉに示される一連の工程では、Ｎ＋埋込層７２０はＮ−ｅｐｉ 層が基板上に形成された後注入される。埋込層は工程の他の段階で注入されるこ ともできる。例えば、埋込層はＰボディ領域７０８が注入及びドライブインされ た後（第１１Ｅ図）注入されることもでき、その場合には埋込層はボディドライ ブインの熱影響を受けることがない。また埋込層はＮ＋ソース領域の形成（第１ １Ｆ図）後に、或いはＰ＋領域の形成（第１１Ｇ図）後に注入されることもでき る。第１１Ｊ図に示されるように、Ｎ＋埋込層は接触マスクが形成された後に注 入されてもよいが、その場合には埋込層は連続的ではなく、その代わりにＭＯＳ ＦＥＴセルの中央下に位置する不連続部分のアレイからなる。第１１Ｊ図に示さ れる埋込層１１１０は熱的に活性化及びアニールされ、ＢＰＳＧ層をフローする 過程中に注入損傷を修復する。 第１２図はＭＯＳＦＥＴの末端領域の断面図であり、注入された埋込層７２０ が末端領域内に延在するのを防ぐフィールド酸化物領域１２００を示す。フィー ルド酸化物領域１２００は、例えば、第１１Ｂ図に示されるようなＮ＋層７２０ の注入直前に形成されることができる。別法では、別のタイプのマスクが用いら れ、Ｎ＋埋込層が末端領域内に延在するのを防ぐことができる。埋込層が末端領 域に延在するのを妨げることにより、電圧ブレークダウンはアクティブＭＯＳＦ ＥＴセル内で強制的に生じ、大きな電流を流すことができる。ブレークダウン電 圧は周囲の末端領域内でより高くなり、その領域ではそのデバイスはＭＯＳＦＥ Ｔセル内と同じ大きさの電流密度を取り扱うことができない。他の例、 例えば低電圧時では、埋込層は全デバイスに渡って連続することができる。 第１３図は、プレーナ形二重拡散形ＭＯＳＦＥＴ（ＤＭＯＳ）に適用される本 発明による応用例の原理を示す断面図である。ＭＯＳＦＥＴ１３００は、Ｎ−ｅ ｐｉ層１３０４内に形成され、Ｎ−ｅｐｉ層はＮ＋基板１３１４の表面上に形成 される。Ｎ＋ソース領域１３０６及びＰボディ領域１３０８は、Ｎ−ｅｐｉ層１ ３０４内に形成される。金属接触層１３１２はＮ＋ソース領域１３０６と接触し 、Ｐ＋接触領域１３１０を介してＰボディ領域１３０８と接触する。ＭＯＳＦＥ Ｔ１３００は縦形デバイスであるため、ドレインはＮ＋基板１３１４及びＮ−ｅ ｐｉ層１３０４を含む。ゲート１３０２は、Ｐボディ領域１３０８内のチャネル 領域上に形成され、ゲート酸化物層１３１６によりｅｐｉ層１３０４の表面から 隔離される。 周知のように、ＭＯＳＦＥＴ１３３０がターンオンされるとき、電子電流はＮ ＋ソース領域１３０６から、横方向にＰボディ領域１３０８を通って、さらに下 方にＮ−ｅｐｉ層１３０４及びＮ＋基板１３１４を通って流れる。 本発明に従って、Ｎ＋埋込層１３２０はＮ−ｅｐｉ層１３０４内に形成され、 Ｎ＋基板１３１４内に延在する。Ｎ＋埋込層１３２０は選択したエネルギー及び ドーズ量でイオンを注入することにより形成され、Ｎ＋埋込層１３２０の上側端 部とＰボディ領域１３０８との間の距離Ｘepiは、比較的一定に保持される。特 にＸepiは、Ｎ−ｅｐｉ層１３０４の厚さに影響されない。上述のトレンチゲー ト形ＭＯＳＦＥＴを用いる場合、これによりデバイスのブレークダウン電圧及び オン抵抗がより高い精度で、かつこれらのパラメータがｅｐｉ層の厚さにより影 響されることを懸念することなく、設定されることができる。 第１４Ａ−１４Ｃ図は、ＭＯＳＦＥＴ１３００を製作するための一連の工程の いくつかの過程を示す。ドーピング濃度、注入ドーズ量及びエネルギー、接合深 さ、並びにプレーナ形ＤＭＯＳのｅｐｉ層、ボディ拡散部、Ｐ＋ボディ接触拡散 部及びＮ＋ソース拡散部を形成するための方法は、トレンチ形ＤＭＯＳの製作に おいて用いられる同じ過程と同様である。 第１４Ａ図は、Ｎ＋基板１３１４上に形成されたＮ−ｅｐｉ層１３０４及びＮ −ｅｐｉ層１３０４の上側表面を介して注入されるＮ＋埋込層１３２０を示す。 第１４Ｂ図では、ゲート１３０２及びゲート酸化物層１３１６が周知の手段に より形成されており、Ｐボディ領域１３０８が、マスクとして機能するゲート１ ３０２を用いて、Ｎ−ｅｐｉ層１３０４の露出した上側表面から注入される。Ｐ ボディ領域１３０８はその後ドライブインされ、この過程により、Ｎ＋埋込層１ ３２０が上下方向に拡散されることができる。 第１４Ｃ図では、Ｎ＋ソース領域１３０６及びＰ＋接触領域１３１０が周知の 手段により形成されており、金属層１３１２が形成され、ＭＯＳＦＥＴ１３００ のソースとボディとを接触させる。Ｎ＋埋込層１３２０は、Ｎ＋及びＰ＋領域が ドライブインされるときさらに拡散され、第１４Ｃ図に示されるように、Ｎ＋基 板１３１４内に延在する。 第１５Ａ及び１５Ｂ図は、本発明のＭＯＳＦＥＴ１５００の埋込層を示し、そ こではＰボディ領域１５０８のための接触部が存在しない。ゲートトレンチ間の 距離は小さく（例えば１．５μｍ）、ゲート１５０２はＮ−型ポリシリコンから なる。結果として、Ｐボディ領域１５０８は、ＭＯＳＦＥＴがターンオフされる とき、完全に空乏状態になる。Ｎ＋埋込層１５２０はＮ＋基板１５１４内に延在 するが、Ｎ＋埋込層１５２０ の上側端部はトレンチの底部から分離される。 第１５Ｂ図は、同様のデバイスを示すが、Ｎ＋埋込層１５２０Ａがトレンチの 底部より上のレベルまで延在する点が異なる。 第１６Ａ及び１６Ｂ図は、蓄積モード電界効果トランジスタ（ＡＣＣＵＦＥＴ ）の断面図を示し。それはボディ領域を有していない。トレンチは互いに近接し て配置され、ゲートはＮ−型材料でドープされる。結果的に、トレンチゲート間 に存在するＮ−ｅｐｉ領域１６０４は、デバイスがターンオフされるとき、完全 に空乏状態となる。第１６Ａ図に示される実施例では、Ｎ＋埋込層１６２０はト レンチの底部から隔離されている。第１６Ｂ図に示される実施例では、Ｎ＋埋込 層１６２０Ａはトレンチの底部より上のレベルまで延在する。両方に実施例にお いて、Ｎ＋埋込層はＮ＋基板１６１４に延在する。 第１７Ａ図に示されるＭＯＳＦＥＴ１７００は第８図に示されるＭＯＳＦＥＴ ８００にやや類似しているが、Ｎ＋埋込層１７２０はエピタキシャル層の上側表 面から注入されていない。それと異なり、Ｎ＋埋込層はＮ＋＋基板１７１４の上 側表面から注入される。エピタキシャル層はその後Ｎ＋＋基板１７１４上に形成 される。この処理過程、さらに後続の処理過程中に、Ｎ＋埋込層１７２０はエピ タキシャル層内の上方向に拡散する。こうして、Ｎ＋埋込層１７２０の上側端部 とエピタキシャル層の表面との間の距離はエピタキシャル層の厚さと共に変化す る。しかしながら、Ｎ＋埋込層１７２０内のドーパント濃度は、Ｎ＋＋基板１７ １４内のドーパント濃度より低くなるように制御される。従ってＮ＋埋込層１７ ２０が抱える結晶学的問題はＮ＋＋基板１７１４より少ない。同様の処理の流れ をプレーナ形ＤＭＯＳに対しても用いることができるが、ゲート酸化物がＮ＋基 板内に形成されないため、利点は小さくなる。 第１７Ｂ図は、ドーパント濃度とエピタキシャル層の表面より低い深 さとの関係を示すグラフである。エピタキシャル層の厚さは、Ｘepiとして示さ れており、エピタキシャル層の表面と埋込層の上側端部との間の距離は、ＮＥＴ ｅｐｉとして示され、可変である。ＭＯＳＦＥＴ１７００により例示される構造 体により、基板を非常に重くドープすることができるが、トレンチは埋込層内に 延在することができる。ドーパント濃度、さらにその結果生じる埋込層内の結晶 上の欠陥は制御されるため、ゲート酸化物の完全性は、チャネルのドレイン側端 部から基板の下側表面への低抵抗経路を設けることにより、維持されることがで きる。エピタキシャル層の厚さに変動を考慮した場合でも、トレンチが確実にＮ ＋埋込層内に延在するほど、トレンチは十分な深さにエッチングされることが好 ましい。 Ｎ＋埋込層１７２０は、１０倍だけＮ＋＋基板１７１４の抵抗率より大きい抵 抗率を有する。例えば、Ｎ＋＋基板１７１４に対する抵抗率が０．００１Ω−ｃ ｍであるのと比較して、Ｎ＋埋込層の抵抗率は約０．０１Ω−ｃｍとなる。Ｎ＋ 埋込層１７２０が基板よりも急速に上方向に拡散することを保証するために、比 較的遅い拡散ドーパント（ひ素或いはアンチモンのような）が基板をドープする ために用いられ、比較速い拡散ドーパント（りんのような）がＮ＋埋込層を形成 するために用いられる。Ｐチャネルデバイスの場合、基板はほう素を用いてドー プされ、埋込層はアルミニウム或いはインジウムを用いて形成される。アルミニ ウム或いはインジウム埋込層はほう素基板より急速に上方に拡散するであろう。 上述の実施例は、あくまでも例示であって、本発明の広い原理を制限するもの ではない。本発明の原理の範囲内にある多くの別の実施例は、当業者には明らか であろう。例えば、上記の実施例は概ねＮ−チャネルデバイスついて示している が、本発明の原理に基づきＰ−チャネルデバ イスに対しても適用することができる。以下の請求の範囲はすべてのそのような 実施例を含むものである。

Claims (1)

  1. 【特許請求の範囲】 １． 縦形トレンチゲート形パワーＭＯＳＦＥＴであって、 第１の導電型の半導体基板と、 前記基板上に形成されるエピタキシャル層と、 前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲー トと、 前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される 前記第１の導電型のソース領域と、 前記ソース領域と前記トレンチの壁部とに隣接して前記エピタキシャル層内に 形成される前記第１の導電型と反対の導電型のボディ領域と、 前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部 からなるドレインであって、前記エピタキシャル層の前記一部が前記第１の導電 型のイオンを用いて第１の濃度レベルにドープされる、該ドレインと、 前記エピタキシャル層内に形成され、前記基板内に延在する埋込層であって、 前記エピタキシャル層内の前記埋込層の一部が前記第１の導電型のイオンを用い て、前記第１の濃度レベルより大きい第２の濃度レベルにドープされる、該埋込 層とを有することを特徴とする縦形トレンチゲート形パワーＭＯＳＦＥＴ。 ２． 前記埋込層の上側端部が前記トレンチの底部より下のレベルに位置するこ とを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。 ３． 前記パワーＭＯＳＦＥＴのアクティブＭＯＳＦＥＴセルの外側に、前記エ ピタキシャル層の前記表面から下方に延在する前記第２の導電型の拡散部をさら に有することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。 ４． 前記パワーＭＯＳＦＥＴのアクティブＭＯＳＦＥＴセルの中央領 域において前記ボディ領域から下方に延在する前記第２の導電型の拡散部をさら に有することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。 ５． 前記埋込層の上側端部に隣接する前記エピタキシャル層内の差込領域であ って、前記差込領域は、前記パワーＭＯＳＦＥＴのアクティブＭＯＳＦＥＴセル の中央領域において前記ボディ領域の下側に位置し、また前記差込領域が前記第 １の導電型のイオンを用いて、前記第１の濃度レベルより大きく、かつ前記第２ の濃度レベルに等しいレベルにドープされる、該差込領域をさらに有することを 特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。 ６． 前記埋込層の上側端部が前記トレンチの底部より上のレベルに位置するこ とを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。 ７． 前記埋込層が前記パワーＭＯＳＦＥＴの末端領域内に延在しないことを特 徴とする請求項１に記載のパワーＭＯＳＦＥＴ。 ８． 前記エピタキシャル層の前記表面に隣接してボディ接触領域をさらに有す ることを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。 ９． 前記ソース領域と前記ボディ接触領域とを互いに短絡する金属層をさらに 有することを特徴とする請求項８に記載のパワーＭＯＳＦＥＴ。 １０． 前記ボディ領域がアクティブＭＯＳＦＥＴセル内の前記エピタキシャル 層の表面に延在しないことを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。 １１． 前記アクティブＭＯＳＦＥＴセル内の前記ボディ領域が、前記ゲートが 前記パワーＭＯＳＦＥＴをターンオフするようにバイアスされるとき、概ね完全 に電荷担体が空乏状態にされることを特徴とする請求項１０に記載のパワーＭＯ ＳＦＥＴ。 １２． 前記埋込層の上側端部が前記トレンチの底部より上のレベルに 位置することを特徴とする請求項１１に記載のパワーＭＯＳＦＥＴ。 １３． 前記埋込層の上側端部が前記トレンチの底部より上のレベルに位置する ことを特徴とする請求項１１に記載のパワーＭＯＳＦＥＴ。 １４． 縦形プレーナ形パワーＭＯＳＦＥＴであって、 第１の導電型の半導体基板と、 前記基板上に形成されるエピタキシャル層と、 前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲー トと、 前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される 前記第１の導電型のソース領域と、 前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成され、 かつ前記ソース領域に隣接する前記第１の導電型と反対の第２の導電型のボディ 領域と、 前記ボディ領域のチャネル領域の上部をなし、かつ誘電体層により前記エピタ キシャル層から隔離されるゲートと、 前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部 からなるドレインであって、前記エピタキシャル層の前記一部が前記第１の導電 型のイオンを用いて第１の濃度レベルにドープされる、該ドレインと、 前記エピタキシャル層内に形成され、前記基板内に延在する埋込層であって、 前記エピタキシャル層内の前記埋込層の一部が前記第１の導電型のイオンを用い て、前記第１の濃度レベルより大きい第２の濃度レベルにドープされる、該埋込 層とを有することを特徴とする縦形トレンチゲート形パワーＭＯＳＦＥＴ。 １５． 前記エピタキシャル層の前記表面から下方に延在する前記第２の導電型 の拡散部であって、前記拡散部が前記ＭＯＳＦＥＴのブレーク ダウン電圧を確定する、該拡散部をさらに有することを特徴とする請求項１４に 記載のパワーＭＯＳＦＥＴ。 １６． 前記拡散部がＭＯＳＦＥＴセルの中央部に位置することを特徴とする請 求項１５に記載のパワーＭＯＳＦＥＴ。 １７． ＭＯＳＦＥＴを製造する方法であって、 半導体基板の表面上にエピタキシャル層を形成する過程であって、前記基板と 前記エピタキシャル層のいずれも第１の導電型のイオンを用いてドープされ、ま た前記基板が前記エピタキシャル層より高い濃度レベルにドープされる、該過程 と、 前記第１の導電型の埋込層を形成するように前記エピタキシャル層の表面を通 して前記第１の導電型のイオンを注入する過程と、 前記エピタキシャル層の前記表面から下方に延在するトレンチを形成する過程 と、 前記トレンチの壁部上に誘電体層を形成する過程と、 前記トレンチを導電性ゲート材料で満たす過程であって、前記導電性ゲート材 料が前記誘電体層により前記エピタキシャル層から電気的に絶縁される、該過程 と、 前記エピタキシャル層内に前記第１の導電型と反対の第２の導電型のボディ領 域を形成する過程と、 前記エピタキシャル層内に前記第１の導電型のソース領域を形成する過程とを 有し、 前記方法の完了段階で、前記埋込層が前記基板と前記エピタキシャル層との間 の境界面を横切って延在することを特徴とするＭＯＳＦＥＴ製造方法。 １８． 前記埋込層が、前記トレンチが形成される前に形成されることを特徴と する請求項１７に記載の方法。 １９． 前記埋込層が、前記ボディ領域が形成された後で、かつ前記ソース領域 が形成される前に形成されることを特徴とする請求項１７に記載の方法。 ２０． 前記埋込層が、前記ソース領域を形成した後に形成されることを特徴と する請求項１７に記載の方法。 ２１． 前記エピタキシャル層内にボディ接触領域を形成する過程であって、前 記埋込層が前記ボディ接触領域の形成後に形成される、該過程をさらに有するこ とを特徴とする請求項１７に記載の方法。 ２２． 前記トレンチ上に酸化物層を形成する過程であって、前記埋込層が前記 酸化物層の形成後に形成される、該過程をさらに有することを特徴とする請求項 １７に記載の方法。 ２３． ＭＯＳＦＥＴを製造する方法であって、 半導体基板の表面上にエピタキシャル層を形成する過程であって、前記基板と 前記エピタキシャル層のいずれも第１の導電型のイオンを用いてドープされ、ま た前記基板が前記エピタキシャル層より高い濃度レベルにドープされる、該過程 と、 前記第１の導電型の埋込層を形成するように前記エピタキシャル層の表面を通 して前記第１の導電型のイオンを注入する過程と、 前記エピタキシャル層の前記表面上に誘電体層を形成する過程と、 前記誘電体層上にゲートを形成する過程と、 前記エピタキシャル層内に前記第１の導電型と反対の第２の導電型のボディ領 域を形成する過程と、 前記エピタキシャル層内に前記第１の導電型のソース領域を形成する過程とを 有し、 前記方法の完了段階で、前記埋込層が前記基板と前記エピタキシャル層との間 の境界面を横切って延在することを特徴とするＭＯＳＦＥＴ製 造方法。 ２４． 前記埋込層が前記ゲートが形成される前に形成されることを特徴とする 請求項２３に記載の方法。 ２５． ＭＯＳＦＥＴを製造する方法であって、 第１の導電型のイオンを用いてドープされた半導体基板を与える過程と、 前記基板内に前記第１の導電型の層を形成するように、前記第１の導電型のイ オンを前記基板内に注入する過程と、 半導体基板の表面上にエピタキシャル層を形成する過程であって、前記エピタ キシャル層が前記第１の導電型のイオンを用いてドープされる、該過程と、 前記第１の導電型の前記層内のイオンが、前記基板と前記エピタキシャル層と の境界面を横切って拡散できるようにする過程と、 前記エピタキシャル層の前記表面から下方に延在するトレンチを形成する過程 と、 前記トレンチの壁部上に誘電体層を形成する過程と、 前記誘電体層を導電性ゲート材料で満たす過程であって、前記導電性ゲート材 料が、前記誘電体層により前記エピタキシャル層から電気的に絶縁される、該過 程と、 前記エピタキシャル層内に前記第１の導電型と反対の第２の導電型のボディ領 域を形成する過程と、 前記エピタキシャル層内に前記第１の導電型のソース領域を形成する過程とを 有し、 前記方法の完了時に、前記第１の導電型のイオンの前記層が、前記基板と前記 エピタキシャル層との境界面を横切って、かつ前記トレンチの底部より高いレベ ルまで上方に延在することを特徴とするＭＯＳＦＥＴ の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036071A (ja) * 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
JP2003536274A (ja) * 2000-06-16 2003-12-02 ゼネラル セミコンダクター，インク． 二重拡散ボディプロファイルを有するトレンチ金属酸化膜半導体電界効果トランジスタ
JP2011035410A (ja) * 1997-10-31 2011-02-17 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
JP2020167337A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体装置
CN112051450A (zh) * 2020-08-31 2020-12-08 华虹半导体(无锡)有限公司 获取晶圆边缘的导通电阻的方法

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JP2988871B2 (ja) * 1995-06-02 1999-12-13 シリコニックス・インコーポレイテッド トレンチゲートパワーｍｏｓｆｅｔ
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US6140678A (en) * 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
US5977698A (en) 1995-11-06 1999-11-02 Micron Technology, Inc. Cold-cathode emitter and method for forming the same
DE19705276A1 (de) * 1996-12-06 1998-08-20 Semikron Elektronik Gmbh IGBT mit Trench-Gate-Struktur
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6054374A (en) * 1997-11-26 2000-04-25 Advanced Micro Devices Method of scaling dielectric thickness in a semiconductor process with ion implantation
US6096606A (en) * 1998-05-04 2000-08-01 Motorola, Inc. Method of making a semiconductor device
US6614074B2 (en) * 1998-06-05 2003-09-02 International Business Machines Corporation Grooved planar DRAM transfer device using buried pocket
JP3518427B2 (ja) * 1999-07-01 2004-04-12 トヨタ自動車株式会社 半導体装置
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP2001085685A (ja) * 1999-09-13 2001-03-30 Shindengen Electric Mfg Co Ltd トランジスタ
US6245609B1 (en) * 1999-09-27 2001-06-12 Taiwan Semiconductor Manufacturing Company High voltage transistor using P+ buried layer
US6784059B1 (en) * 1999-10-29 2004-08-31 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing thereof
US7595547B1 (en) * 2005-06-13 2009-09-29 Vishay-Siliconix Semiconductor die package including cup-shaped leadframe
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6713351B2 (en) * 2001-03-28 2004-03-30 General Semiconductor, Inc. Double diffused field effect transistor having reduced on-resistance
EP1430537A1 (en) * 2001-09-04 2004-06-23 Koninklijke Philips Electronics N.V. Method for producing a semiconductor device having an edge structure
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
GB0125710D0 (en) * 2001-10-26 2001-12-19 Koninkl Philips Electronics Nv Transistor device
US20030151092A1 (en) * 2002-02-11 2003-08-14 Feng-Tso Chien Power mosfet device with reduced snap-back and being capable of increasing avalanche-breakdown current endurance, and method of manafacturing the same
US6717219B1 (en) * 2002-04-12 2004-04-06 National Semiconductor Corporation High holding voltage ESD protection structure for BiCMOS technology
US6943426B2 (en) * 2002-08-14 2005-09-13 Advanced Analogic Technologies, Inc. Complementary analog bipolar transistors with trench-constrained isolation diffusion
US8080459B2 (en) * 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7557395B2 (en) * 2002-09-30 2009-07-07 International Rectifier Corporation Trench MOSFET technology for DC-DC converter applications
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
JP4483179B2 (ja) * 2003-03-03 2010-06-16 株式会社デンソー 半導体装置の製造方法
TWI223448B (en) * 2003-04-29 2004-11-01 Mosel Vitelic Inc DMOS device having a trenched bus structure
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
TWI222685B (en) * 2003-12-18 2004-10-21 Episil Technologies Inc Metal oxide semiconductor device and fabricating method thereof
DE10361135B4 (de) * 2003-12-23 2006-07-27 Infineon Technologies Ag Trenchtransistor und Verfahren zur Herstellung eines Trenchtransistors mit hochenergieimplantiertem Drain
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US20090050958A1 (en) * 2004-05-21 2009-02-26 Qi Wang Semiconductor device having a spacer layer doped with slower diffusing atoms than substrate
US7132715B2 (en) * 2004-05-21 2006-11-07 Fairchild Semiconductor Corporation Semiconductor device having a spacer layer doped with slower diffusing atoms than substrate
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
DE102005009000B4 (de) * 2005-02-28 2009-04-02 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren
US9685524B2 (en) 2005-03-11 2017-06-20 Vishay-Siliconix Narrow semiconductor trench structure
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE112006001516T5 (de) 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
TWI489557B (zh) 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US7449354B2 (en) * 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US20070157516A1 (en) * 2006-01-09 2007-07-12 Fischer Bernhard A Staged modular hydrocarbon reformer with internal temperature management
JP5017865B2 (ja) * 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
US8409954B2 (en) * 2006-03-21 2013-04-02 Vishay-Silconix Ultra-low drain-source resistance power MOSFET
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US9437729B2 (en) * 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) * 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
KR100861213B1 (ko) 2007-04-17 2008-09-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US7781835B2 (en) * 2009-01-12 2010-08-24 Fairchild Semiconductor Corporation Lateral drain MOSFET with improved clamping voltage control
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9443974B2 (en) * 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9431530B2 (en) * 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
JP5738653B2 (ja) * 2011-03-31 2015-06-24 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9412883B2 (en) 2011-11-22 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for MOS capacitors in replacement gate process
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8669611B2 (en) 2012-07-11 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
US9130060B2 (en) 2012-07-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a vertical power MOS transistor
US9412881B2 (en) * 2012-07-31 2016-08-09 Silanna Asia Pte Ltd Power device integration on a common substrate
US10290702B2 (en) 2012-07-31 2019-05-14 Silanna Asia Pte Ltd Power device on bulk substrate
US9722041B2 (en) 2012-09-19 2017-08-01 Vishay-Siliconix Breakdown voltage blocking device
WO2014122919A1 (ja) 2013-02-05 2014-08-14 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法
KR102059131B1 (ko) * 2013-04-05 2019-12-24 삼성전자주식회사 그래핀 소자 및 이의 제조 방법
US9006063B2 (en) * 2013-06-28 2015-04-14 Stmicroelectronics S.R.L. Trench MOSFET
US20150108568A1 (en) * 2013-10-21 2015-04-23 Vishay-Siliconix Semiconductor structure with high energy dopant implantation
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9847233B2 (en) 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
US9553184B2 (en) * 2014-08-29 2017-01-24 Nxp Usa, Inc. Edge termination for trench gate FET
US9397213B2 (en) 2014-08-29 2016-07-19 Freescale Semiconductor, Inc. Trench gate FET with self-aligned source contact
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
US10326019B2 (en) * 2016-09-26 2019-06-18 International Business Machines Corporation Fully-depleted CMOS transistors with U-shaped channel
US10431465B2 (en) * 2017-09-18 2019-10-01 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
DE102019207758A1 (de) * 2019-05-27 2020-12-03 Robert Bosch Gmbh Transistorzelle mit implantiertem Aufweitungsgebiet
CN112993013A (zh) * 2021-05-18 2021-06-18 江苏应能微电子有限公司 一种碳化硅闸沟槽式功率半导体器件及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4803532A (en) * 1982-11-27 1989-02-07 Nissan Motor Co., Ltd. Vertical MOSFET having a proof structure against puncture due to breakdown
JPS6390169A (ja) * 1986-10-03 1988-04-21 Hitachi Ltd 絶縁ゲ−ト形電界効果トランジスタ
JPS63177566A (ja) * 1987-01-19 1988-07-21 Nec Corp 電界効果トランジスタ
DE3856174T2 (de) * 1987-10-27 1998-09-03 Nec Corp Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET.
JPH01123469A (ja) * 1987-11-06 1989-05-16 Nec Corp ショットキ障壁半導体装置
JP2644515B2 (ja) * 1988-01-27 1997-08-25 株式会社日立製作所 半導体装置
JPH025482A (ja) * 1988-06-24 1990-01-10 Hitachi Ltd 縦形ｍｏｓｆｅｔ
JPH03175679A (ja) * 1989-12-04 1991-07-30 Nec Corp 縦型ｍｏｓ電界効果トランジスタおよびその製造方法
JP2987875B2 (ja) * 1990-04-28 1999-12-06 日本電気株式会社 縦型ｍｏｓ電界効果トランジスタの製造方法
US5282018A (en) * 1991-01-09 1994-01-25 Kabushiki Kaisha Toshiba Power semiconductor device having gate structure in trench
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
JPH07176731A (ja) * 1993-12-16 1995-07-14 Toshiba Corp 縦型絶縁ゲート電界効果トランジスタ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011035410A (ja) * 1997-10-31 2011-02-17 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
JP2001036071A (ja) * 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
JP2003536274A (ja) * 2000-06-16 2003-12-02 ゼネラル セミコンダクター，インク． 二重拡散ボディプロファイルを有するトレンチ金属酸化膜半導体電界効果トランジスタ
KR100759937B1 (ko) 2000-06-16 2007-09-19 제네럴 세미컨덕터, 인코포레이티드 트렌치 ｍｏｓｆｅｔ 디바이스, 및 이러한 트렌치 ｍｏｓｆｅｔ 디바이스를 형성하는 방법
JP2020167337A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体装置
JP7405517B2 (ja) 2019-03-29 2023-12-26 ローム株式会社 半導体装置
CN112051450A (zh) * 2020-08-31 2020-12-08 华虹半导体(无锡)有限公司 获取晶圆边缘的导通电阻的方法
CN112051450B (zh) * 2020-08-31 2023-09-12 华虹半导体(无锡)有限公司 获取晶圆边缘的导通电阻的方法

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