JPH025482A - 縦形ｍｏｓｆｅｔ - Google Patents
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- 230000015556 catabolic process Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000001939 inductive effect Effects 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦形パワーＭＯ８ＦＥＴＫ係り、特に破壊耐量
の向上により誘導性負荷の駆動及びサージ電圧の自己保
護に対して好適なパワーＭＯ８ＦＥＴ構造に関する。
の向上により誘導性負荷の駆動及びサージ電圧の自己保
護に対して好適なパワーＭＯ８ＦＥＴ構造に関する。
パワーＭＯ８ＦＥＴは、第３図にそのセル構造を断面図
で示すように、ドレインとなろｎ中層４、ｎ基体５、ｐ
層（ウェル）６、ソースとなるｎ十層７を有し、基体表
面上に設けた絶縁ゲート３への印加電圧によって、ゲー
ト直下のｐ層をチャネルとしてソースドレイン電流を制
御するものである。その構造上、９層６をベースとする
寄生トランジスタＱ、を含んでおり、このＱ、を動作さ
せないように、寄生トランジスタＱ、のベース・エミッ
タ抵抗を小さくする工夫がなされて来た。たとえば、基
板表面からのｐ層の一部の深さを大きくしたウェル構造
とすることにより、寄生トランジスタのベース抵抗を小
さくする等が挙げられる。
で示すように、ドレインとなろｎ中層４、ｎ基体５、ｐ
層（ウェル）６、ソースとなるｎ十層７を有し、基体表
面上に設けた絶縁ゲート３への印加電圧によって、ゲー
ト直下のｐ層をチャネルとしてソースドレイン電流を制
御するものである。その構造上、９層６をベースとする
寄生トランジスタＱ、を含んでおり、このＱ、を動作さ
せないように、寄生トランジスタＱ、のベース・エミッ
タ抵抗を小さくする工夫がなされて来た。たとえば、基
板表面からのｐ層の一部の深さを大きくしたウェル構造
とすることにより、寄生トランジスタのベース抵抗を小
さくする等が挙げられる。
なお、このペース抵抗に関する文献として、昭和６２年
６月５日発行の電気学会技術報告（■部）第２４９号ｐ
９〜ｐ １０ 、３．２．３項「内蔵ダイオードと寄生
トランジスタの破壊耐量の向上Ｊがある。パワーＭＯ８
Ｉ”ＥＴの耐圧Ｖｏｓｓ （スタチック状態におけるブ
レークダウン電圧）は、第１図を参照し、コレクタ（Ｃ
）・ペース（Ｂ）耐圧（ＶＣＢＤ）にあたる。パワーＭ
Ｏ８ＦＥＴのドレイン・ソース間ダイオードはこのコレ
クタ・ベース間ダイオードである。
６月５日発行の電気学会技術報告（■部）第２４９号ｐ
９〜ｐ １０ 、３．２．３項「内蔵ダイオードと寄生
トランジスタの破壊耐量の向上Ｊがある。パワーＭＯ８
Ｉ”ＥＴの耐圧Ｖｏｓｓ （スタチック状態におけるブ
レークダウン電圧）は、第１図を参照し、コレクタ（Ｃ
）・ペース（Ｂ）耐圧（ＶＣＢＤ）にあたる。パワーＭ
Ｏ８ＦＥＴのドレイン・ソース間ダイオードはこのコレ
クタ・ベース間ダイオードである。
パワーＭＯ８ＦＥＴのブレークダウン・テストで寄生ト
ランジスタが動作し、ＡＳＯ（寄生トランジスタのＡＳ
Ｏ・：安全動作領域）破壊をする。
ランジスタが動作し、ＡＳＯ（寄生トランジスタのＡＳ
Ｏ・：安全動作領域）破壊をする。
上記のような従来技術では、寄生トランジスタを完全に
非動作の状態にすることは不可能であり、寄生トランジ
スタの動作でＭＯＳＦＥＴが破壊に至る問題があった。
非動作の状態にすることは不可能であり、寄生トランジ
スタの動作でＭＯＳＦＥＴが破壊に至る問題があった。
本発明の目的は、この寄生トランジスタがたとえ動作を
しても破壊に至ることのないλ１０８ＦＥＴ構造を提供
することにある。
しても破壊に至ることのないλ１０８ＦＥＴ構造を提供
することにある。
上記目的は、パワーＭＯ８ＦＥＴ内の寄生ＴＢＳが動作
する状態となっても、その動作を、寄生ＴＲ８のＡＳＯ
領域内に抑え込んでしまう構造とすることにより、非破
壊動作させることになり達成される。
する状態となっても、その動作を、寄生ＴＲ８のＡＳＯ
領域内に抑え込んでしまう構造とすることにより、非破
壊動作させることになり達成される。
それを達成させるためのチップ構造について説明すれば
、第１図を参照し、パワーＭＯ８ＦＥＴの１セル分の縦
断面図を、第２図にその等価回路図を示すよ５Ｋ、ソー
ス１ｆｆｉ極のコンタクト部分（ｎ十、 ｐ＋ ）と対
向したドレイン電極側の低抵抗層（ｎ−）内に高抵抗層
（ｎ＋）を張り出した構造とするものであり、実際には
各セル毎に上記構造を持ったものとする。
、第１図を参照し、パワーＭＯ８ＦＥＴの１セル分の縦
断面図を、第２図にその等価回路図を示すよ５Ｋ、ソー
ス１ｆｆｉ極のコンタクト部分（ｎ十、 ｐ＋ ）と対
向したドレイン電極側の低抵抗層（ｎ−）内に高抵抗層
（ｎ＋）を張り出した構造とするものであり、実際には
各セル毎に上記構造を持ったものとする。
パワーＭＯ８ＦＥＴに電圧を印加した場合、ドレインｎ
−Ｍ’Ｖｃ空乏層が出来るが、上記構造を取ることによ
り、この空乏層を任意の幅で止める構造（パンチスルー
型構造）とすることが出来る。
−Ｍ’Ｖｃ空乏層が出来るが、上記構造を取ることによ
り、この空乏層を任意の幅で止める構造（パンチスルー
型構造）とすることが出来る。
空乏層の幅は、寄生トランジスタの降伏電圧ＶＣＩＯ（
ＳＯ８）＞Ｖｃｎｏ＝Ｖｎｓｓとなるように最低限に設
定する必要がある。
ＳＯ８）＞Ｖｃｎｏ＝Ｖｎｓｓとなるように最低限に設
定する必要がある。
パンチスルー型構造は、寄生トランジスタのコレクタ・
ペース接合に当たる。これは、パワーＭＯ８ＦＥＴの降
伏電圧ＶＤｆ９ｇでもある。寄生トランジスタのコレク
タに過電圧が加わった場合、コレクタ・ペース接合にブ
レークダウン電流が流れる。この電流の一部が寄生トラ
ンジスタのペースに流れ込み、寄生トランジスタをＯＮ
させるがこの寄生トランジスタに加わる最大の電圧はＶ
ＣＢＯ（＝Ｖｃａｏ（ｚ） ）クランプされたものとな
る。なお、パンチスルータイプでない場合のコレクタ・
ペース耐圧をＶＣＢＯパンチスルータイプの場合のコレ
クタ・ペース耐圧をＶＣＢＯ（Ｚ）とすると、ＶＣＢＯ
＞ＶＣＢＯ（Ｚ）との関係になる。あらかじめ、寄生ト
ランジスタのＶＣＩＯ（５ＵＳ） ＞ＶＣＢＯ（Ｚ）に
設定されていれば、ＡＳＯ内で動作させることが可能で
あり、破壊レベルの向上、又は非破壊とすることが出来
る。これ釦より、パワーＭＯ８ＦＥＴの破壊耐量が大＠
に向上する。
ペース接合に当たる。これは、パワーＭＯ８ＦＥＴの降
伏電圧ＶＤｆ９ｇでもある。寄生トランジスタのコレク
タに過電圧が加わった場合、コレクタ・ペース接合にブ
レークダウン電流が流れる。この電流の一部が寄生トラ
ンジスタのペースに流れ込み、寄生トランジスタをＯＮ
させるがこの寄生トランジスタに加わる最大の電圧はＶ
ＣＢＯ（＝Ｖｃａｏ（ｚ） ）クランプされたものとな
る。なお、パンチスルータイプでない場合のコレクタ・
ペース耐圧をＶＣＢＯパンチスルータイプの場合のコレ
クタ・ペース耐圧をＶＣＢＯ（Ｚ）とすると、ＶＣＢＯ
＞ＶＣＢＯ（Ｚ）との関係になる。あらかじめ、寄生ト
ランジスタのＶＣＩＯ（５ＵＳ） ＞ＶＣＢＯ（Ｚ）に
設定されていれば、ＡＳＯ内で動作させることが可能で
あり、破壊レベルの向上、又は非破壊とすることが出来
る。これ釦より、パワーＭＯ８ＦＥＴの破壊耐量が大＠
に向上する。
以下、本発明の一実施例について図面を参照し説明する
。第１図は、本発明の実施例の正面断面斜面図を示す。
。第１図は、本発明の実施例の正面断面斜面図を示す。
１はソース電極（ＡＩ）、２はドレイン電極（ｉ）、３
はゲート電極（ポリＳｊ）を表わしており、ｎチャンネ
ルタイプのパワーＭＯ８ＦＥＴである。
はゲート電極（ポリＳｊ）を表わしており、ｎチャンネ
ルタイプのパワーＭＯ８ＦＥＴである。
ソースＡＩ電極のコンタクト部分（Ｈ＋ 、 ｐ＋）と
対向したドレイン電極側の低抵抗層（ｎ−）内に低抵抗
層（ｎ十）８を部分的に張り出した構造とする。実際に
は各セル毎に上記構造を有するものとする。
対向したドレイン電極側の低抵抗層（ｎ−）内に低抵抗
層（ｎ十）８を部分的に張り出した構造とする。実際に
は各セル毎に上記構造を有するものとする。
ｒｌ−層５へのｎ中張り出し量は、寄生トランジスタが
Ｖｃｇｏ（ＳＵＳ）＞Ｖｃｎｏとなるように設定する。
Ｖｃｇｏ（ＳＵＳ）＞Ｖｃｎｏとなるように設定する。
この時のコレクタ・ベース間接合ダイオードの特性は、
パンチスルー型のツェナー特性を持ったダイオードにな
っている。これにより、寄生ＴＢＳのコレクタ・ペース
間には等制約に第２図に示すように外付けのツェナーダ
イオードＤｚを内蔵したものと同等となる。
パンチスルー型のツェナー特性を持ったダイオードにな
っている。これにより、寄生ＴＢＳのコレクタ・ペース
間には等制約に第２図に示すように外付けのツェナーダ
イオードＤｚを内蔵したものと同等となる。
動作は、パワーＭＯ８ＦＥＴのドレイン電極（寄生トラ
ンジスタＱ、のコレクタ）に過電圧が加わった場合、Ｑ
、のコレクタ・ペース間に内蔵されたツェナーダイオー
ドＤｚが動作し、電流が流れる。この電流の一部が寄生
ＴＢＳのベースに流れて、寄生トランジスタＱ、を動作
させ、ＴＢＳの動作をツェナー電圧にクランプする。こ
のツェナー電圧がＡＳＯ内（Ｖｃｇｎ（ＳＵＳ）＞Ｖｃ
ｎｏ）にあれば破壊レベルの向上、又は非破壊とするこ
とが出来る。
ンジスタＱ、のコレクタ）に過電圧が加わった場合、Ｑ
、のコレクタ・ペース間に内蔵されたツェナーダイオー
ドＤｚが動作し、電流が流れる。この電流の一部が寄生
ＴＢＳのベースに流れて、寄生トランジスタＱ、を動作
させ、ＴＢＳの動作をツェナー電圧にクランプする。こ
のツェナー電圧がＡＳＯ内（Ｖｃｇｎ（ＳＵＳ）＞Ｖｃ
ｎｏ）にあれば破壊レベルの向上、又は非破壊とするこ
とが出来る。
本実施例によれば、パワーＭＯ８ＦＥＴのＶ（ＢＲ）Ｄ
ＳＳＯＳ型Ｏブレークダウン破壊耐量向上に効果がある
。
ＳＳＯＳ型Ｏブレークダウン破壊耐量向上に効果がある
。
本発明によれば、パワーＭＯ８ＦＥＴのＶ（ＢＲ）ｎｓ
ｓブレークダウン耐量が向上することにより、誘導性負
荷の駆動時に発生する過電圧、及び配線による浮遊イン
ダクタンスによるサージ電圧、ノイズ等によるスパイク
電圧等からの保護回路が不要となる。これによって部品
点数の低減と実装スペースの削減が可能となる。
ｓブレークダウン耐量が向上することにより、誘導性負
荷の駆動時に発生する過電圧、及び配線による浮遊イン
ダクタンスによるサージ電圧、ノイズ等によるスパイク
電圧等からの保護回路が不要となる。これによって部品
点数の低減と実装スペースの削減が可能となる。
回路実装上、過電圧に対するｖｏｓｓ耐圧マージンを取
らな（てすむため、耐圧の小さい（オン抵抗のより小さ
い）パワーＭＯ８ＦＥＴを使用でき、コスト低減と性能
アップが図ることができる。
らな（てすむため、耐圧の小さい（オン抵抗のより小さ
い）パワーＭＯ８ＦＥＴを使用でき、コスト低減と性能
アップが図ることができる。
また、高電圧側のＡＳＯ低下がな（なる為、ＡＳＯを広
く取ることが出来るようになり、使用する者の使い勝手
が向上する。
く取ることが出来るようになり、使用する者の使い勝手
が向上する。
第１図は本発明の一実施例のパワーＭＯ８ＦＥＴを示す
１セル部分正面断面斜使図である。 第２図は第１図の装置に対応する等価回路図である。 第３図は従来のパワーＭＯ８ＦＥＴを示す−セル部分の
縦断面図である。 第４図は第３図の装置に対応する等価回路図である。 １・・・ソース電極、２・・・ドレイン電極、３・・・
ゲー第 １ 図 ３ｉ・・−１旨璧Ｇｏａｌ ”５１ ｆ−／−２ジ后 ／ 第３ 図 ＼ グ・釜、逐又コを碍すニ乙ぜ♂ ２ ’ｒ、ｌ
−ｆ＞Ｑ％反ゝ、 Ａｌ 第 ２ 図 第４図
１セル部分正面断面斜使図である。 第２図は第１図の装置に対応する等価回路図である。 第３図は従来のパワーＭＯ８ＦＥＴを示す−セル部分の
縦断面図である。 第４図は第３図の装置に対応する等価回路図である。 １・・・ソース電極、２・・・ドレイン電極、３・・・
ゲー第 １ 図 ３ｉ・・−１旨璧Ｇｏａｌ ”５１ ｆ−／−２ジ后 ／ 第３ 図 ＼ グ・釜、逐又コを碍すニ乙ぜ♂ ２ ’ｒ、ｌ
−ｆ＞Ｑ％反ゝ、 Ａｌ 第 ２ 図 第４図
Claims (1)
- 【特許請求の範囲】 １、ドレインとなる第１導電型半導体基体の表面に第２
導電型領域と、ソースとなる第１導電型領域を有し、基
体表面上の絶縁ゲートへの電圧印加によって基体と第１
導電型領域に挾まれた第２導電型領域表面でソース・ド
レイン電流を制御するように構成したＭＯＳＦＥＴであ
って、その第２導電型領域をベースとして発生する寄生
トランジスタのコレクタ・ベース間ダイオード耐圧をこ
の寄生トランジスタのコレクタ・エミッタ降伏電圧以下
に設定したことを特徴とする縦形ＭＯＳＦＥＴ。 ２、前記ダイオード耐圧を寄生トランジスタのコレクタ
・エミッタ降状電圧以下に設定するための手段として、
第１導電型基体の高濃度層の一部を第２導電型領域側へ
突出させた請求項１に記載の縦形ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15472588A JPH025482A (ja) | 1988-06-24 | 1988-06-24 | 縦形ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15472588A JPH025482A (ja) | 1988-06-24 | 1988-06-24 | 縦形ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025482A true JPH025482A (ja) | 1990-01-10 |
Family
ID=15590591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15472588A Pending JPH025482A (ja) | 1988-06-24 | 1988-06-24 | 縦形ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025482A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221850A (en) * | 1991-03-20 | 1993-06-22 | Fuji Electric Co., Ltd. | Conductivity-modulating mosfet |
| EP0870322A1 (en) * | 1995-08-21 | 1998-10-14 | SILICONIX Incorporated | Trenched dmos transistor with buried layer for reduced on-resistance and ruggedness |
| EP0936525A1 (de) * | 1998-02-11 | 1999-08-18 | Siemens Aktiengesellschaft | Diodenschaltung mit idealer Diodenkennlinie |
| EP0956596A1 (en) * | 1996-03-15 | 1999-11-17 | SILICONIX Incorporated | Vertical power mosfet having reduced sensitivity to variations in thickness of epitaxial layer |
| JP2016181534A (ja) * | 2015-03-23 | 2016-10-13 | 豊田合成株式会社 | 半導体装置および半導体装置の製造方法 |
| EP3442122A1 (en) | 2017-08-07 | 2019-02-13 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and alternator using the same |
-
1988
- 1988-06-24 JP JP15472588A patent/JPH025482A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221850A (en) * | 1991-03-20 | 1993-06-22 | Fuji Electric Co., Ltd. | Conductivity-modulating mosfet |
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| EP0870322A4 (ja) * | 1995-08-21 | 1998-10-14 | ||
| EP0956596A1 (en) * | 1996-03-15 | 1999-11-17 | SILICONIX Incorporated | Vertical power mosfet having reduced sensitivity to variations in thickness of epitaxial layer |
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 | ||
| EP0936525A1 (de) * | 1998-02-11 | 1999-08-18 | Siemens Aktiengesellschaft | Diodenschaltung mit idealer Diodenkennlinie |
| JP2016181534A (ja) * | 2015-03-23 | 2016-10-13 | 豊田合成株式会社 | 半導体装置および半導体装置の製造方法 |
| US9704952B2 (en) | 2015-03-23 | 2017-07-11 | Toyoda Gosei Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| EP3442122A1 (en) | 2017-08-07 | 2019-02-13 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and alternator using the same |
| US11049965B2 (en) | 2017-08-07 | 2021-06-29 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and alternator using the same |
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