JP2011049424A - 半導体デバイス - Google Patents

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Abstract

【課題】保護すべきゲートの近くに電源電圧と基準電圧の供給線や供給端子を必要とする制限がなく設計の自由度が高い保護回路付きの絶縁ゲートトランジスタを有する半導体デバイスを提供する。
【解決手段】フローティングボディ領域３０にチャネルが形成される両極性ＧＧＭＯＳトランジスタ３を有する。このトランジスタは、そのゲートとソースがパワーＭＯＳトランジスタ２のソースに共通接続されて共通電位ノードＮＤを形成し、ドレインがパワーＭＯＳトランジスタ２のゲートに接続されている。また、Ｎ型半導体領域４４にチャネルが形成されるスイッチＧＧＭＯＳトランジスタ４を有する。この逆導電型のトランジスタは、そのゲートとソースが共通電位ノードＮＤに接続され、ドレインがフローティングボディ領域３０に接続されている。
【選択図】図２

Description

本発明は、絶縁ゲートトランジスタと、そのゲートとソース間に接続されて過剰な電位変動から当該ゲート（絶縁膜）を保護する保護回路とが同一の半導体基板に形成されている半導体デバイスに関する。
半導体デバイスは、ディスクリートデバイスと集積回路に大別される。そのいずれにおいても、外部端子から侵入する静電気から内部素子や内部回路を保護するために、静電気放電（ＥＳＤ；Electrostatic Discharge）を行う保護回路を備えたものが知られている。
ＥＳＤ保護素子は、通常、内部回路を構成するＭＯＳＦＥＴを使ったＧＧＭＯＳ（Gate-Grounded MOSFET）、または、サイリスタが用いられる。ＧＧＭＯＳを用いる例が特許文献１に、サイリスタを用いる例が非特許文献１に、それぞれ記載されている。
保護素子にサイリスタを用いることの利点は、オン抵抗が低いことである。そのためサイリスタは、ドレイン耐圧の低い微細ＭＯＳＦＥＴの保護に適している。また、サイリスタは、電流経路の大きな断面積を確保できるため、大電流を流すことに適している。
しかしながら、サイリスタはトリガ電圧が高いという欠点を持つ。トリガ電圧が高いと、サイリスタがターンオンする前に内部回路が破壊されてしまう。
ＧＧＭＯＳを用いた保護回路は、ターンオンする電圧が低く、基本的にＭＯＳトランジスタであるため内部回路とのプロセスの親和性もよい。
特に近年の微細ＭＯＳ構造の進展に伴って、ゲート絶縁破壊防止を目的とするＥＳＤ保護素子では、絶縁耐圧が低いゲート絶縁膜の保護のためにＧＧＭＯＳを用いる保護回路が適している。
特開２００２−９２８１号公報
M. P. J. Mergens et. al., "Diode-Triggered SCR(DTSCR) for RF-ＥＳＤ Protection of BICMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides", in IEDM'03 Tech. Digest, pp.21.3.1-21.3.4, 2003.
ところが、上記特許文献１や非特許文献１に記載された技術は、電源電圧線と基準電圧線の双方へのＥＳＤを前提とする保護回路である。このため、その保護すべき入力ゲートのすぐ近くに電源電圧線と基準電圧線が配置されることが前提となっており、このことが集積回路の設計の自由度を狭くしている。
これらの技術をディスクリートデバイスへ適用する場合には、ＥＳＤに電源電圧線と基準電圧線を必要とすることが致命的となりかねないことが多い。
ディスクリートデバイスは、トランジスタ等の素子の単機能デバイスであり（素子自体は複数の場合もある）、その素子の入出力端子しか備えていないことが多い。つまり、電源電圧および基準電圧の外部端子を備えていないディスクリートデバイスも多く、そのような場合、電源電圧と基準電圧の供給線や供給端子を利用する上記ＥＳＤ保護回路の適用は困難である。
本発明は、保護すべきゲートの近くに電源電圧と基準電圧の供給線や供給端子を必要とする制限がなく設計の自由度が高い保護回路付きの絶縁ゲートトランジスタを有する半導体デバイスを提供するものである。
本発明に関わる半導体デバイスは、絶縁ゲートトランジスタと、そのゲートとソース間に接続されて過剰な電位変動からゲートを保護する保護回路とが半導体基板に形成されている。この半導体基板は、第１導電型半導体領域および第２導電型半導体領域を有する。
より詳細に、前記保護回路は、前記第２導電型半導体領域にチャネルが形成される第１導電型のダイオード接続保護トランジスタを有する。このダイオード接続保護トランジスタは、そのゲートとソースが前記絶縁ゲートトランジスタのソースに共通接続されて共通電位ノードを形成し、ドレインが前記絶縁ゲートトランジスタの前記ゲートに接続されている。
また、前記保護回路は、前記第１導電型半導体領域にチャネルが形成される第２導電型のダイオード接続保護トランジスタを有する。この逆導電型のダイオード接続保護トランジスタは、そのゲートとソースが前記共通電位ノードに接続され、ドレインが前記第２導電型半導体領域に接続されている。
以上の構成によれば、保護回路は、保護対象の絶縁ゲートトランジスタのゲートとソース間に接続されており、ゲートに印加される静電気やサージ等をソースに逃がす構成となっている。
より詳細には、以下、例えば第１導電型がＮ型、第２導電型がＰ型の場合で説明する。この導電型が逆の場合、Ｐ型とＮ型を逆にすると、以下の説明が同様に適用できる。
最初に、保護対象である絶縁ゲートトランジスタのゲートに正のサージが印加された場合を考える。
ここで第１導電型（Ｎ型）のダイオード接続保護トランジスタを“両極性トランジスタ”と呼び、そのチャネルが形成される第２導電型（Ｐ型）半導体領域を“ボディ領域”と呼ぶ。また、第２導電型（Ｐ型）のダイオード接続保護トランジスタを“スイッチトランジスタ”と呼ぶ。
この場合、Ｎ型の両極性トランジスタのドレイン領域と、そのＰ型のボディ領域との間のＰＮ接合が逆バイアスされる。一方、両極性トランジスタのソースとゲートが接続された共通電位ノードは、ドレイン（保護対象ゲート）の電位より相対的に低い。このため、当該両極性トランジスタ自身はオフ状態のままである。つまり、当該保護回路のターンオン電圧は、両極性トランジスタのドレインＰＮ接合の降伏電圧できまる。
但し、これは、両極性トランジスタのボディ領域の電位スイッチとして設けられているＰ型のスイッチトランジスタが存在するためである。つまり、スイッチトランジスタがない場合、両極性スイッチのドレイン領域の電位上昇に追従して、フローティングのボディ領域の電位が上昇するためドレインＰＮ接合が降伏できない。また、降伏できてもその降伏電圧がばらついてしまう。
Ｐ型のスイッチトランジスタは、そのＰ型ソース領域が両極性トランジスタのＰ型ボディ領域の電位を制御するように設けられている。そのため、正のサージが両極性トランジスタのドレイン領域に印加されてそのドレインＰＮ接合を逆バイアスするときに、Ｐ側のボディ領域の電位がスイッチトランジスタのオンにより固定される。その結果、上記ドレインＰＮ接合は、速やかかつ一定の逆電圧で降伏して、これにより保護回路の正のサージ印加時のターンオン電圧が決められる。
一方、負のサージ印加時には、両極性トランジスタのドレインＰＮ接合が順方向バイアスされ、そのボディ領域の電位が負に引き下げられる。よって、両極性トランジスタのソースＰＮ接合が逆バイアスされる。
先の正のサージ印加時には、スイッチトランジスタがオンして両極性トランジスタのボディ領域を電位固定したが、今回の負のサージ印加時にはスイッチトランジスタはオンしない。このとき、両極性トランジスタのボディ領域に接続されているスイッチトランジスタのソース領域は、負電位に下げられるためドレインとして機能し、一方のドレイン領域がソースとして機能するようになる。つまり、Ｐ型のスイッチトランジスタの高電位側の領域（ドレイン領域）がゲートと接続されているため、低電位側の領域（ソース領域）が負の電位に引き下げられてもＰ型のスイッチトランジスタがオンしない。よって、この場合は、両極性トランジスタのソースＰＮ接合の降伏電圧で、当該保護回路のターンオン電圧が決められる。
以上のように、第１導電型のダイオード接続保護トランジスタは、そのボディ領域（第２導電型半導体領域）の電位固定とその解除を制御する第２導電型のダイオード接続保護トランジスタの助けを借りて、両極性スイッチとして機能する。
例えば、第１導電型のダイオード接続保護トランジスタのソース側とドレイン側の２つのＰＮ接合の降伏電圧の大きさを適切とすると、サージ除去とゲート保護の双方を達成できる。
降伏電圧の大きさが適切な場合、絶縁ゲートトランジスタのゲートに印加する制御振幅によって両極性スイッチは動作しない。これに対し、それより大きい正または負のサージ（静電気等）が印加されると、そのサージを除去するように、絶縁ゲートトランジスタのゲートとソース間で電荷を充放電するように保護回路が機能する。
本発明によれば、保護すべきゲートの近くに電源電圧と基準電圧の両方の供給線や供給端子を必要とする制限がなく設計の自由度が高い半導体デバイスを提供することができる。
実施形態に関わる半導体デバイスの等価回路図である。 実施形態に関わる半導体デバイスの（図３のＡ−Ａ線に沿った）概略的な断面図である。 実施形態に関わる半導体デバイスの概略的な平面図である。 縦型ＤＭＯＳＦＥＴの基本構造（単位トランジスタ）の拡大図である。 第１比較例の断面構造図である。 第１比較例の等価回路図である。 第２比較例の概略的な平面図である。
本発明の実施形態を、スーパージャンクション構造をもつ縦型ＤＭＯＳＦＥＴのゲート保護回路を例として図面を参照し、以下の順で説明する。
１．半導体デバイスの構成と動作
２．第１比較例
３．第２比較例
本発明の実施形態における半導体デバイスは、絶縁ゲートトランジスタと、そのゲートとソース間に接続されて過剰な電位変動から前記ゲートを保護する保護回路とを同一半導体基板に形成したものである。
ここで、本発明の主な特徴は保護回路の構成にあるため、“絶縁ゲートトランジスタ”は高耐圧トランジスタに限らない。しかし、高耐圧トランジスタは、非常に高いソースとドレイン間の耐圧と、非飽和のリニア領域で動作させるため高い電流駆動能力とが要求される。そのため、高耐圧化のために特殊なソース・ドレインの構造に加えて、ゲート絶縁膜も薄膜化して電流駆動能力を高められており、静電破壊等に対する有効な対策が必要である。
よって、以下の実施形態では、絶縁ゲートトランジスタが高耐圧トランジスタであることを前提とする。
さらに、高耐圧トランジスタのうち、例えば商用交流電圧から数〜数十[Ｖ]の直流電圧を発生するスイッチング電源に用いられるＡＣ−ＤＣコンバータ等の用途では、数百ボルトの高耐圧特性をもつ高耐圧パワーデバイスが必要となる。
このような高耐圧パワーエレクトロニクスアプリケーション用途に用いられる高耐圧パワーデバイスとして、縦型のダブル・ディフューズドＭＯＳ（ＤＭＯＳ）ＦＥＴが知られている。
縦型ＤＭＯＳＦＥＴは縦方向のドリフト領域の厚さ(深さ)及び不純物濃度で高耐圧を確保する構造となっている。素子耐圧と低いRon（オン抵抗）を両立するデバイス構造として、ドリフト領域とピラー領域とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造がある。
以下、本発明の好適な適用例としてスーパージャンクション構造の高耐圧パワーＭＯＳＦＥＴに本発明を適用した場合を例とする。次の第１の実施形態では高耐圧パワーＭＯＳＦＥＴの素子構造と動作を、第２の実施形態では、当該高耐圧パワーＭＯＳＦＥＴを整流素子として用いる電圧変換装置（ＡＣ−ＤＣコンバータ）を説明する。
＜１．半導体デバイスの構成と動作＞
［等価回路］
図１は、本発明が適用された半導体デバイスの等価回路図である。
図１に図解する半導体デバイス１は、ゲートがゲートパッド５に、ドレインがドレインパッド６に、ソースがソースパッド７にそれぞれ接続されているパワーＭＯＳトランジスタ２を有する。図１は、パワーＭＯＳトランジスタ２を単機能として有するディスクリートデバイスを示す。図１に図解する半導体デバイス１は、パワーＭＯＳトランジスタ２を保護する保護回路を内蔵する。
内蔵する保護回路は、パワーＭＯＳトランジスタ２のゲート（ゲートパッド５）とソース（ソースパッド７）との間に接続されている。この保護回路はＮチャネル型（第１導電型）のダイオード接続保護トランジスタ（以下、両極性ＧＧＭＯＳトランジスタ３という）を有する。両極性ＧＧＭＯＳトランジスタ３は、そのドレインがゲートパッド５、つまり半導体デバイス１のゲートに接続されている。両極性ＧＧＭＯＳトランジスタ３のソースとゲートは、共通電位ノードＮＤである半導体デバイス１のソース、つまりソースパッド７に接続されている。
保護回路は、さらにＰチャネル型（第２導電型）のダイオード接続保護トランジスタ（以下、スイッチＧＧＭＯＳトランジスタ４という）を有する。スイッチＧＧＭＯＳトランジスタ４のソースが両極性ＧＧＭＯＳトランジスタ３のバックバイアスノードに接続されている。詳細は後述するが、両極性ＧＧＭＯＳトランジスタ３のバックバイアスノードとは、そのボディ領域を指す。両極性ＧＧＭＯＳトランジスタ３のドレインとゲートが共通電位ノードＮＤに接続されている。
［断面構造］
図２は、本発明の実施の形態に係るスーパージャンクション構造をもつ縦型ＤＭＯＳＦＥＴとＤＭＯＳＦＥＴ用ゲート保護素子（保護回路）の概略的な断面構造図である。また、図３は、当該縦型ＤＭＯＳＦＥＴと保護回路の概略的な平面図である。図２は、この図３のＡ−Ａ線に沿った断面図とみなしてよい。さらに、図４には縦型ＤＭＯＳＦＥＴの基本構造（単位トランジスタ）の拡大図である。なお、図４は断面図であるが、図面の見易さ向上のためハッチングは省略している。また、チャネル電流の主な経路を図４に付記している。
なお、保護回路によりゲート絶縁破壊から保護されている保護対象の上記スーパージャンクション構造をもつ縦型のＤＭＯＳＦＥＴを、以下、“本体ＤＭＯＳＦＥＴ”または“高耐圧ＤＭＯＳＦＥＴ”とも呼ぶ。
Ｎ型半導体基体、例えばＮ型の半導体基板（Ｎ＋ｓｕｂ）１０上に、Ｎ型のエピタキシャル層から成るＮ型のドリフト（Ｄｒｉｆｔ）領域１５とＰ型のエピタキシャル層から成るＰ型のピラー（Ｐｉｌｌａｒ）領域１４が交互に繰り返し形成されている。このようにしてＰＮ接合が基板厚さ方向に長いピンストライプ状に繰り返し形成されている構造を、スーパージャンクション構造と呼ぶ。
一方、半導体基板１０の裏面には、導電層からなるドレイン電極１１が形成され、ドレイン電極１１に接するエピタキシャル層の一部にＮ型不純物が高濃度に導入されて、Ｎ型のドレイン領域（以下、裏面共通ドレイン領域１２）が形成されている。裏面共通ドレイン領域１２は、多数設けられたＮ型のドリフト領域１５より高濃度なＮ型領域であり、Ｎ型のドリフト領域１５と電気的に低抵抗で接続されている。一方、Ｐ型のピラー領域１４の各々は、その端部と裏面共通ドレイン領域１２が近接するものの、ドリフト領域１５と同じ不純物濃度のＮ型領域が間に介在するため、裏面共通ドレイン領域１２と電気的には分離されている。
Ｐ型のピラー領域１４の各々に対し、その基板表面側にはＰ型のボディ（Ｂｏｄｙ）領域１３が形成されている。
隣接する２つのＰ型のボディ領域１３の一方の端部から、Ｎ型のドリフト領域１５の基板表面側を通ってボディ領域１３の他方の端部にかけて、ゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、例えば熱酸化シリコンから形成される。
ゲート絶縁膜１６の上に不純物で導電化されたポリシリコンからなるパワーＭＯＳトランジスタ２（本体ＤＭＯＳＦＥＴ）のゲート電極１７が形成されている。このゲート絶縁膜１６とゲート電極１７の積層体が一部重なるように、両側の２つのボディ領域１３の端部に、それぞれ、Ｎ型不純物が高濃度に導入されてできたＮ型のソース領域（ＮＳＤ）１８が形成されている。Ｎ型のソース領域（ＮＳＤ）１８とＮ型のドリフト領域１５との間に、ボディ領域１３の一部が所定幅で残されており、この部分が図４に示すようにパワーＭＯＳトランジスタ２（本体ＤＭＯＳＦＥＴ）のチャネル領域１３Ａとなる。
一方、本体ＤＭＯＳＦＥＴのゲートを保護するための素子（保護回路）はスーパージャンクション構造をもつ縦型のＤＭＯＳＦＥＴと同一工程で形成される。保護回路は、本体ＤＭＯＳＦＥＴのゲート入力側の周辺領域に形成される。図２では、本体ＤＭＯＳＦＥＴに近い側に、スイッチＧＧＭＯＳトランジスタ４が配置され、その隣に両極性ＧＧＭＯＳトランジスタ３が配置されている。
これら保護素子（３と４）の基板深部側にも、Ｎ型のエピタキシャル層から成るドリフト領域１５とＰ型のエピタキシャル層から成るＰ型のピラー領域１４が交互に繰返し形成されたスーパージャンクション構造が延在する。
両極性ＧＧＭＯＳトランジスタ３の形成領域において、Ｐ型のピラー領域１４上にはＰ型のボディ領域（以下、フローティングボディ領域３０という）が形成されている。Ｐ型のフローティングボディ領域３０は、Ｎ型のドリフト領域１５と同時に形成される“第１導電型半導体領域”としてのＮ型半導体領域４４によって、本体ＤＭＯＳＦＥＴのＰ型のボディ領域１３と電気的に分離される。Ｎ型のＮ型半導体領域４４は、後述するように、その一部にスイッチＧＧＭＯＳトランジスタ４のチャネルが形成される。
このスーパージャンクション構造が両極性ＧＧＭＯＳトランジスタ３の形成領域においてフローティングボディ領域３０の基板深部側に形成されているため、両極性ＧＧＭＯＳトランジスタ３の耐圧が向上している。また、同様な理由から、スイッチＧＧＭＯＳトランジスタ４の耐圧も向上している。
Ｐ型のフローティングボディ領域３０上にゲート絶縁膜３１が形成され、その上に両極性ＧＧＭＯＳトランジスタ３のゲート電極３２が形成されている。通常、ゲート絶縁膜３１は熱酸化シリコンから形成され、ゲート電極３２はポリシリコンから形成される。
このゲート電極３２とゲート絶縁膜３１の積層体の幅方向両側において、Ｐ型のフローティングボディ領域３０の表面側部分に、両極性ＧＧＭＯＳトランジスタ３のドレイン領域３３とソース領域３４が形成されている。ドレイン領域３３とソース領域３４は、ゲート電極３２を自己整合マスクとしてＮ型不純物を比較的高濃度にＰ型のフローティングボディ領域３０内にイオン注入し、活性化アニールを行うことによって形成される。このときＮ型不純物がソース領域３４の下方に若干拡散している。
ドレイン領域３３は、不図示の電極層等によってゲートパッド５と接続され、ソース領域３４は不図示の電極層等によってソースパッド７と接続されている。
ドレイン領域３３の本体ＤＭＯＳＦＥＴ側に隣接するＮ型半導体領域４４は、その一部（基板表面側の部分）にスイッチＧＧＭＯＳトランジスタ４のチャネルが形成される。Ｎ型半導体領域４４にゲート絶縁膜４１（通常、熱酸化シリコン膜）が形成されている。ゲート絶縁膜４１上に不純物導入によって導電化されたポリシリコンから、スイッチＧＧＭＯＳトランジスタ４のゲート電極４２が形成されている。
スイッチＧＧＭＯＳトランジスタ４のゲート電極４２の幅方向両側における基板表面部分に２つのＰ型のソース領域（ＰＳＤ）が形成されている。その一方は、両極性ＧＧＭＯＳトランジスタ３のＰ型のフローティングボディ領域３０と電気的に接続された、より高濃度のＰ型不純物領域であり、スイッチＧＧＭＯＳトランジスタ４のソース領域４０として機能する。このソース接続構造によってスイッチＧＧＭＯＳトランジスタ４は両極性ＧＧＭＯＳトランジスタ３のバックゲート制御素子として機能する。
また、もう片方のＰＳＤは、スイッチＧＧＭＯＳトランジスタ４のドレイン領域４３として機能する。このドレイン領域４３は、スイッチＧＧＭＯＳトランジスタ４とパワーＭＯＳトランジスタ（本体ＤＭＯＳＦＥＴ）２で共用されるＰ型のボディ領域２０に形成されている。ボディ領域２０内でドレイン領域４３に隣接して、パワーＭＯＳトランジスタ２のソース領域（ＮＳＤ）１８が形成されている。このソース領域（ＮＳＤ）１８とドレイン領域４３は共にソースパッド７に不図示の電極層によって接続されている。
このソースパッド７への接続は、パワーＭＯＳトランジスタ２の各ボディ領域１３において、その電位固定のためのＰ型のボディコンタクト領域１９と、その両側のソース領域（ＮＳＤ）１８においても同様である。
このように両極性ＧＧＭＯＳトランジスタ３、スイッチＧＧＭＯＳトランジスタ４およびパワーＭＯＳトランジスタ２の各ＤＭＯＳＦＥＴは、ＧＧＭＯＳ構造（ダイオード接続構造）を有する。また、パワーＭＯＳトランジスタ２の各ＤＭＯＳＦＥＴは、チャネル領域１３Ａおよびソース領域１８をその幅方向両側にもつＤＭＯＳ構造となっている。
このように本実施の形態のデバイス構造では、本体ＤＭＯＳＦＥＴの周辺領域に２つのＧＧＭＯＳトランジスタが一体形成されている。すなわち、ＧＧＭＯＳ型保護素子（両極性ＧＧＭＯＳトランジスタ３）とＧＧＭＯＳ型保護素子のＰ型ボディ電位をコントロールする機能を有するＰチャネル型のスイッチＧＧＭＯＳトランジスタ４が一体形成されている。
［平面配置形状］
図３に示す平面配置形状では多数、ここでは１６本のゲート電極１７がｙ方向に長く、ｘ方向に互いに分離して配置されている。平面図で見るとわずかであるが、ゲート電極１７の幅方向両側にソース領域（ＮＳＤ）１８の一部が視認できる。ソース領域（ＮＳＤ）１８は、各ゲート電極１７の両側に、その長手方向全域で重なっている。これに対し、ボディコンタクト領域１９は、最表面の保護層が開口されてパッド領域が規定されたソースパッド７を含むソース電極２１の直下に配置される。ソース電極２１は、ソースパッド７からゲートパッド５を迂回するようにｙ方向両側に延在しているが、その延在部分でソース電極２１の下層の層間絶縁膜が長尺状に開口されてコンタクトが形成されている。そして、この長尺状のコンタクト直下の基板表面部分にボディコンタクト領域１９が配置されている。図２は、この長尺状のコンタクト直下のボディコンタクト領域１９と、その両側にソース領域（ＮＳＤ）１８とが横並びとなるＡ−Ａ線の断面図である。
ソース電極２１のゲートパッド迂回部分（ｙ方向両側の２つの部分）は、さらにｘ方向に延び、そのｘ方向先端側で、それぞれ２叉に分岐している。合計４つの分岐部分の先端が、パワーＭＯＳトランジスタ２のソース領域３４に対し長尺状のソースコンタクトＳＣを介して接続している。このソース電極２１の４つの分岐部分は、そのｙ方向外側の２箇所でスイッチＧＧＭＯＳトランジスタ４のゲート電極４２に対して、ゲート接地コンタクトＧＧＣ４を介して接続している。さらに、ソース電極２１は、その２つの分岐先端部分で両極性ＧＧＭＯＳトランジスタ３のゲート電極３２に対して、ゲート接地コンタクトＧＧＣ３を介して接続している。
最表面の保護層が開口されてパッド領域が規定されたゲートパッド５を含むゲート電極２２は、ゲートパッド５の部分と外枠部分とを、ソース電極２１の分岐間を通る連結部でつないだような平面形状を有する。
ゲート電極２２の外枠部分は、１６本のゲート電極１７の両端部に対し、それぞれゲートコンタクトＧＣ０を介して接続されている。また、この外枠部分は、両極性ＧＧＭＯＳトランジスタ３のドレイン領域３３に対して、２箇所のドレインコンタクトＤＣを介して接続されている。
なお、スイッチＧＧＭＯＳトランジスタ４のソース領域４０は、図３の平面図においては、両極性ＧＧＭＯＳトランジスタ３の周囲を囲むような配置形成を有する。図２において、スイッチＧＧＭＯＳトランジスタ４側と反対の側にソース領域４０がもう一つ配置されているのは、このためである。これにより比較的大きな面積のＰ型のフローティングボディ領域３０に対してほぼ均等なボディ電位の供給が可能となっている。
［パワーＭＯＳ動作］
パワーＭＯＳトランジスタ（本体ＤＭＯＳＦＥＴ）２は、ソース電位（ソースパッド７の電位）を基準として、そのドレイン電極１１（ドレインパッド６）に、例えばオン動作時に数[Ｖ]の正バイアスが、オフ時に数百[Ｖ]の逆バイアスが印加される。オフ時の逆バイアス時には図２のピラー領域１４およびＮ型のドリフト領域１５の全域が空乏化して、この逆バイアスに耐えられるソース・ドレイン耐圧が確保される（図４に示す“空乏層”）。ここで正バイアスとは、パワーＭＯＳトランジスタ２のソース領域とドレイン領域間のＰＮ接合の順バイアスする向きの電圧およびその印加動作を指す。また、逆バイアスとは、当該ＰＮ接合を逆バイアスする向きの電圧およびその印加動作を指す。
一方、オン動作時の正バイアス時には、例えば図４に太線で示す電流経路を中心とする電流パスが形成される。このときゲート電極１７に正電圧が印加されるので、チャネル領域１３Ａがオンし、チャネル電流がＤＭＯＳＦＥＴの２つの左右のソース領域（ＮＳＤ）１８からソースパッドに流れる。
［スーパージャンクション構造の利点］
スーパージャンクション構造では、Ｐ型のピラー領域１４とＮ型のドリフト領域１５に含まれる単位体積当りの不純物量を同じにすることが望ましい。すると、トランジスタがオフ状態でドレイン、ソース間に逆バイアスが印加された時にピラー領域１４とドリフト領域１５が完全空乏化され電界分布が均一になるように、パワーＭＯＳトランジスタ２が設計されている。一方、スーパージャンクション構造としていない場合は、この完全空乏化が起きないので、ボディ領域１３のコーナー部など特定の箇所に電界が集中し、逆耐圧が低下する。
言い換えると、スーパージャンクション構造の採用により、特定の箇所に電界が集中することを回避して、これを用いない場合に比べて、ドリフト領域１５の不純物濃度を高くしても高耐圧を確保できる。
また、この高耐圧の確保が可能なことからドリフト領域１５の不純物濃度を高くできるため、トランジスタがＯＮ状態でのオン抵抗（Ｒｏｎ）を低くすることが可能となる。
以上より、スーパージャンクション構造を採用することで、素子耐圧と低いオン抵抗（Ｒｏｎ）の両立が実現できる。
［ＥＳＤ（保護）動作］
次に、ＥＳＤ動作を説明する。
ＥＳＤ動作は、実使用時のサージ印加時でも有効に働くが、当該半導体デバイス１をチップ状態でパッケージや基板に実装する際に働き、パワーＭＯＳトランジスタ２のゲート電極１７を保護する動作である。
スーパージャンクション構造を有する縦型パワーＤＭＯＳＦＥＴでは、上述の通り素子耐圧と低いオン抵抗（Ｒｏｎ）の両立を考慮し、ドレインとバックゲート間耐圧は高いが、ゲート絶縁膜は比較的薄くゲート絶縁耐圧は低い。このことは、スーパージャンクション構造を採用しているかにかかわらず、縦型パワーＤＭＯＳＦＥＴ及び横型パワーＤＭＯＳＦＥＴを含むＤＭＯＳＦＥＴ全般にも共通する。
本実施形態に関わる保護回路は、ＥＳＤ動作によりゲート絶縁膜保護を目的とする。ただし、その保護対象のトランジスタはスーパージャンクション構造のＤＭＯＳＦＥＴに限定されない。以下の説明では、より具体的な説明の便宜上、図２〜図４を用いて説明した上記構造を前提とする。
最初に、保護対象である絶縁ゲートトランジスタ（パワーＭＯＳトランジスタ２）のゲートに正のサージが印加された場合を考える。
この場合、Ｎチャネル型の両極性ＧＧＭＯＳトランジスタ３のドレイン領域３３に正のサージが印加される。この際、Ｐチャネル型のスイッチＧＧＭＯＳトランジスタ４はＮ型ボディ領域、すなわちＮ型半導体領域４４に正電位が印加されていないため、オフ状態である。したがってＮチャネル型の両極性ＧＧＭＯＳトランジスタ３のＰ型フローティングボディ領域３０は本体ＤＭＯＳＦＥＴのＰ型のボディ領域１３と切り離され文字通りフローティング状態となる。ドレイン領域３３に正のサージが印加されドレイン領域３３の電位上昇に追従して、フローティング状態のボディ領域の電位が上昇しようとするが、ソース領域３４がＧＮＤ電位であるため、ボディ領域３０とソース領域３４が順バイアス状態となり直ちにボディ領域３０の電位がＧＮＤ電位になり、最終的にドレイン領域３３とボディ領域３０が逆バイアス状態で安定する。当該保護回路のターンオン電圧は、両極性ＧＧＭＯＳトランジスタ３のドレインＰＮ接合の降伏電圧できまる。
Ｐチャネル型のスイッチＧＧＭＯＳトランジスタ４は、そのＰ型のソース領域４０が両極性ＧＧＭＯＳトランジスタ３のＰ型のフローティングボディ領域３０の電位を制御するように設けられている。その結果、上記ドレインＰＮ接合は、速やか、かつ一定の逆電圧で降伏して、これにより保護回路の正サージ印加時のターンオン電圧が決められる。
一方、負のサージ印加時には、両極性ＧＧＭＯＳトランジスタ３のドレインＰＮ接合が順方向バイアスされ、そのフローティングボディ領域３０の電位が負に引き下げられる。よって、両極性トランジスタのソースＰＮ接合が逆バイアスされる。
今回の負のサージ印加時もスイッチＧＧＭＯＳトランジスタ４はオンしない。
両極性ＧＧＭＯＳトランジスタ３のソースＰＮ接合の降伏電圧で、当該保護回路のターンオン電圧が決められる。
以上のように、第１導電型のダイオード接続保護トランジスタ（３）は、そのボディ領域（第２導電型半導体領域）の電位固定とその解除を制御する第２導電型のダイオード接続保護トランジスタ（４）の助けを借りて、両極性スイッチとして機能する。
本体ＤＭＯＳＦＥＴ（パワーＭＯＳトランジスタ２）が動作状態、特にオフ状態のときは、Ｐチャネル型のスイッチＧＧＭＯＳトランジスタ４のＮ型ボディ領域、すなわちＮ型半導体領域４４に正電位が印加される。これにより、Ｐチャネル型のスイッチＧＧＭＯＳトランジスタ４のゲート・ポリシリコン層（ゲート電極４２）の直下にチャネルが形成され、このトランジスタがオン状態となる。形成されたチャネルを介して、本体ＤＭＯＳＦＥＴのＰ型のボディ領域１３とＧＧＭＯＳ型保護素子のフローティングボディ領域３０が接続され、その電位がＧＮＤ電位になる。このようにして、本体ＤＭＯＳＦＥＴの周辺領域の耐圧は、保護素子を搭載しない周辺領域の耐圧と同等となり、同耐圧を実現することができる。
次に、２つの比較例を挙げて、それらとの対比で本実施形態の保護回路の利点をさらに明確なものとする。
＜２．第１比較例＞
図５に第１比較例の断面構造図を示し、図６にその等価回路図を示す。
第１比較例では、図６のように保護対象であるパワーＭＯＳトランジスタ２のゲートとソース間に、所定数（ここでは３個）のＮチャネルＧＧＭＯＳ型の保護トランジスタ１０１,１０２,１０３をパラレル接続している。保護トランジスタ１０１,１０２,１０３は、パワーＭＯＳトランジスタ２と同時形成される裏面共通ドレイン領域１２、ピラー領域１４、ドリフト領域１５およびボディ領域１３を有する。また、これらの保護トランジスタは、パワーＭＯＳトランジスタ２のソース領域（ＮＳＤ）１８と同時形成されるＮＳＤと、ボディコンタクト領域（ＰＳＤ）１９と同時形成されるＰＳＤを有する。このＰＳＤと片側のＮＳＤがゲート・ポリシリコン層と共に接地電位（ソースパッド７）に接続され、他のＮＳＤがゲートパッド５に接続される。
ゲートパッド５に正のサージが印加されると、ゲートパッド５側のＮＳＤが逆バイアスされため、ある程度のターンオン電圧は確保される。一方、ゲートパッド５に負のサージが印加されると、ソースパッド７側が相対的に正電位になる。このため、この正電位がＰＳＤを介してほぼそのままボディ領域１３に伝わり、これを正電位固定するので、ゲートパッド５側のＮＳＤが順バイアスされてしまう。よって、負のサージは容易に除去できるが、ターンオン電圧がきわめて低いため、パワーＭＯＳトランジスタ２のゲート信号とのマージン設計が難しい。
パワーＭＯＳトランジスタ２のゲート信号を、ＧＮＤ電位を基準とする正のパルスとすればよいが、それでも、このように僅かな負電位の印加で保護トランジスタがオンするのは好ましくない。つまり、静電気等のサージの極性によって、保護能力（ターンオン電圧値の大きさ）が違うことは設計上避けなければならない。
なお、ボディコンタクト領域であるＰＳＤを省略すると、基本的に逆接続のダイオード対をゲートとソース間に接続したものとなるためサージ極性による保護のアンバランスは防げる。
このとき、ＤＭＯＳＦＥＴのゲートを保護するための素子（保護回路）を形成する場合、保護素子の耐圧で本体ＤＭＯＳＦＥＴの耐圧が決まってしまわないように、保護素子のドレイン、バックゲート間の接合耐圧は、本体ＤＭＯＳＦＥＴと同等以上が必要である。
しかし、ボディコンタクト領域であるＰＳＤを省略する構造では、本体ＤＭＯＳＦＥＴのドレイン電圧が非常に高くなると、保護素子におけるボディ領域１３の電位が上昇する。このときＤＭＯＳＦＥＴのゲート絶縁耐圧はドレイン、バックゲート間接合耐圧より低いため、本体ＤＭＯＳＦＥＴのドレイン、バックゲート間と同等以上の接合耐圧を持った保護素子ではゲート保護の役割を果たせない。
本実施の形態の保護回路は、第１比較例との対比では、静電気等のサージの極性によって、保護能力（ターンオン電圧値の大きさ）が同等にでき、かつ、ゲート保護が確実であるという利点がある。
＜３．第２比較例＞
図７は、第２比較例の保護回路が接続されたスーパージャンクション構造をもつ縦型ＤＭＯＳＦＥＴの平面図である。
スーパージャンクション構造をもつ縦型ＤＭＯＳＦＥＴの構成自体は、図２および図３と共通するので説明を省略する。
図７に示す保護回路は、ゲートパッド５の側から延在するゲート電極２２と、ソース電極２１との間にポリシリコンダイオードが縦続接続されている。
より詳細には、フィールド酸化膜上のゲート・ポリシリコン層にＮ型、Ｐ型の不純物を導入する。このときの不純物導入により、細長い短冊状の数本のポリシリコン層に対して、その長手方向にＰＮ接合面が幾つも形成される。図７ではＰ型のポリシリコン部分を“ＰＰＯＬＹ”、Ｎ型のポリシリコン部分を“ＮＰＯＬＹ”と表記している。数本（ここでは片側３本）のポリシリコン層をゲート電極２２と同一階層の電極で相互接続して、ソースとゲート間につなげている。これにより、ポリシリコン層に逆向きのダイオードが交互に形成される。保護素子（電気的に１本に繋げたポリシリコン層）の一端はゲート電極２２に接続され、他端はソース電極２１に接続されている。
このような構造の保護素子（ポリシリコン保護ダイオード列）では、保護ダイオード全体の耐圧がゲートに印加される動作電圧以上、ゲート絶縁耐圧以下になるようにＰＮ接合数が調整されている。そのため、本体ＤＭＯＳＦＥＴの耐圧に影響せず、両極性のＥＳＤ保護が実現されている。
しかし、この構造においては静電気が印加され保護ダイオードがブレイクダウンして保護動作する前に、例えば図７のゲート電極２２をポリシリコンと接続するゲートコンタクトＧＣ１の付近に電界が集中する。そのため、ここに近いため高電圧になっているＰＮ接合部分の下のフィールド酸化膜が破壊してしまうことも考えられる。この場合、工程を追加してフィールド酸化膜の膜厚を厚くする等の工程増が必要な上、信頼上の懸念がある。また、ポリシリコンダイオードのリーク電流が大きく、また、ＰＮ接合数を増やすと保護素子のターンオン電圧（ブレークダウン電圧）は上がるが、その場合、ポリシリコン全体の抵抗が高いと速やかなサージ除去が困難である。さらにはターンオン電圧がばらつきやすい。以上の理由から、第２比較例では確実にゲート絶縁膜の保護ができない懸念がある。
本実施形態の保護回路付き絶縁ゲートトランジスタ（ここではパワーＭＯＳＦＥＴ）では、以上の第１および第２比較例がもつ欠点が克服されている。つまり、本実施形態によれば、ＤＭＯＳＦＥＴのドレイン、バックゲート間耐圧の確保と、ＤＭＯＳＦＥＴのゲート絶縁破壊を起こすような両極性のサージに対してバランスがとれた確実なＥＳＤによる保護とを両立できる。
また、本実施形態に関わる絶縁ゲートトランジスタの保護回路によれば、スイッチトランジスタにより保護素子のボディ電位をコントロールする。そのため、組立工程等における静電保護が必要な時はスイッチトランジスタがオフ状態になり、保護素子のボディ電位をフローティングにして両極性保護を実現する。そして、本体ＤＭＯＳＦＥＴが動作状態、特にオフ状態のときは、スイッチトランジスタがオン状態となり、保護素子のボディ電位を接地して、本体ＤＭＯＳＦＥＴと同耐圧を実現することができる。
なお、上記実施形態は半導体デバイス１がディスクリートデバイスである場合を例としたが、これに限らずＩＣ内の適宜保護が必要な箇所に、本発明が適用された保護回路を設けることでゲート絶縁破壊防止を図ってもよい。
また、スーパージャンクション構造とＤＭＯＳＦＥＴの構造は本発明の適用に関しては必須でなく、そのどちらか一方を適用する、両方を適用しないで本発明を実施しても構わない。
１…半導体デバイス、２…パワーＭＯＳトランジスタ（本体ＤＭＯＳＦＥＴ）、３…両極性ＧＧＭＯＳトランジスタ、４…スイッチＧＧＭＯＳトランジスタ、５…ゲートパッド、６…ドレインパッド、７…ソースパッド、１１…ドレイン電極、１２…裏面共通ドレイン領域、１３,２０…ボディ領域、１４…ピラー領域、１５…ドリフト領域、１６,３１,４１…ゲート絶縁膜、１７,２２,３２,４２…ゲート電極、１８…Ｎ型のソース領域（ＮＳＤ）、１９…ボディコンタクト領域、２１…ソース電極、３０…フローティングボディ領域（Ｐ型半導体領域）、３３,４３…ドレイン領域、３４,４０…ソース領域、４４…Ｎ型半導体領域、ＮＤ…共通電位ノード

Claims (9)

  1. 絶縁ゲートトランジスタと、前記絶縁ゲートトランジスタのゲートとソース間に接続されて過剰な電位変動から前記ゲートを保護する保護回路とが、第１導電型半導体領域および第２導電型半導体領域を有する半導体基板に形成され、
    前記保護回路は、
    ゲートとソースが前記絶縁ゲートトランジスタのソースに共通接続されて共通電位ノードを形成し、ドレインが前記絶縁ゲートトランジスタの前記ゲートに接続され、前記第２導電型半導体領域にチャネルが形成される第１導電型のダイオード接続保護トランジスタと、
    ゲートとドレインが前記共通電位ノードに接続され、ソースが前記第２導電型半導体領域に接続され、前記第１導電型半導体領域にチャネルが形成される第２導電型のダイオード接続保護トランジスタと、
    を有する半導体デバイス。
  2. 前記絶縁ゲートトランジスタは、ソースとドレイン間の耐圧が２つの前記ダイオード接続保護トランジスタより高い高耐圧トランジスタである
    請求項１に記載の半導体デバイス。
  3. 前記絶縁ゲートトランジスタは、ダブル・ディフューズドＭＯＳ型の高耐圧電界効果トランジスタを複数、並列接続したものであり、
    前記ダブル・ディフューズドＭＯＳ型の高耐圧電界効果トランジスタの各々が、
    前記保護回路が形成されている側の前記半導体基板の主面と反対側の裏面に形成されている第１導電型の裏面共通ドレイン領域と、
    一端が裏面側の前記裏面共通ドレイン領域に接し他端が前記主面に達するまで前記半導体基板の厚さ方向に長く形成され、前記裏面共通ドレイン領域より低濃度な第１導電型のドリフト領域と、を有するとともに、
    前記主面に沿った半導体基板の領域において前記ドリフト領域の一方側と他方側それぞれに前記ドリフト領域から近い側から順に配置されている３つの半導体領域として、第２導電型のボディ領域の一部であるチャネル形成領域、第１導電型のソース領域、および、前記ボディ領域の主面側に形成され前記ボディ領域より高濃度な第２導電型のボディコンタクト領域を備え、
    隣接する２つの前記ダブル・ディフューズドＭＯＳ型の高耐圧電界効果トランジスタで前記第２導電型のボディ領域が共有され、
    共有された前記ボディ領域の各々が前記主面から同じ深さまで形成され、
    前記共有されたボディ領域の各底面からドリフト領域に沿って、裏面側の前記裏面共通ドレイン領域の近くまで前記半導体基板の厚さ方向に長く形成され、前記ボディ領域より低濃度な第２導電型のピラー領域が、前記共有されたボディ領域ごとに設けられている
    請求項２に記載の半導体デバイス。
  4. 前記第２導電型のダイオード接続保護トランジスタは、
    前記第１導電型のダイオード接続保護トランジスタのチャネルが形成される前記第２導電型半導体領域の主面側に形成され、当該第２導電型半導体領域より高濃度な第２導電型のソース領域と、
    前記ドリフト領域と同じ不純物濃度を有し、前記ドリフト領域と同様に前記主面から前記絶縁ゲートトランジスタの裏面側の前記裏面共通ドレイン領域に達するまで前記半導体基板の厚さ方向に長く、その主面側部分がチャネル形成領である前記第１導電型半導体領域と、を有するとともに、
    複数の前記ダブル・ディフューズドＭＯＳ型の高耐圧電界効果トランジスタのうち、最も近い一のダブル・ディフューズドＭＯＳ型の高耐圧電界効果トランジスタの前記ボディ領域に形成されている前記ボディコンタクト領域を、第２導電型のドレイン領域として兼用する
    請求項３に記載の半導体デバイス。
  5. 前記ドリフト領域の第１導電型不純物濃度と、前記ピラー領域の第２導電型不純物濃度が同等に設定されている
    請求項４に記載の半導体デバイス。
  6. 前記第１導電型のダイオード接続保護トランジスタのチャネルが形成される前記第２導電型半導体領域は、電位固定のためのボディコンタクト領域を有しないフローティングボディ領域であり、
    前記複数のダブル・ディフューズドＭＯＳ型の高耐圧電界効果トランジスタの共有された複数の前記ボディ領域は、前記フローティングボディ領域と同じ深さを有し、
    前記フローティングボディ領域の底面から前記裏面共通ドレイン領域までの半導体領域構造が、複数のダブル・ディフューズドＭＯＳ型の高耐圧電界効果トランジスタにおける前記共有された複数のボディ領域の底面から前記裏面共通ドレイン領域までの半導体領域構造と同様に、前記ドリフト領域と同じ不純物濃度で同じ長さと幅を有する第１導電型半導体領域と、第２導電型の前記ピラー領域とが、前記深さ方向と直交する方向に繰り返されてピンストライプ状に配置されている
    請求項５に記載の半導体デバイス。
  7. 当該半導体デバイスは、前記絶縁ゲートトランジスタのゲート、ソース、ドレインに対応する３つの外部端子を有する３端子ディスクリートデバイスである
    請求項６に記載の半導体デバイス。
  8. 当該半導体デバイスは、前記絶縁ゲートトランジスタのゲート、ソース、ドレインに対応する３つの外部端子を有する３端子ディスクリートデバイスである
    請求項１に記載の半導体デバイス。
  9. 前記絶縁ゲートトランジスタは、
    前記保護回路が形成されている側の前記半導体基板の主面と反対側の裏面に形成されている第１導電型のドレイン領域と、
    一端が裏面側の前記裏面共通ドレイン領域に接し他端が前記主面に達するまで前記半導体基板の厚さ方向に長く形成され、前記裏面共通ドレイン領域より低濃度な第１導電型のドリフト領域と、
    前記主面に沿った前記半導体基板の内部位置に前記ドリフト領域と離間して形成されている第１導電型のソース領域と、
    前記ドリフト領域と前記ソース領域との間にチャネル形成領域を有し、前記半導体基板に形成されている第２導電型のボディ領域と、
    前記ボディ領域に形成され、前記第２導電型のダイオード接続保護トランジスタのソースと共に前記ボディ領域を前記ソース領域と電気的に接続するボディコンタクト領域と、
    少なくとも前記チャネル形成領域が形成された主面部分を覆うゲート絶縁膜と、
    前記ゲート絶縁膜の上のゲート電極と、
    を有する請求項２に記載の半導体デバイス。
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