JP2007288774A - 低スイッチング損失、低ノイズを両立するパワーｍｏｓ回路 - Google Patents

Abstract

【課題】ＭＯＳＦＥＴを含むスイッチング回路においてサージ電圧を抑制する。
【解決手段】ゲート端子に入力される制御電圧によってドレイン電流を制御するＭＯＳＦＥＴ３０を含むスイッチング回路１００であって、コンデンサ４２を介してＭＯＳＦＥＴ３０のドレイン端子をダイオード４０のアノード端子に接続し、ＭＯＳＦＥＴ３０のゲート端子をダイオード４０のカソード端子に接続する。
【選択図】図１

Description

本発明は、トランジスタのスイッチング損失及びノイズを共に低減させたスイッチング回路に関する。

トランジスタ（ＭＯＳＦＥＴ）を備えたスイッチング回路では、ＭＯＳＦＥＴをターンオフ状態とした場合のサージ電圧の影響を低減することが必要とされる。

特許文献１には、図７に示すように、回路単体でＭＯＳＦＥＴをサージ電圧から保護する負荷駆動回路が開示されている。分岐線１０には、ダイオード１２及びツェナーダイオード１４が向かい合わせの状態で直列接続されている。ダイオード１２は、制御回路１６の出力端１８から出力されるオン信号によってＭＯＳＦＥＴ２０がオンされたときに分岐線１０への電流の流れを抑止する役目を果たす。ツェナーダイオード１４は、ＭＯＳＦＥＴ２０のターンオフ時に電源ライン２２にツェナー電圧Ｖ_ＺＤ＋ダイオード順方向閾値電圧Ｖｆ以上の正サージ電圧が加わった場合に、ＭＯＳＦＥＴ２０のゲートＧの電圧を持ち上げる役目を果たす。これによって、ＭＯＳＦＥＴ２０はオン状態となり、ドレイン−ソース間が導通され、サージ電圧を逃がすことができる。

特開平６−３２６５７９号公報

しかしながら、ツェナーダイオードのツェナー電圧Ｖ_ＺＤには通常±１０％程度のばらつきがあるため、上記従来技術のようにツェナーダイオードを用いた場合にはサージ電圧を抑制するための基準電圧（Ｖ_ＺＤ＋Ｖｆ）を所定値に正確に設定することが困難である。

図８は、電源２２の電圧を１００Ｖに設定した際のＭＯＳＦＥＴのターンオフ時のドレイン電圧Ｖｄの時間変化をシミュレーションした結果を示す。図８には、スイッチング回路にサージ電圧抑制対策を施さない場合（ラインａ）、上記従来技術の負荷駆動回路のようなツェナーダイオード１４を用いたサージ電圧抑制対策を施してＶ_ＺＤ＋Ｖｆを１００Ｖに設定した場合（ラインｂ）、及び、上記従来技術の負荷駆動回路のようなツェナーダイオード１４を用いたサージ電圧抑制対策を施したがツェナー電圧Ｖ_ＺＤのばらつきによりＶ_ＺＤ＋Ｖｆが９０Ｖ及び１１０Ｖに変動した場合（ラインｃ，ｄ）を示している。

サージ電圧をドレイン電圧Ｖｄのピークから定常状態時の値までの差と定義すると、サージ電圧抑制対策を施さない場合にはサージ電圧は２２Ｖであり、Ｖ_ＺＤ＋Ｖｆを１００Ｖに設定した場合にはサージ電圧は３Ｖとなりサージ電圧の抑制効果が見られるが、Ｖ_ＺＤ＋Ｖｆが１１０Ｖとなるとサージ電圧は１３Ｖとなりサージ電圧の抑制効果は著しく低下する。また、Ｖ_ＺＤ＋Ｖｆが９０Ｖとなるとドレイン電圧Ｖｄが電源電圧である１００Ｖまで回復しなくなる。

以上のように、ツェナーダイオードを用いたサージ電圧抑制回路では、Ｖ_ＺＤ＋Ｖｆを所定値に正確に制御できた場合には効果が得られるが、上記のようにツェナー電圧Ｖ_ＺＤにはばらつきがあるので、サージ電圧の抑制効果を十分に得ることができなかったり、ドレイン電圧Ｖｄが電源電圧まで回復しなかったりする問題を生ずる。

そこで、本発明は、安定してサージ電圧を抑制することができるスイッチング回路を提供することを目的とする。

本発明は、ゲート又はベース端子に入力される信号によってドレイン又はコレクタ電流を制御するトランジスタを含むスイッチング回路であって、前記トランジスタのドレイン又はコレクタ端子は、コンデンサを介してダイオードのアノード端子に接続され、前記トランジスタのゲート又はベース端子は、前記ダイオードのカソード端子に接続されていることを特徴とする。

上記のダイオードとコンデンサを入れ替えてもよい。すなわち、前記トランジスタのゲート又はベース端子は、コンデンサを介してダイオードのカソード端子に接続され、前記トランジスタのドレイン又はコレクタ端子は、前記ダイオードのアノード端子に接続されていることを特徴とするスイッチング回路としてもよい。

ここで、前記トランジスタは、ＭＯＳＦＥＴ又はＩＧＢＴである場合に本発明の作用が顕著となる。

また、前記コンデンサの容量は、ドレイン電圧が０Ｖでのゲート−ドレイン間容量の０．０１倍〜１００倍であることが好適である。前記コンデンサの容量がこの範囲内にある場合に、サージ電圧の低減効果を得ることができる。

また、本発明におけるスイッチング回路では、前記トランジスタと、前記ダイオードと、前記コンデンサと、は同一の半導体基板に設けられていることを特徴とするスイッチング回路。ここで「同一の半導体基板に設けられている」とは、各回路素子が半導体基板内に作り込まれている場合、各回路素子の一部又は全部が半導体基板上に作り込まれている場合を含む。すなわち、「同一の半導体基板に設けられている」とは、前記トランジスタと前記ダイオードと前記コンデンサの回路素子が半導体基板を利用して一体で構成されていることをいう。

この場合、スイッチング回路を構成する部品点数は増加しない。また、前記トランジスタと前記ダイオードと前記コンデンサとは、一般的な半導体製造技術を利用して半導体基板に形成し易い。すなわち、同一の半導体基板に、前記トランジスタと前記ダイオードと前記コンデンサとを無理なく形成することができる。

例えば、前記ダイオードは、前記半導体基板上に絶縁膜を介して設けられているｐ型の不純物を含むアノード半導体領域と、前記半導体基板上に絶縁膜を介して設けられていると共に前記アノード半導体領域に接しているｎ型の不純物を含むカソード半導体領域と、を有していることが好適である。この場合、前記アノード半導体領域と、前記カソード半導体領域と、は多結晶シリコンで構成されていることがより好適である。

また、前記ダイオードは、前記半導体基板の表面に埋込み構造として設けられており、ｐ型の不純物を含むアノード半導体領域と、前記アノード半導体領域に接しているｎ型の不純物を含むカソード半導体領域と、を有しているものとしてもよい。

また、例えば、前記コンデンサは、前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有していることが好適である。

より具体的には、前記ダイオードは、前記半導体基板上に絶縁膜を介して設けられており、ｐ型の不純物を含むアノード半導体領域と、前記半導体基板上に絶縁膜を介して設けられており、記アノード半導体領域に接していると共にｎ型の不純物を含むカソード半導体領域と、を有しており、前記コンデンサは、前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、前記カソード半導体領域は、前記トランジスタのゲートに電気的に接続されており、前記アノード半導体領域は、前記埋込み導電体領域に接続されており、前記埋込み半導体領域と、前記トランジスタのドレイン又はコレクタと、は前記被覆絶縁体領域を介して電気的に接続されているものとしてもよい。

また、前記ダイオードは、前記半導体基板の表面から裏面に向けて広がったｐ型の不純物を添加したｐウェル領域と、前記半導体基板の前記ｐウェル領域の表面層にｐ型の不純物を添加したアノード半導体領域と、前記半導体基板の前記ｐウェル領域の表面層にｎ型の不純物を添加したカソード半導体領域と、を有しており、前記コンデンサは、前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、前記カソード半導体領域は、前記トランジスタのゲートに電気的に接続されており、前記アノード半導体領域は、前記埋込み導電体領域に接続されており、前記埋込み半導体領域と、前記トランジスタのドレイン又はコレクタと、は前記被覆絶縁体領域を介して電気的に接続されているものとしてもよい。

また、前記ダイオードは、前記半導体基板の表面から裏面に向けて広がったｐ型の不純物を添加したｐウェル領域と、前記半導体基板の前記ｐウェル領域の表面層にｐ型の不純物を添加したアノード半導体領域と、前記半導体基板の前記ｐウェル領域の表面層にｎ型の不純物を添加したカソード半導体領域と、を有しており、前記コンデンサは、前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、前記埋込み導電体領域は、前記トランジスタのゲートに電気的に接続されており、前記カソード半導体領域は、前記埋込み半導体領域と前記被覆絶縁体領域を介して電気的に接続されており、前記アノード半導体領域は、前記トランジスタのドレイン又はコレクタと電気的に接続されているものとしてもよい。

また、前記ダイオードは、前記半導体基板の表面から裏面に向けて広がったｐ型の不純物を添加したｐウェル領域と、前記半導体基板の前記ｐウェル領域の表面層にｐ型の不純物を添加したアノード半導体領域と、前記半導体基板の前記ｐウェル領域の表面層にｎ型の不純物を添加したカソード半導体領域と、を有しており、前記コンデンサは、前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、前記埋込み導電体領域は、前記トランジスタのゲートと前記被覆絶縁体領域を介して電気的に接続されており、前記カソード半導体領域は、前記埋込み半導体領域と電気的に接続されており、前記アノード半導体領域は、前記トランジスタのドレイン又はコレクタと電気的に接続されているものとしてもよい。

ここで、前記トランジスタは、スーパージャンクション構造とすることも好適である。

本発明によれば、トランジスタを含むスイッチング回路において正確かつ安定してサージ電圧を抑制することができる。

本発明の実施の形態におけるスイッチング回路１００は、図１に示すように、トランジスタ（ＭＯＳＦＥＴ）３０、負荷抵抗３２、ゲート制御回路３４、ゲート抵抗３６、電源３８、ダイオード４０及びコンデンサ４２を含んで構成される。

スイッチング回路１００は、スイッチング素子であるＭＯＳＦＥＴ３０を含む。ＭＯＳＦＥＴ３０はＮチャネル型である。ＭＯＳＦＥＴ３０のドレイン端子Ｄは、負荷抵抗３２を介して、電源３８の正極側に接続される。ＭＯＳＦＥＴ３０のソース端子Ｓ、電源３８の負極側及びゲート制御回路３４の接地端子Ｙは接地される。ＭＯＳＦＥＴ３０のゲート端子Ｇは、ゲート抵抗３６を介して、ゲート制御回路３４の制御電圧出力端子Ｘに接続される。

スイッチング回路１００は、さらに、ダイオード４０及びコンデンサ４２の直列回路であるサージ電圧抑制回路を含む。サージ電圧抑制回路は、ＭＯＳＦＥＴ３０のドレイン−ゲート間を接続する。ＭＯＳＦＥＴ３０のドレイン端子は、コンデンサ４２を介して、ダイオード４０のアノード端子に接続される。ＭＯＳＦＥＴ３０のゲート端子は、ダイオード４０のカソード端子に接続される。

ゲート制御回路３４は、制御電圧出力端子ＸからＭＯＳＦＥＴ３０のゲート端子に対して、ＭＯＳＦＥＴ３０をオン・オフさせるための制御電圧（ゲート電圧）Ｖｇを出力する。ゲート電圧Ｖｇが閾値電圧未満であるときはＭＯＳＦＥＴ３０がオフ状態となり、ゲート電圧Ｖｇが閾値電圧以上（例えば、５Ｖ〜１５Ｖ）であるときはＭＯＳＦＥＴ３０がオン状態となる。

ＭＯＳＦＥＴ３０がオフ状態である場合、ドレイン端子のドレイン電圧Ｖｄは電源電圧Ｖ_ＤＤに維持される。したがって、ダイオード４０には順方向バイアスが印加されて導通状態となる。したがって、ＭＯＳＦＥＴ３０のゲート−ドレイン端子間の電位差は電源電圧Ｖ_ＤＤと等しくなり、コンデンサ４２の充電電圧Ｖｃは、電源電圧Ｖ_ＤＤからダイオード４０の順方向電圧Ｖｆを引いた値となる。なお、ダイオード４０の順方向電圧Ｖｆは通常電源電圧と比べて十分に低い（例えば、シリコンダイオードでは０．７Ｖ程度）ので、コンデンサ４２の端子間の充電電圧Ｖｃはほぼ電源電圧Ｖ_ＤＤと等しくなる。

次に、ＭＯＳＦＥＴ３０がオン状態になると、ドレイン端子のドレイン電圧Ｖｄは、電源電圧Ｖ_ＤＤから数Ｖ程度のソース−ドレイン間の電圧Ｖｄｓまで低下する。このとき、コンデンサ４２の充電電圧Ｖｃは電源電圧Ｖ_ＤＤを保持し、ダイオード４０には逆方向バイアスが印加されて遮断状態となる。

次に、ゲート電圧Ｖｇが低下し、ＭＯＳＦＥＴ３０がターンオフに転じるとドレイン電圧Ｖｄが上昇する。スイッチング回路１００には、図２に示すように、寄生インダクタンスＬ_Ｄが含まれるので、これによりサージ電圧が発生して、ドレイン電圧Ｖｄが電源電圧Ｖ_ＤＤ以上に上昇する。ドレイン電圧Ｖｄの上昇に伴って、ゲート−ドレイン間の電圧Ｖｄｇがコンデンサ４２に保持されている電圧Ｖｃとダイオード４０の順方向電圧Ｖｆの和以上となると、ダイオード４０が順方向バイアスされて導通し、ゲート抵抗３６に電流が流れ、ゲート端子の電圧が上昇する。これによって、ＭＯＳＦＥＴ３０のソース−ドレイン間の電流Ｉｄが増加し、ソース−ドレイン間の電流Ｉｄの低下速度が遅速化しドレイン電圧Ｖｄを低下させる。

以上のように、ダイオード４０及びコンデンサ４２の直列回路を介してドレイン電圧Ｖｄの上昇をゲート端子へ負帰還させることによって、ＭＯＳＦＥＴ３０のソース−ドレイン間の電流Ｉｄを増加させ、サージ電圧によるドレイン電圧Ｖｄの上昇が抑制される。

なお、スイッチング回路１００は、本願発明の基本的構成を説明するための例示であり、インバータ回路や直流−直流コンバータ回路等にスイッチング回路１００を応用することができる。

＜実施例＞
Ｎチャネル型のＭＯＳＦＥＴ３０を備えたスイッチング回路１００の実施例について説明する。ここでは、電源電圧Ｖ_ＤＤを１００Ｖとし、コンデンサ４２を１ｎＦとした場合とコンデンサ４２を１０ｎＦとした場合のサージ電圧の抑制効果について示す。

ＭＯＳＦＥＴ３０がオフ状態である場合、ダイオード４０は導通状態となり、ＭＯＳＦＥＴ３０のゲート−ドレイン間の電位差は電源電圧Ｖ_ＤＤと等しくなる。コンデンサ４２には、電源電圧Ｖ_ＤＤの１００Ｖからダイオード４０の順方向電圧Ｖｆ（約０．７Ｖ）を引いた電圧Ｖｃが保持される。ＭＯＳＦＥＴ３０がオン状態となると、ドレイン電圧Ｖｄは数Ｖ程度に低下し、コンデンサ４２は略１００Ｖを保持し、ダイオード４０には逆方向バイアスが印加されて遮断状態となる。制御電圧Ｖｇが低下し、ＭＯＳＦＥＴ３０がターンオフに転じるとドレイン電圧Ｖｄが上昇する。

図３は、ＭＯＳＦＥＴ３０がターンオフに転じ、ドレイン端子にサージ電圧が生じたときに、ダイオード４０を流れる電流の時間変化を示す。また、図４は、ドレイン端子にサージ電圧が生じたときのゲート端子に印加されるゲート電圧Ｖｇの時間変化を示す。なお、図４には、比較例としてサージ電圧抑制回路を設けなかった場合のゲート電圧の時間変化も示している。

時刻１．５７×１０^−６〜１．６０×１０^−６（秒）の間にサージ電圧が発生し、ゲート−ドレイン間の電圧Ｖｄｇがコンデンサ４２に保持されている電圧Ｖｃとダイオード４０の順方向電圧Ｖｆの和、すなわち電源電圧Ｖ_ＤＤの１００Ｖ以上となると、ダイオード４０が順方向バイアスされて導通し、ゲート抵抗３６に電流が流れ、ゲート端子の電圧Ｖｇが上昇する。このとき、図３に示すように、サージ電圧抑制回路のコンデンサ４２の容量値が１ｎＦの場合（ラインｅ）よりも１０ｎＦの場合（ラインｆ）の方が回路のインピーダンスがより小さくなるのでより大きな電流が流れる。その結果、図４に示すように、ＭＯＳＦＥＴ３０のゲート端子には、コンデンサ４２の容量値が１ｎＦの場合（ラインｇ）よりも１０ｎＦの場合（ラインｈ）の方が高いゲート電圧Ｖｇが印加される。なお、サージ電圧抑制回路を設けなかった場合には、ゲート抵抗３６には電流は流れず、ゲート電圧Ｖｇは上昇しない。

図５は、ＭＯＳＦＥＴのターンオフ時のドレイン電圧Ｖｄの時間変化を示す。ゲート電圧Ｖｇの上昇によりＭＯＳＦＥＴ３０のソース−ドレイン間の電流Ｉｄが増加すると、ドレイン電圧Ｖｄが低下してサージ電圧の影響が抑制される。このとき、図５に示すように、サージ電圧抑制回路のコンデンサ４２の容量値が１ｎＦの場合（ラインｉ）よりも１０ｎＦの場合（ラインｊ）の方がサージ電圧の抑制効果が高い。なお、サージ電圧抑制回路を設けなかった場合には、ゲート抵抗３６には電流は流れず、ゲート電圧Ｖｇは上昇しない。

サージ電圧の抑制回路を設けない場合には、図６に示すように、サージ電圧とＭＯＳＦＥＴ３０のターンオフ時の損失とはトレードオフの関係にある。ここでは、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積をターンオフ期間において積分したものをターンオフ時の損失と定義する。すなわち、ターンオフ時の損失を低減させるためにはターンオフ時間を短縮させる必要があるが、ターンオフ時間を短縮することによって寄生インダクタンスによるサージ電圧が上昇してしまう。一方、本実施の形態のサージ電圧抑制回路を設けることによって、図６に示すように、ターンオフ時の損失を低く抑えつつ、サージ電圧を低減させることができる。このとき、サージ電圧抑制回路のコンデンサ４２の容量値が１ｎＦの場合（点ｋ）よりも１０ｎＦの場合（点ｌ）の方がサージ電圧の抑制効果が高い。

＜素子構造＞
スイッチング回路１００の一部は、図９〜図１８に示すように、ＭＯＳＦＥＴ３０とダイオード４０とコンデンサ４２とを同一の半導体基板５０に設けることによって構成することができる。図９〜図１８に示す例はいずれも、ＭＯＳＦＥＴ３０とコンデンサ４２が半導体基板５０内に設けられ、ダイオード４０が半導体基板５０上に設けられている態様である。ＭＯＳＦＥＴ３０とダイオード４０とコンデンサ４２とは、半導体基板５０を利用して一体に構成されており、１つのチップとして構成されている。なお、半導体基板５０には、単結晶シリコンが用いられている。

図９に示す形態は、ダイオード４０とコンデンサ４２の直列回路が、ＭＯＳＦＥＴ３０のドレインＤとゲートＧとの間に接続されていると共に、コンデンサ４２がトランジスタのドレインＤとダイオード４０との間に挿入されている例である。図９（ａ）は半導体基板５０の要部断面図を模式的に表したものであり、図９（ｂ）はその等価回路を示すものである。

図９（ａ）は、素子領域と周辺領域の境界近傍を示している。素子領域とは、主電極間（ドレインＤとソースＳ）を導通状態と非導通状態の間で時間的に切り替えるために必要とされる半導体領域群が作り込まれている領域である。素子領域は、半導体基板５０の中心側に配置されている。周辺領域は、中心領域の周囲を取り囲むように配置されている。周辺領域には、終端領域が含まれる。終端領域は、中心領域の周囲を取り囲むように配置されている。終端領域は、ＭＯＳＦＥＴ３０がオフ状態のときに、空乏層を素子領域から側方に向けて伸展させることによって、ＭＯＳＦＥＴ３０に印加される電圧を横方向で負担する領域である。なお、図９（ａ）に示す終端領域の横方向の幅は図中で明確に示すために縮小して記載されている。

半導体基板５０は、裏面に設けられているｎ^＋型のドレイン領域５２と、ドレイン領域５２上に設けられているｎ⁻型のドリフト領域５４を備えている。ドレイン領域５２とドリフト領域５４は、半導体基板５０を素子領域から周辺領域に亘って横方向に連続して設けられている。

素子領域の半導体基板５０の表面には、ｐ型のボディ領域１０６とｎ^＋型のソース領域１０２とｐ^＋型のボディコンタクト領域１０４が設けられている。ボディ領域１０６は、素子領域の半導体基板５０の表面に横方向に連続して設けられている。ソース領域１０２とボディコンタクト領域１０４は、半導体基板５０の表面に選択的に設けられている。ソース領域１０２は、ボディ領域１０６によって、ドリフト領域５４から隔てられている。ボディコンタクト領域１０４は、ボディ領域１０６よりもドーパントの濃度が高い。ソース領域１０２とボディコンタクト領域１０４とは、半導体基板５０上に設けられているソースＳに電気的に接続されている。

素子領域の半導体基板５０の表面には、さらに、トレンチゲート電極９４とゲート絶縁膜９２が設けられている。トレンチゲート電極９４は、半導体基板５０の表面から裏面へ向けて伸びており、ボディ領域１０６を貫通してドリフト領域５４へ達している。ゲート絶縁膜９２は、トレンチゲート電極９４を被覆しており、トレンチゲート電極９４を半導体基板５０から電気的に絶縁している。トレンチゲート電極９４は、ソース領域１０２とドリフト領域５４とを隔てているボディ領域１０６にゲート絶縁膜９２を介して対向している。トレンチゲート電極９４には、多結晶シリコンが用いられている。ゲート絶縁膜９２には、酸化シリコンが用いられている。

周辺領域の半導体基板５０の表面には、選択酸化膜７２（絶縁膜の一例）が設けられている。選択酸化膜７２には、酸化シリコンが用いられている。選択酸化膜７２は、終端領域の半導体基板５０の表面の電界を緩和することができる。一般的に、選択酸化膜７２の下方の半導体基板５０内には、例えば、リサーフ層やガードリングといった構造が設けられていることが多い。これらの構造は、素子領域の周縁の電界集中を緩和し、ＭＯＳＦＥＴ３０の耐圧を向上させるために設けられている。図９（ａ）では、図を明確に示すためにこれらの微細な構造は省略している。

終端領域よりもさらに側方の半導体基板５０の表面には、ｎ型の拡散半導体領域６８とｎ^＋型の表面拡散半導体領域６２とが設けられている。ｎ型の拡散半導体領域６８とｎ^＋型の表面拡散半導体領域６２とは、平面視したときのレイアウトにおいて、終端領域よりもさらに側方の半導体基板５０の表面の少なくとも一部に設けられている。すなわち、ｎ型の拡散半導体領域６８とｎ^＋型の表面拡散半導体領域６２とは、終端領域の周囲を取り囲むように設けられている必要はない。

終端領域のさらに側方の半導体基板５０の表面の一部には、さらに、埋込み導電体領域６６と被覆絶縁体領域６４とが設けられている。埋込み導電体領域６６は、半導体基板５０の表面から裏面に向けて伸びており、拡散半導体領域６８内に留まっている。被覆絶縁体領域６４は、埋込み導電体領域６６を被覆しており、埋込み導電体領域６６を半導体基板５０から電気的に絶縁している。埋込み導電体領域６６には、多結晶シリコンが用いられている。被覆絶縁体領域６４には、酸化シリコンが用いられている。

埋込み導電体領域６６と拡散半導体領域６８は、被覆絶縁体領域６４を介して対向している。したがって、埋込み導電体領域６６と被覆絶縁体領域６４と拡散半導体領域６８とによってコンデンサ４２が構成されている。なお、拡散半導体領域６８は、被覆絶縁体領域６４との界面に空乏層が発生するのを抑制し、コンデンサ４２の容量を安定化させるために設けられている。

埋込み導電体領域６６は、素子領域のトレンチゲート電極９４と同一の深さを有している。被覆絶縁体領域６４は、素子領域のゲート絶縁膜９２と同一の厚みを有している。したがって、埋込み導電体領域６６と被覆絶縁体領域６４とは、素子領域のトレンチゲート電極９４とゲート絶縁膜９２とを形成するプロセスを利用して同時に形成することができる。

選択酸化膜７２の表面には、ダイオード４０が形成されている。ダイオード４０は、ｐ型のドーパントを含むアノード半導体領域８２とｎ型のドーパントを含むカソード半導体領域８４を備えている。アノード半導体領域８２とカソード半導体領域８４とは、選択酸化膜７２の表面に配置されており、アノード半導体領域８２とカソード半導体領域８４は直接接している。アノード半導体領域８２とカソード半導体領域８４の材料には多結晶シリコンが用いられている。

図９に示すように、ダイオード４０のカソード半導体領域８４は、ＭＯＳＦＥＴ３０のトレンチゲート電極９４に電気的に接続されている。ダイオード４０のアノード半導体領域８２は、コンデンサ４２の埋込み導電体領域６６に電気的に接続されている。すなわち、ダイオード４０のアノード半導体領域８２は、コンデンサ４２の一端に電気的に接続されている。拡散半導体領域６８は、表面拡散半導体領域６２を介して、ドレインＤに電気的に接続されている。また、拡散半導体領域６８は、ドリフト領域５４及びドレイン領域５２を介して、ドレインＤに電気的に接続されている。したがって、コンデンサ４２の他端は、ＭＯＳＦＥＴ３０のドレインＤに電気的に接続されている。これらの電気的な接続によって、図９（ｂ）に示す等価回路を具現化したスイッチング回路用のチップが構成されている。なお、電気的な配線は、例えば、アルミ配線とすることができる。

このように、ダイオード４０とコンデンサ４２とをＭＯＳＦＥＴ３０と同一の半導体基板５０に形成すれば、ダイオード４０とコンデンサ４２を別個に用意する必要がない。このため、部品点数を増加させることなく、スイッチング回路１００用のチップを構成することができる。さらに、ダイオード４０とコンデンサ４２とＭＯＳＦＥＴ３０とを同一の半導体基板５０に形成すれば、スイッチング回路１００をより少ない部品点数で構成することができ、小型化が可能である。

図１０及び図１１は、コンデンサ４２の容量を変更した構成を示す。コンデンサ４２の容量は、被覆絶縁体領域６４の厚み及び面積によって調整することができる。コンデンサ４２の容量は、被覆絶縁体領域６４の厚みに反比例し、被覆絶縁体領域６４の面積に比例する。

図１０に示すように、埋込み導電体領域６６と被覆絶縁体領域６４とを半導体基板５０の深い位置にまで延ばして形成し、被覆絶縁体領域６４の面積を大きくすると、コンデンサ４２の容量を増加させることができる。一方、図１１に示すように、被覆絶縁体領域６４の厚みを大きくすると、コンデンサ４２の容量を減少させることができる。このように、埋込み導電体領域６６と被覆絶縁体領域６４との形態を工夫することによって、コンデンサ４２の容量を容易に調整することができる。もちろん、被覆絶縁体領域６４の厚みを大きくすると共に、埋込み導電体領域６６と被覆絶縁体領域６４とを半導体基板５０の深い位置にまで延ばしてもよい。

図１２は、素子領域のドリフト領域５４にスーパージャンクション構造が設けられている例である。スーパージャンクション構造のドリフト領域５４は、ｎ型のドーパントを含むｎ型コラム５４ａとｐ型のドーパントを含むｐ型コラム５４ｂの繰り返し構造で構成されている。ｐ型コラム５４ｂの不純物濃度は、ボディ領域１０６の不純物濃度に略等しい。スーパージャンクション構造は、ＭＯＳＦＥＴ３０がオフしたときに、ｎ型コラム５４ａとｐ型コラム５４ｂのｐｎ接合から空乏層を伸展させ、ドリフト領域５４を実質的に完全空乏化することができる。このため、ｎ型コラム５４ａとｐ型コラム５４ｂのピッチ幅を調整すれば、不純物濃度を濃くしたとしてもドリフト領域５４を実質的に完全空乏化することができる。これにより、ｎ型コラム５４ａとｐ型コラム５４ｂの不純物濃度を濃くすることができるので、スーパージャンクション構造は、ＭＯＳＦＥＴ３０のオン抵抗（又はオン電圧）と耐圧の間に存在するトレードオフ関係を打破する技術として有用である。

一般的に、スーパージャンクション構造は、ｎ型のドーパントを比較的に高濃度に含む半導体基板５０を利用して作成される。具体的には、半導体基板５０の表面から異方性エッチングによって複数のトレンチを形成し、そのトレンチ内にｐ型コラム５４ｂを結晶成長させる。複数のトレンチを形成したときの残部がｎ型コラム５４ａになる。これにより、ｎ型コラム５４ａとｐ型コラム５４ｂが繰り返し配置されているスーパージャンクション構造が得られる。

素子領域のドリフト領域５４にスーパージャンクション構造を採用する場合、ｎ型のドーパントを比較的に高濃度に含む半導体基板５０が用いられる。このため、素子領域のドリフト領域５４にスーパージャンクション構造を採用する場合、周辺領域のドリフト領域５４に不純物濃度が濃くなる。したがって、この例では、図９の場合に設けられていたｎ型拡散半導体領域６８を設けなくても、被覆絶縁体領域６４の界面に空乏層が発生する現象を抑制することができる。

このように、ＭＯＳＦＥＴ３０とダイオード４０とコンデンサ４２とを同一の半導体基板５０に設ける技術は、様々な種類のトランジスタに適用することができる。一般的に、トランジスタの周辺領域は、選択酸化膜７２を備えていることが多い。この選択酸化膜７２の表面にダイオード４０を設ければ、トランジスタの種類に制限されることなく、周辺領域の半導体基板５０の上方にダイオード４０を設けることができる。選択酸化膜７２の表面のスペースを利用するので、素子面積の増大を抑えながら、ダイオード４０を半導体基板５０に容易に一体化することができる。また、埋込み導電体領域６６と被覆絶縁体領域６４とを利用すれば、周辺領域の半導体基板５０内に容易にコンデンサ４２を設けることができる。埋込み導電体領域６６と被覆絶縁体領域６４とは、トレンチ形状をしているので、素子面積の増大を抑えながら、コンデンサ４２を半導体基板５０に容易に一体化することができる。

図１３は、ダイオード４０を選択酸化膜７２の表面上に設けるのではなく、半導体基板５０に埋め込んで設ける例である。この例において、ダイオード４０は、ＭＯＳＦＥＴ３０の側方に延設されているｐ型のボディ領域１０６の表面にｎ型のドーパントを含むｎ^＋型カソード半導体領域１１０とｐ型のドーパントを含むｐ^＋型アノード半導体領域１１２とを配置することによって構成されている。ｎ^＋型カソード半導体領域１１０及びｐ^＋型アノード半導体領域１１２はそれぞれｎ型及びｐ型のドーパントを熱拡散法等によって半導体基板５０の表面に拡散させることによって形成することができる。したがって、ｎ^＋型カソード半導体領域１１０及びｐ^＋型アノード半導体領域１１２は単結晶シリコン層とすることができる。

図１３に示すように、ダイオード４０のｎ^＋型カソード半導体領域１１０は、ＭＯＳＦＥＴ３０のトレンチゲート電極９４に電気的に接続されている。ダイオード４０のｐ^＋型アノード半導体領域１１２は、コンデンサ４２の埋込み導電体領域６６に電気的に接続されている。すなわち、ダイオード４０のｐ^＋型アノード半導体領域１１２は、コンデンサ４２の一端に電気的に接続されている。なお、電気的な配線は、例えば、アルミ配線とすることができる。

また、ｐ^＋型アノード半導体領域１１２の側方における半導体基板５０の表面には、選択酸化膜１１４（絶縁膜の一例）が設けられている。選択酸化膜１１４には、酸化シリコンが用いられている。選択酸化膜１１４は、半導体基板５０の表面の電界を緩和することができる。一般的に、選択酸化膜１１４の下方の半導体基板５０内には、例えば、リサーフ層やガードリングといった構造が設けられていることが多い。図１３では、図を明確に示すためにこれらの微細な構造は省略している。

図１４は、図１３におけるダイオード４０の埋込み領域と選択酸化膜１１４による素子分離領域との位置を入れ替えた構造とした例である。この例において、ＭＯＳＦＥＴ３０の素子領域の側方における半導体基板５０の表面には、選択酸化膜１１４が設けられている。その選択酸化膜１１４のさらに側方には、ｐ型のドーパントを熱拡散等により拡散させたｐ型ウェル領域１１６が設けられている。ダイオード４０は、このｐ型ウェル領域１１６の表面にｎ型のドーパントを含むｎ^＋型カソード半導体領域１１０とｐ型のドーパントを含むｐ^＋型アノード半導体領域１１２とを配置することによって構成されている。ｎ^＋型カソード半導体領域１１０及びｐ^＋型アノード半導体領域１１２はそれぞれｎ型及びｐ型のドーパントを熱拡散法等によって半導体基板５０の表面に拡散させることによって形成することができる。

また、図１３と同様に、ダイオード４０のｎ^＋型カソード半導体領域１１０は、ＭＯＳＦＥＴ３０のトレンチゲート電極９４に電気的に接続されている。ダイオード４０のｐ^＋型アノード半導体領域１１２は、コンデンサ４２の埋込み導電体領域６６に電気的に接続されている。すなわち、ダイオード４０のｐ^＋型アノード半導体領域１１２は、コンデンサ４２の一端に電気的に接続されている。

図１５は、図１３におけるダイオード４０とコンデンサ４２との位置を入れ替えた構造とした例である。この例において、ＭＯＳＦＥＴ３０の素子領域の側方における半導体基板５０の表面には、選択酸化膜１１４が設けられている。また、ＭＯＳＦＥＴ３０の素子領域の側方におけるボディ領域１０６の表面にはｐ型のドーパントを含む電位制御層１１８を設けてもよい。

選択酸化膜１１４の側方における半導体基板５０の表面には、埋込み導電体領域６６と拡散半導体領域６８と被覆絶縁体領域６４とからなるコンデンサ４２が形成されている。コンデンサ４２は、図９以降の他の例と同様に形成することができる。

また、コンデンサ４２のさらに側方の半導体基板５０の表面には、ｐ型のドーパントを熱拡散等により拡散させたｐ型ウェル領域１１６が設けられている。ダイオード４０は、このｐ型ウェル領域１１６の表面にｎ型のドーパントを含むｎ^＋型カソード半導体領域１１０とｐ型のドーパントを含むｐ^＋型アノード半導体領域１１２とを配置することによって構成されている。ｎ^＋型カソード半導体領域１１０及びｐ^＋型アノード半導体領域１１２はそれぞれｎ型及びｐ型のドーパントを熱拡散法等によって半導体基板５０の表面に拡散させることによって形成することができる。

図１５の構成では、ＭＯＳＦＥＴ３０のトレンチゲート電極９４は、コンデンサ４２の埋込み導電体領域６６に電気的に接続されている。ダイオード４０のカソード半導体領域１１０は、コンデンサ４２の表面拡散半導体領域６２に電気的に接続されている。ダイオード４０のアノード半導体領域１１２は、ドレインＤに電気的に接続されている。すなわち、図１５に示す形態は、図９（ｂ）の等価回路においてダイオード４０とコンデンサ４２を入れ替えた構成となる。すなわち、図１５（ｂ）に示すように、ＭＯＳＦＥＴ３０のドレインＤにダイオード４０のアノードが接続され、ＭＯＳＦＥＴ３０のゲートがコンデンサ４２を介してダイオード４０のカソードと接続される等価回路で表される。

図１６は、図１５におけるＭＯＳＦＥＴ３０のトレンチゲート電極９４とコンデンサ４２の埋込み導電体領域６６との接続、及び、ダイオード４０のカソード半導体領域１１０とコンデンサ４２の表面拡散半導体領域６２との接続とを入れ替えた構成となっている。すなわち、ＭＯＳＦＥＴ３０のトレンチゲート電極９４は、コンデンサ４２の表面拡散半導体領域６２に電気的に接続されている。ダイオード４０のカソード半導体領域１１０は、コンデンサ４２の埋込み導電体領域６６に電気的に接続されている。ダイオード４０のアノード半導体領域１１２は、ドレインＤに電気的に接続されている。図１６に示す形態も図１５（ｂ）に示す等価回路で表される。

なお、他の構成においてもコンデンサ４２の埋込み導電体領域６６と表面拡散半導体領域６２と他の構成部との接続を入れ替えた構成としてもよい。接続は、半導体基板５０の表面上における配線パターン等の都合により変更することができる。

図１７は、図１４における素子領域のドリフト領域５４にスーパージャンクション構造を適用した例である。また、図１８は、図１３における素子領域のドリフト領域５４にスーパージャンクション構造を適用した例である。スーパージャンクション構造のドリフト領域５４は、図１２に示したように、ｎ型のドーパントを含むｎ型コラム５４ａとｐ型のドーパントを含むｐ型コラム５４ｂの繰り返し構造で構成されている。スーパージャンクション構造のドリフト領域５４は、図１２の場合と同様に形成することができる。スーパージャンクション構造とすることによって、ｎ型コラム５４ａとｐ型コラム５４ｂの不純物濃度を濃くすることができるので、ＭＯＳＦＥＴ３０のオン抵抗（又はオン電圧）と耐圧の間に存在するトレードオフ関係を打破する技術として有用である。

図１３〜図１８に示したように、ダイオード４０を半導体基板５０に埋め込む構成としても、コンデンサ４２又はＭＯＳＦＥＴ３０と同一の半導体基板５０に形成することができ、ダイオード４０とコンデンサ４２を別個に用意する必要がない。このため、部品点数を増加させることなく、スイッチング回路１００用のチップを構成することができる。さらに、ダイオード４０とコンデンサ４２とＭＯＳＦＥＴ３０とを同一の半導体基板５０に形成すれば、スイッチング回路１００をより少ない部品点数で構成することができ、小型化が可能である。

また、選択酸化膜７２上にダイオード４０を形成した場合には半導体基板５０の表面において使用する面積効率が良くなるのに対して、ダイオード４０を埋込み構造とした場合にはダイオード４０を単結晶シリコンで構成することができるので整流特性をより良好なものとすることができる。

なお、上記具体例では、トランジスタをＭＯＳＦＥＴとして説明したがバイポーラトランジスタやＩＧＢＴに置き換えても同様の作用・効果を得ることができる。バイポーラトランジスタに置き換えた場合、ゲートＧをベースＢ、ドレインＤをコレクタＣ、ソースＳをエミッタＥに置き換えるようにトランジスタを構成する。

本発明の実施の形態におけるスイッチング回路の構成を示す図である。 本発明の実施の形態におけるスイッチング回路の等価回路を示す図である。 ターンオフ時におけるダイオードを流れる電流の時間変化を示す図である。 ターンオフ時におけるゲート電圧の時間変化を示す図である。 ターンオフ時におけるドレイン電圧の時間変化を示す図である。 ターンオフ損失とサージ電圧との関係を示す図である。 従来のサージ電圧抑制回路を含む負荷駆動回路の構成を示す図である。 従来の負荷駆動回路のターンオフ時におけるドレイン電圧の時間変化を示す図である。 本発明の実施の形態におけるスイッチング回路のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図及びその等価回路を示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図及びその等価回路を示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図である。 本発明の実施の形態におけるスイッチング回路の１つの変形例のトランジスタ、ダイオード及びコンデンサが設けられている半導体基板の要部断面図を模式的に示す図である。

符号の説明

１０ 分岐線、１２ ダイオード、１４ ツェナーダイオード、１６ 制御回路、１８ 出力端、２０ トランジスタ（ＭＯＳＦＥＴ）、２２ 電源ライン、３０ トランジスタ（ＭＯＳＦＥＴ）、３２ 負荷抵抗、３４ ゲート制御回路、３６ ゲート抵抗、３８ 電源、４０ ダイオード、４２ コンデンサ、５０ 半導体基板、５２ ドレイン領域、５４ ドリフト領域、５４ａ ｎ型コラム、５４ｂ ｐ型コラム、６２ 表面拡散半導体領域、６４ 被覆絶縁体領域、６６ 埋込み導電体領域、６８ 拡散半導体領域、７２ 選択酸化膜、８２ アノード半導体領域、８４ カソード半導体領域、９２ ゲート絶縁膜、９４ トレンチゲート電極、１００ スイッチング回路、１０２ ソース領域、１０４ ボディコンタクト領域、１０６ ボディ領域、１１０ カソード半導体領域、１１２ アノード半導体領域、１１４ 選択酸化膜、１１６ ウェル領域、１１８ 電位制御層。

Claims (14)

1. ゲート又はベース端子に入力される信号によってドレイン又はコレクタ電流を制御するトランジスタを含むスイッチング回路であって、
   前記トランジスタのドレイン又はコレクタ端子は、コンデンサを介してダイオードのアノード端子に接続され、
   前記トランジスタのゲート又はベース端子は、前記ダイオードのカソード端子に接続されていることを特徴とするスイッチング回路。
2. ゲート又はベース端子に入力される信号によってドレイン又はコレクタ電流を制御するトランジスタを含むスイッチング回路であって、
   前記トランジスタのゲート又はベース端子は、コンデンサを介してダイオードのカソード端子に接続され、
   前記トランジスタのドレイン又はコレクタ端子は、前記ダイオードのアノード端子に接続されていることを特徴とするスイッチング回路。
3. 請求項１又は２に記載のスイッチング回路であって、
   前記トランジスタは、ＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とするスイッチング回路。
4. 請求項１〜３のいずれか１つに記載のスイッチング回路であって、
   前記コンデンサの容量は、ドレイン電圧が０Ｖでのゲート−ドレイン間容量の０．０１倍〜１００倍であることを特徴とするスイッチング回路。
5. 請求項１〜４のいずれか１つに記載のスイッチング回路であって、
   前記トランジスタと、前記ダイオードと、前記コンデンサと、は同一の半導体基板に設けられていることを特徴とするスイッチング回路。
6. 請求項５に記載のスイッチング回路であって、
   前記ダイオードは、
   前記半導体基板上に絶縁膜を介して設けられているｐ型の不純物を含むアノード半導体領域と、
   前記半導体基板上に絶縁膜を介して設けられていると共に前記アノード半導体領域に接しているｎ型の不純物を含むカソード半導体領域と、
   を有していることを特徴とするスイッチング回路。
7. 請求項６に記載のスイッチング回路であって、
   前記アノード半導体領域と、前記カソード半導体領域と、は多結晶シリコンで構成されていることを特徴とするスイッチング回路。
8. 請求項５に記載のスイッチング回路であって、
   前記ダイオードは、
   前記半導体基板の表面に埋込み構造として設けられており、ｐ型の不純物を含むアノード半導体領域と、前記アノード半導体領域に接しているｎ型の不純物を含むカソード半導体領域と、を有していることを特徴とするスイッチング回路。
9. 請求項５〜８のいずれか１つに記載のスイッチング回路であって、
   前記コンデンサは、
   前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、
   前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、
   を有していることを特徴とするスイッチング回路。
10. 請求項５に記載のスイッチング回路であって、
    前記ダイオードは、
    前記半導体基板上に絶縁膜を介して設けられているｐ型の不純物を含むアノード半導体領域と、
    前記半導体基板上に絶縁膜を介して設けられていると共に記アノード半導体領域に接しているｎ型の不純物を含むカソード半導体領域と、を有しており、
    前記コンデンサは、
    前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、
    前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、
    前記カソード半導体領域は、前記トランジスタのゲートに電気的に接続されており、
    前記アノード半導体領域は、前記埋込み導電体領域に接続されており、
    前記埋込み半導体領域と、前記トランジスタのドレイン又はコレクタと、は前記被覆絶縁体領域を介して電気的に接続されていることを特徴とするスイッチング回路。
11. 請求項５に記載のスイッチング回路であって、
    前記ダイオードは、
    前記半導体基板の表面から裏面に向けて広がったｐ型の不純物を添加したｐウェル領域と、
    前記半導体基板の前記ｐウェル領域の表面層にｐ型の不純物を添加したアノード半導体領域と、
    前記半導体基板の前記ｐウェル領域の表面層にｎ型の不純物を添加したカソード半導体領域と、を有しており、
    前記コンデンサは、
    前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、
    前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、
    前記カソード半導体領域は、前記トランジスタのゲートに電気的に接続されており、
    前記アノード半導体領域は、前記埋込み導電体領域に接続されており、
    前記埋込み半導体領域と、前記トランジスタのドレイン又はコレクタと、は前記被覆絶縁体領域を介して電気的に接続されていることを特徴とするスイッチング回路。
12. 請求項５に記載のスイッチング回路であって、
    前記ダイオードは、
    前記半導体基板の表面から裏面に向けて広がったｐ型の不純物を添加したｐウェル領域と、
    前記半導体基板の前記ｐウェル領域の表面層にｐ型の不純物を添加したアノード半導体領域と、
    前記半導体基板の前記ｐウェル領域の表面層にｎ型の不純物を添加したカソード半導体領域と、を有しており、
    前記コンデンサは、
    前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、
    前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、
    前記埋込み導電体領域は、前記トランジスタのゲートに電気的に接続されており、
    前記カソード半導体領域は、前記埋込み半導体領域と前記被覆絶縁体領域を介して電気的に接続されており、
    前記アノード半導体領域は、前記トランジスタのドレイン又はコレクタと電気的に接続されていることを特徴とするスイッチング回路。
13. 請求項５に記載のスイッチング回路であって、
    前記ダイオードは、
    前記半導体基板の表面から裏面に向けて広がったｐ型の不純物を添加したｐウェル領域と、
    前記半導体基板の前記ｐウェル領域の表面層にｐ型の不純物を添加したアノード半導体領域と、
    前記半導体基板の前記ｐウェル領域の表面層にｎ型の不純物を添加したカソード半導体領域と、を有しており、
    前記コンデンサは、
    前記半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、
    前記埋込み導電体領域を被覆しており、前記埋込み導電体領域を前記半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、
    前記埋込み導電体領域は、前記トランジスタのゲートと前記被覆絶縁体領域を介して電気的に接続されており、
    前記カソード半導体領域は、前記埋込み半導体領域と電気的に接続されており、
    前記アノード半導体領域は、前記トランジスタのドレイン又はコレクタと電気的に接続されていることを特徴とするスイッチング回路。
14. 請求項１〜１３のいずれか１つに記載のスイッチング回路であって、
    前記トランジスタは、スーパージャンクション構造であることを特徴とするスイッチング回路。

Images