JP2012235378A - 半導体装置および電子機器 - Google Patents
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Abstract
【解決手段】半導体装置1は、FET3のソースとMOSFET4のドレインとが接続されるとともに、一端が、FET3のゲートに接続され、他端が、MOSFET4のソースに接続される抵抗Rgsと、アノードが、FET3のゲートに接続され、カソードが、MOSFET4ソースに接続されるダイオードD1とを備える。
【選択図】図1
Description
(測定装置130)
図10は、評価対象121の逆回復特性を測定する測定装置130の回路図である。測定装置130は、電圧源V130、容量C130、電流計I130、コイルL130、信号発生器OS130、及び、装置FET125を備える。
ここで、図10の回路を用いて行う逆回復特性の測定について、以下に説明する。
ここで、前記回生が生じた後に流れる電流について補足する。前記回生する電流が流れている状態で、装置FET125をオンさせると、コイルL130に流れる電流が、前記回生する電流から、装置FET電流(装置FET125に流れる)に切り替わる。但し、図10の回路における各ダイオードが、理想的なダイオードである場合、前記回生する電流は、ゼロになった後にゼロのままとなる。
従来の発明が有している課題をまとめる。非特許文献2に係る発明では、上述したように、負電源の追加による製造コストの増大という問題点があった。
(半導体装置1の構成)
図1は、本実施形態に係る半導体装置1の回路図である。半導体装置1(即ち複合素子)は、ノーマリーオン型のFET3(第1電界効果トランジスタ)と、ノーマリーオフ型のMOSFET4(第2電界効果トランジスタ)と、抵抗Rgsと、ダイオードD1とを備える。
図1の半導体装置1では、半導体装置1をオンする際は、後述する電圧の変化率dv/dtを抑える(小さくする)ことにより、良好なEMC(electromagnetic compatibility:電磁的両立性)を実現する。また、半導体装置1をオフする際は、ダイオードD1により高速にオフすることで、良好な逆回復特性を実現する。
図5は、カスコード接続を用いて構成された半導体装置を用いた場合に発生するノイズを説明するための回路図である。
(測定装置30)
図2は、本実施形態に係る半導体装置1の逆回復特性を測定する測定装置30の回路図である。測定装置30は、電圧源V30、容量C30、電流計I30、コイルL30、信号発生器OS30、及び、装置FET25を備える。
ここで、図2の回路を用いて行う逆回復特性の測定について、以下に説明する。
本実施形態に係るダイオードD1は、通常、PN接合ダイオード(P型半導体とN型半導体とを接合したダイオード)を用いればよい。
ここで、図6は、本実施形態に係る半導体装置1において、従来の半導体装置121’よりも逆回復電流Irが小さくなり、逆回復時間trが短くなることを示す波形図である。図6の(a)は、従来の半導体装置121’における波形図であり、図6の(b)は、本実施形態に係る半導体装置1における波形図である。図6の(a)及び(b)から分かるように、本実施形態に係る半導体装置1では、従来の半導体装置121’と比較して逆回復電流Irが減少する。また、逆回復時間trも、本実施形態に係る半導体装置1ではより短くなる。
また、図7は、ノーマリーオン型のFET3における仕様の一例を示す図である。ノーマリーオン型であるため、ゲート閾値電圧(ゲートに入力される電圧の閾値、閾値電圧)が負の電圧(MINが−5.0V、MAXが−3.0V)である。よって、ゲートに0Vが入力されるとオンする。
半導体装置1では、FET3の入力容量と抵抗Rgsの抵抗値とを掛けた時定数によって、FET3のオンする時間(ターンオン時間)と、FET3のオフする時間(ターンオフ時間)とが定まる。前記時定数の最適値は、半導体装置1の設計時に、ドレイン−ゲート間容量または内部ゲート抵抗を定めることによって決められる。
本発明の他の実施形態である実施形態2について、図3及び図4に基づいて説明すれば、以下の通りである。なお、本実施形態2において説明すること以外の構成は、前記実施形態1と同じである。また、説明の便宜上、前記実施形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図3は、本実施形態に係る半導体装置11の回路図である。半導体装置11(即ち複合素子)は、FET3と、MOSFET4と、抵抗Rgsと、ダイオードD2と、容量Cdg,Jとを備える。
(測定回路30)
図4は、本実施形態に係る半導体装置11の逆回復特性を測定する測定回路30の回路図である。測定回路30の構成は、図2の測定回路と同一であり、測定対象が変わっているだけである。即ち、図4の測定回路30の測定対象は、半導体装置11であるとともに、半導体装置11のMOSFET4が構成するダイオードの逆回復特性を測定する回路である。
ここで、図4の回路を用いて行う逆回復特性の測定について、以下に説明する。
本実施形態に係る半導体装置11では、実施形態1の半導体装置1と同様に、FET3の入力容量と抵抗Rgsの抵抗値とを掛けた時定数によって、FET3のオンする時間(ターンオン時間)と、FET3のオフする時間(ターンオフ時間)とが定まる。
第1実施形態の半導体装置1、及び、第2実施形態の半導体装置11では、非特許文献1で開示されている従来のカスコード接続回路と比較すると、ダイオードが追加されている。
本発明の電子機器は、半導体装置1,11のいずれか1つを備えているので、良好な逆回復特性と良好なEMCとを同時に実現することが出来て、かつ、従来の半導体装置を用いる場合よりも安価である。
3 FET(第1電界効果トランジスタ)
4 MOSFET(第2電界効果トランジスタ)
4d ボディダイオード
Cdg,J 容量
D1 ダイオード
D2 ダイオード
Ig ゲート駆動電流
Ig1 ゲート駆動電流
Ig2 ゲート駆動電流
Ir 逆回復電流
Rgs 抵抗
tr 逆回復時間
Claims (6)
- ノーマリーオン型の第1電界効果トランジスタと、ノーマリーオフ型の第2電界効果トランジスタとを備える半導体装置であって、
前記第1電界効果トランジスタのソースと前記第2電界効果トランジスタのドレインとが接続されるとともに、
一端が、前記第1電界効果トランジスタのゲートに接続され、他端が、前記第2電界効果トランジスタのソースに接続される抵抗と、
アノードが、前記第1電界効果トランジスタのゲートに接続され、カソードが、前記第2電界効果トランジスタのソースに接続されるダイオードとを備えることを特徴とする半導体装置。 - 前記ダイオードは、前記第2電界効果トランジスタのソースの電極と、半導体とを接合して形成されたショットキー接合ダイオードであることを特徴とする請求項1に記載の半導体装置。
- ノーマリーオン型の第1電界効果トランジスタと、ノーマリーオフ型の第2電界効果トランジスタとを備える半導体装置であって、
前記第1電界効果トランジスタのソースと前記第2電界効果トランジスタのドレインとが接続されるとともに、
一端が、前記第1電界効果トランジスタのゲートに接続され、他端が、前記第2電界効果トランジスタのソースに接続される抵抗と、
アノードが、前記第1電界効果トランジスタのゲートに接続されるダイオードと、
一端が、前記第1電界効果トランジスタのドレインに接続され、他端が、前記ダイオードのカソードに接続される容量とを備えることを特徴とする半導体装置。 - 前記第1電界効果トランジスタは、III族窒化物半導体を含むことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記抵抗は、半導体のチップ上に製作されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 請求項1〜5のいずれか1項に記載の半導体装置を備えることを特徴とする電子機器。
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