JP2002526929A - 少なくとも２つの半導体デバイスを有する電子的スイッチング装置 - Google Patents
少なくとも２つの半導体デバイスを有する電子的スイッチング装置Info
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Abstract
(57)【要約】
電子的スイッチング装置（３００）は少なくとも１つの第１および第２の半導体デバイス（１００、２００）から成っており、その際に第１の陽極端子（Ａ１）および第２の陰極端子（Ｋ２）は電気的に短絡されている。第１のゲート端子（Ｇ１）に与えられる制御電圧（ＵGK1）が少なくとも部分的に第２のゲート端子（Ｇ２）にも与えられる。それにより導通状態での電子的スイッチング装置（３００）の導通抵抗が減少する。
Description
【０００１】 本発明は、少なくとも第１の陰極端子、第１の陽極端子および第１のゲート端
子を有する第１の半導体デバイスと、第２の陰極端子、第２の陽極端子および第
２のゲート端子を有する第２の半導体デバイスとを含み、第１の陽極端子および
第２の陰極端子が電気的に短絡された電子的スイッチング装置に関する。
子を有する第１の半導体デバイスと、第２の陰極端子、第２の陽極端子および第
２のゲート端子を有する第２の半導体デバイスとを含み、第１の陽極端子および
第２の陰極端子が電気的に短絡された電子的スイッチング装置に関する。
【０００２】 このような電子的スイッチング装置は、国際特許出願公開 97/34322号明細書
および米国特許第 5,396,085号明細書から公知である。それぞれ公知の電子的ス
イッチング装置は、さらに第１の陰極端子と第２のゲート端子との間に導電的な
接続を含んでいる。２つの半導体デバイスの一括回路は直列回路とも呼ばれる。
電子的スイッチング装置は高い電流をスイッチングする役割をし、また阻止電圧
の高いものとして設計されている。第１の半導体デバイスはシリコン（Si）から
成り、かつシリコン内の高いキャリア移動度に基づいてスイッチング速度を高く
する役割をする。第２の半導体デバイスは１０6Ｖ／ｃｍよりも大きい破壊電界
強度を有する、特にシリコンカーバイド（SiC）から成る半導体材料から成り、
また阻止電圧を高くする役割をする。
および米国特許第 5,396,085号明細書から公知である。それぞれ公知の電子的ス
イッチング装置は、さらに第１の陰極端子と第２のゲート端子との間に導電的な
接続を含んでいる。２つの半導体デバイスの一括回路は直列回路とも呼ばれる。
電子的スイッチング装置は高い電流をスイッチングする役割をし、また阻止電圧
の高いものとして設計されている。第１の半導体デバイスはシリコン（Si）から
成り、かつシリコン内の高いキャリア移動度に基づいてスイッチング速度を高く
する役割をする。第２の半導体デバイスは１０6Ｖ／ｃｍよりも大きい破壊電界
強度を有する、特にシリコンカーバイド（SiC）から成る半導体材料から成り、
また阻止電圧を高くする役割をする。
【０００３】 それに比べて、シリコンだけで実現される電子的スイッチング装置、例えば電
圧制御されるSi MOSFET（Metal Oxide Semiconductor Field Effect Tran
sistor）は、導通状態で、Si MOSFETにより克服すべき阻止電圧と共に阻止状態
で増大する静的な損失を有する。シリコンの場合、６００Ｖを越える阻止電圧に
対して設計された電力用MOSFETの静的な損失電力は、５Ａ以上の導通電流の際に
過大になる。従って、上記のオーダーの阻止電圧と通過電流を伴う応用の場合、
高いスイッチング速度にもかかわらず、Si MOSFETはもはや使用できない。
圧制御されるSi MOSFET（Metal Oxide Semiconductor Field Effect Tran
sistor）は、導通状態で、Si MOSFETにより克服すべき阻止電圧と共に阻止状態
で増大する静的な損失を有する。シリコンの場合、６００Ｖを越える阻止電圧に
対して設計された電力用MOSFETの静的な損失電力は、５Ａ以上の導通電流の際に
過大になる。従って、上記のオーダーの阻止電圧と通過電流を伴う応用の場合、
高いスイッチング速度にもかかわらず、Si MOSFETはもはや使用できない。
【０００４】 国際特許出願公開 97/34322号明細書から、Siから成る第１の半導体デバイス
および電子的スイッチング装置を、全体として作動電圧の予め定められた極性に
おいて第１のゲート端子に生じている制御電圧により導通状態と阻止状態との間
で切換えることは知られている。電子的スイッチング装置が阻止状態にあるなら
ば、少なくとも１つのｐｎ接合の空乏層（キャリアの空乏、従ってまた高い電気
抵抗を有する領域・空間電荷領域）はSiCから成る第２の半導体デバイスのチャ
ネル領域を狭窄する。第１の陰極端子と第２の陽極端子との間に加わる阻止すべ
き作動電圧の最大の部分は、この空乏層における電圧降下である。使用したシリ
コンカーバイドの高い破壊電界強度に基づき、ｐｎ接合、特にその空乏層は、シ
リコン内に形成される等しいキャリア濃度および寸法を持つｐｎ接合よりも明ら
かに高い阻止電圧を示す。阻止電圧の最大の部分は、第２の半導体デバイス内の
電圧降下であるから、第１の半導体デバイスは阻止電圧の残りの部分に対しての
み設計すればよい。このことは、導通作動中にシリコンから成る第１の半導体デ
バイスの損失電力がはるかに減ずるという結果を伴う。
および電子的スイッチング装置を、全体として作動電圧の予め定められた極性に
おいて第１のゲート端子に生じている制御電圧により導通状態と阻止状態との間
で切換えることは知られている。電子的スイッチング装置が阻止状態にあるなら
ば、少なくとも１つのｐｎ接合の空乏層（キャリアの空乏、従ってまた高い電気
抵抗を有する領域・空間電荷領域）はSiCから成る第２の半導体デバイスのチャ
ネル領域を狭窄する。第１の陰極端子と第２の陽極端子との間に加わる阻止すべ
き作動電圧の最大の部分は、この空乏層における電圧降下である。使用したシリ
コンカーバイドの高い破壊電界強度に基づき、ｐｎ接合、特にその空乏層は、シ
リコン内に形成される等しいキャリア濃度および寸法を持つｐｎ接合よりも明ら
かに高い阻止電圧を示す。阻止電圧の最大の部分は、第２の半導体デバイス内の
電圧降下であるから、第１の半導体デバイスは阻止電圧の残りの部分に対しての
み設計すればよい。このことは、導通作動中にシリコンから成る第１の半導体デ
バイスの損失電力がはるかに減ずるという結果を伴う。
【０００５】 導通状態では、第２の半導体デバイス内のｐｎ接合の空乏層はキャリアで溢れ
ており、かつチャネル領域は開いている。この結果、チャネル領域を通って電流
が流れる。電子的スイッチング装置の全損失電力は、第１および第２の半導体デ
バイスの損失を含む。これらの全損失は、等しい阻止電圧に対して設計された純
粋なシリコン半導体デバイスの際よりも明らかに小さい。
ており、かつチャネル領域は開いている。この結果、チャネル領域を通って電流
が流れる。電子的スイッチング装置の全損失電力は、第１および第２の半導体デ
バイスの損失を含む。これらの全損失は、等しい阻止電圧に対して設計された純
粋なシリコン半導体デバイスの際よりも明らかに小さい。
【０００６】 国際特許出願公開 97/34322 号明細書からさらに、ハイブリッド構造への両方
の半導体デバイスの集積が公知である。全面がSiCから成る第２の半導体デバイ
スの表面上に被着された第２の陰極端子に対するメタライズ層は、その際同時に
Siから成る第１の半導体デバイスの第１の陽極端子に対するメタライズ層として
の役割を果たす。
の半導体デバイスの集積が公知である。全面がSiCから成る第２の半導体デバイ
スの表面上に被着された第２の陰極端子に対するメタライズ層は、その際同時に
Siから成る第１の半導体デバイスの第１の陽極端子に対するメタライズ層として
の役割を果たす。
【０００７】 米国特許第 5,396,085号明細書から、Siから成る第１の半導体デバイスおよび
SiCから成る第２の半導体デバイスの直列回路を有する類似の電子的スイッチン
グ装置は知られている。しかし相違点は、Siから成る範囲もSiCから成る範囲も
含んでいる複合基板の使用にある。両方の半導体デバイスは複合基板のこれらの
範囲内に実現されている。
SiCから成る第２の半導体デバイスの直列回路を有する類似の電子的スイッチン
グ装置は知られている。しかし相違点は、Siから成る範囲もSiCから成る範囲も
含んでいる複合基板の使用にある。両方の半導体デバイスは複合基板のこれらの
範囲内に実現されている。
【０００８】 さらに特開昭61-161015号公報から、Siから成る自己阻止形(selbstsperrennde
）のMOSFETおよび化合物半導体、例えばヒ化ガリウム（GaAs）およびリン化イン
ジウム（InP）から成るSIT（Stated Induction Transistor）の直列回路が公
知である。この電子的装置は、先ず高周波応用において非常に高速のスイッチン
グ装置としての役割をする。
）のMOSFETおよび化合物半導体、例えばヒ化ガリウム（GaAs）およびリン化イン
ジウム（InP）から成るSIT（Stated Induction Transistor）の直列回路が公
知である。この電子的装置は、先ず高周波応用において非常に高速のスイッチン
グ装置としての役割をする。
【０００９】 一般に前記の直列回路では、第１の半導体デバイスの導通抵抗が第２の半導体
デバイスの第２のゲート端子に負帰還作用をする。電子的スイッチング装置を通
る電流の上昇と共に、第２の陰極端子に対する第２のゲート端子の負バイアス電
圧も増大する。両端子間に位置するｐｎ接合の空乏層は、それに伴いさらに電流
の流れに対して予定されているチャネル領域内に広がる。それによって、電子的
スイッチング装置を通る電流の増大と共に、第２の半導体デバイスの導通抵抗も
高くなる。
デバイスの第２のゲート端子に負帰還作用をする。電子的スイッチング装置を通
る電流の上昇と共に、第２の陰極端子に対する第２のゲート端子の負バイアス電
圧も増大する。両端子間に位置するｐｎ接合の空乏層は、それに伴いさらに電流
の流れに対して予定されているチャネル領域内に広がる。それによって、電子的
スイッチング装置を通る電流の増大と共に、第２の半導体デバイスの導通抵抗も
高くなる。
【００１０】 この効果を少なくとも部分的に除くため、ドイツ特許第34 07 975号明細書に
開示されている電子的スイッチング装置では、第２の半導体デバイスのｐｎ接合
に相応のバイアス電圧を与える。このｐｎ接合は、阻止層電界効果トランジスタ
（Sperrschicht‐Feldeffecttransistor・JFET）として構成されている第２の半
導体デバイス内で、第２のゲート端子と第２の陰極端子との間に位置する。その
際バイアス電圧は、ｐｎ接合が、従ってまたJFET全体も、双極性の伝導状態にあ
るよう選ばれる。即ちバイアス電圧はこのｐｎ接合の拡散電圧よりも大きい。シ
リコンの拡散電圧は０．６〜０．７Ｖのオーダーである。ｐｎ接合の双極性の作
動により、第２の半導体デバイスの駆動は無電力では行えない。ｐｎ接合を経て
流れるこの電流に基づいて、第２のゲート端子はより安定に、かつ特により大き
く設計せねばならず、それに伴い第２の半導体デバイスの本来の能動的な範囲に
対する領域が失われる。その結果、電子的スイッチング装置の電流スイッチング
能力が低下する。第２のゲート端子における電流は、さらにスイッチング過程の
開始時に、ｐｎ接合のキャパシタンスが充電又は再充電されなければならないこ
とに通ずる。それによって達成可能なスイッチング速度も低下する。
開示されている電子的スイッチング装置では、第２の半導体デバイスのｐｎ接合
に相応のバイアス電圧を与える。このｐｎ接合は、阻止層電界効果トランジスタ
（Sperrschicht‐Feldeffecttransistor・JFET）として構成されている第２の半
導体デバイス内で、第２のゲート端子と第２の陰極端子との間に位置する。その
際バイアス電圧は、ｐｎ接合が、従ってまたJFET全体も、双極性の伝導状態にあ
るよう選ばれる。即ちバイアス電圧はこのｐｎ接合の拡散電圧よりも大きい。シ
リコンの拡散電圧は０．６〜０．７Ｖのオーダーである。ｐｎ接合の双極性の作
動により、第２の半導体デバイスの駆動は無電力では行えない。ｐｎ接合を経て
流れるこの電流に基づいて、第２のゲート端子はより安定に、かつ特により大き
く設計せねばならず、それに伴い第２の半導体デバイスの本来の能動的な範囲に
対する領域が失われる。その結果、電子的スイッチング装置の電流スイッチング
能力が低下する。第２のゲート端子における電流は、さらにスイッチング過程の
開始時に、ｐｎ接合のキャパシタンスが充電又は再充電されなければならないこ
とに通ずる。それによって達成可能なスイッチング速度も低下する。
【００１１】 本発明の課題は、冒頭にあげた種類の電子的スイッチング装置であって、低い
導通抵抗および同時に良好な電流スイッチング能力ならびに高いスイッチング速
度を有する電子的スイッチング装置を提供することである。
導通抵抗および同時に良好な電流スイッチング能力ならびに高いスイッチング速
度を有する電子的スイッチング装置を提供することである。
【００１２】 この課題は、本発明によれば、請求項１の特徴事項により解決される。この電
子的スイッチング装置では、第１のゲート端子に与えられる制御電圧が部分的に
第２のゲート端子にも与えられ、第２のゲート端子に与えられる制御電圧の部分
の大きさが、第２の半導体デバイスのゲート陰極間電圧が、第２の半導体デバイ
ス内で第２のゲート端子と第２の陰極端子との間に位置しているｐｎ接合の拡散
電圧よりも常に小さくなるように選ばれている。
子的スイッチング装置では、第１のゲート端子に与えられる制御電圧が部分的に
第２のゲート端子にも与えられ、第２のゲート端子に与えられる制御電圧の部分
の大きさが、第２の半導体デバイスのゲート陰極間電圧が、第２の半導体デバイ
ス内で第２のゲート端子と第２の陰極端子との間に位置しているｐｎ接合の拡散
電圧よりも常に小さくなるように選ばれている。
【００１３】 本発明はその際、各特有の利点を有する第１および第２の半導体デバイスの有
利な作用が、第２のゲート端子が第１の陰極端子と短絡されていなくとも達成さ
れるという認識に基づく。従来技術で設けられていたこの電気的接続の切り離し
は、さらに第２の半導体デバイスの導通抵抗の上昇という結果を伴う、第２の半
導体デバイスへの第１の半導体デバイスの導通抵抗の負帰還作用を避けられると
いう利点をもたらす。この脱結合により、第２の半導体デバイスの導通抵抗が、
定格電流範囲内で本質的に電子的スイッチング装置を通って流れる電流に無関係
となる。即ち、第１のゲート端子に加わる制御電圧の第２のゲート端子への部分
結合は、拡散電圧により生ずる第２の半導体デバイスのチャネル領域内の空乏層
を明らかに減少させ、それに伴い導通抵抗を減少させる。第２の半導体デバイス
の導通抵抗の減少と共に、電子的スイッチング装置の全導通抵抗も減少する。
利な作用が、第２のゲート端子が第１の陰極端子と短絡されていなくとも達成さ
れるという認識に基づく。従来技術で設けられていたこの電気的接続の切り離し
は、さらに第２の半導体デバイスの導通抵抗の上昇という結果を伴う、第２の半
導体デバイスへの第１の半導体デバイスの導通抵抗の負帰還作用を避けられると
いう利点をもたらす。この脱結合により、第２の半導体デバイスの導通抵抗が、
定格電流範囲内で本質的に電子的スイッチング装置を通って流れる電流に無関係
となる。即ち、第１のゲート端子に加わる制御電圧の第２のゲート端子への部分
結合は、拡散電圧により生ずる第２の半導体デバイスのチャネル領域内の空乏層
を明らかに減少させ、それに伴い導通抵抗を減少させる。第２の半導体デバイス
の導通抵抗の減少と共に、電子的スイッチング装置の全導通抵抗も減少する。
【００１４】 ゲート端子に与えられる制御電圧の部分が、第２の半導体デバイス内に常に拡
散電圧よりも小さいゲート陰極間電圧を生じさせるので、ｐｎ接合も双極性にス
イッチングされない、即ち伝導状態にスイッチングされない。取るに足るほどの
電流の流れが第２のゲート端子に生じない。それによって、良好な電流スイッチ
ング能力を等しく保って、また同じく高いスイッチング速度を等しく保って、非
常に低い導通抵抗が生ずる。駆動が、有利な方法で依然として無電力で行われる
ので、第２のゲート端子のディメンジョニングを不変に小さくとどめることがで
きる。さらにｐｎ接合内に取るに足るほどの双極性の注入も行われない。
散電圧よりも小さいゲート陰極間電圧を生じさせるので、ｐｎ接合も双極性にス
イッチングされない、即ち伝導状態にスイッチングされない。取るに足るほどの
電流の流れが第２のゲート端子に生じない。それによって、良好な電流スイッチ
ング能力を等しく保って、また同じく高いスイッチング速度を等しく保って、非
常に低い導通抵抗が生ずる。駆動が、有利な方法で依然として無電力で行われる
ので、第２のゲート端子のディメンジョニングを不変に小さくとどめることがで
きる。さらにｐｎ接合内に取るに足るほどの双極性の注入も行われない。
【００１５】 第１のゲート端子に与えられる制御電圧の一部分を第２のゲート端子に与える
という措置により、電子的スイッチング装置の阻止能力は阻害されない。阻止状
態への切換のために第１のゲート端子に特に０Ｖの制御電圧が必要なので、第２
のゲート端子も実際上第１のゲート端子と等しい電位にある。しかしそれによっ
て阻止状態で、従来の技術における状況と比較可能な状況が存在する。しかし導
通状態への切換のために必要な正の制御電圧は、同時に第２のゲート端子への部
分結合に基づいて、第２の半導体デバイス内の電流に対するチャネル領域の改善
された通電能力をも生じさせる。阻止状態では、このチャネル領域は従来の技術
の際のように空乏層により狭窄され、その際に全空乏層が電子的スイッチング装
置に与えられた阻止電圧の大きな部分を担う。
という措置により、電子的スイッチング装置の阻止能力は阻害されない。阻止状
態への切換のために第１のゲート端子に特に０Ｖの制御電圧が必要なので、第２
のゲート端子も実際上第１のゲート端子と等しい電位にある。しかしそれによっ
て阻止状態で、従来の技術における状況と比較可能な状況が存在する。しかし導
通状態への切換のために必要な正の制御電圧は、同時に第２のゲート端子への部
分結合に基づいて、第２の半導体デバイス内の電流に対するチャネル領域の改善
された通電能力をも生じさせる。阻止状態では、このチャネル領域は従来の技術
の際のように空乏層により狭窄され、その際に全空乏層が電子的スイッチング装
置に与えられた阻止電圧の大きな部分を担う。
【００１６】 本発明による電子的スイッチング装置の特別な実施例は、関係する従属請求項
に示されている。
に示されている。
【００１７】 第２のゲート端子に与えられる制御電圧の部分が、第２の半導体デバイス内で
第２のゲート端子と第２の陰極端子との間に位置するｐｎ接合の拡散電圧の、高
々３分の２の値を有するゲート陰極間電圧に通ずる実施例は特に望ましい。拡散
電圧に対するこの追加的な安全裕度は、ｐｎ接合を経ての、いずれにせよ低い電
流の流れを一層減ずる。
第２のゲート端子と第２の陰極端子との間に位置するｐｎ接合の拡散電圧の、高
々３分の２の値を有するゲート陰極間電圧に通ずる実施例は特に望ましい。拡散
電圧に対するこの追加的な安全裕度は、ｐｎ接合を経ての、いずれにせよ低い電
流の流れを一層減ずる。
【００１８】 両方のゲート端子における電位の電気的な部分結合は、両方のゲート端子間に
接続した第１の電気的な結合抵抗により実現するとよい。第１の結合抵抗の抵抗
値の設定により、第１のゲート端子に与えられている制御電圧の、第２のゲート
端子において降下する割合が設定できる。この設定は、別の有利な実施例のよう
に、制御電圧の第２のゲート端子で降下した成分を第１のゲート端子と第１の陰
極端子との間に接続した分圧器を介して取り出すならば、一層正確に行える。こ
の分圧器は、第１および第２の結合抵抗を含む。
接続した第１の電気的な結合抵抗により実現するとよい。第１の結合抵抗の抵抗
値の設定により、第１のゲート端子に与えられている制御電圧の、第２のゲート
端子において降下する割合が設定できる。この設定は、別の有利な実施例のよう
に、制御電圧の第２のゲート端子で降下した成分を第１のゲート端子と第１の陰
極端子との間に接続した分圧器を介して取り出すならば、一層正確に行える。こ
の分圧器は、第１および第２の結合抵抗を含む。
【００１９】 ダイナミックな特性を改善するため、有利な実施例では、第１のダイオードを
第１の結合抵抗に対して並列に、また第２のダイオードを第２の結合抵抗に対し
て並列に接続する。それにより阻止状態と導通状態との切換時、第２のゲート端
子と第２の陰極端子との間のキャパシタンスの充電又は放電過程が加速される。
第１の結合抵抗に対して並列に、また第２のダイオードを第２の結合抵抗に対し
て並列に接続する。それにより阻止状態と導通状態との切換時、第２のゲート端
子と第２の陰極端子との間のキャパシタンスの充電又は放電過程が加速される。
【００２０】 好ましい実施例では、第１の結合抵抗又は分圧器が純粋にオーミックに形成さ
れる。しかし他の抵抗形式、例えば静電容量性又は任意の複合性の抵抗を使用す
ることも可能である。
れる。しかし他の抵抗形式、例えば静電容量性又は任意の複合性の抵抗を使用す
ることも可能である。
【００２１】 好ましい実施例では、第１の半導体デバイスが半導体材料のシリコンにより実
現される。シリコンは、高いキャリア移動度に基づき非常に高いスイッチング速
度を可能にする。
現される。シリコンは、高いキャリア移動度に基づき非常に高いスイッチング速
度を可能にする。
【００２２】 別の有利な実施例では、第１の半導体デバイスが自己阻止形のMOSFETとして構
成されている。この場合、第１の半導体デバイスは第１のゲート端子に与えられ
る電圧を介して、導通状態にスイッチングする。第１のゲート端子は、この実施
例ではMOSFETのゲート電極に相応する。MOSFETがｎ形のチャネルを有する自己阻
止性のMOSFETであると望ましい。それによってMOSFETが正の制御電圧を介して阻
止状態から導通状態へスイッチングする。
成されている。この場合、第１の半導体デバイスは第１のゲート端子に与えられ
る電圧を介して、導通状態にスイッチングする。第１のゲート端子は、この実施
例ではMOSFETのゲート電極に相応する。MOSFETがｎ形のチャネルを有する自己阻
止性のMOSFETであると望ましい。それによってMOSFETが正の制御電圧を介して阻
止状態から導通状態へスイッチングする。
【００２３】 他の実施例では、好ましくは第２の半導体デバイスが少なくとも１０6Ｖ／ｃ
ｍの破壊電界強度を有する半導体材料により実現されている。それにより第２の
半導体デバイスに要求される、阻止状態での高い阻止能力が得られる。適当な半
導体材料はダイアモンド、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒
化インジウム（InN）および特にシリコンカーバイド（SiC）である。後者では特
にポリ形式３Ｃ、４Ｈ、６Ｈおよび１５ＲSiCが適している。
ｍの破壊電界強度を有する半導体材料により実現されている。それにより第２の
半導体デバイスに要求される、阻止状態での高い阻止能力が得られる。適当な半
導体材料はダイアモンド、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒
化インジウム（InN）および特にシリコンカーバイド（SiC）である。後者では特
にポリ形式３Ｃ、４Ｈ、６Ｈおよび１５ＲSiCが適している。
【００２４】 第２の有利な実施例は、自己導通形（selbstleitende）の電界効果トランジス
タとして構成された第２の半導体デバイスを含む。それにより、電子的スイッチ
ング装置を経て流れる電流が非常に簡単かつ迅速に、第１の半導体デバイスにお
けるスイッチング走査のみで制御される。
タとして構成された第２の半導体デバイスを含む。それにより、電子的スイッチ
ング装置を経て流れる電流が非常に簡単かつ迅速に、第１の半導体デバイスにお
けるスイッチング走査のみで制御される。
【００２５】 自己導通形の電界効果トランジスタを、阻止層電界効果トランジスタ（Juncti
on Field Effect Transistor＝JFET）として構成するのが好ましい。このト
ランジスタ形式では、電流が外部から制御可能な阻止層（Sperrschict）、特に
例えばｐｎ接合の空乏層により制御される。空乏層の空間的な広がりは、流れる
電流の大きさに対し支配的である。第２のゲート端子に加わる電圧値に関連し、
空乏層は電流の流れに対し多かれ少なかれ広いチャネル領域を開放し、又はこれ
を狭窄する。
on Field Effect Transistor＝JFET）として構成するのが好ましい。このト
ランジスタ形式では、電流が外部から制御可能な阻止層（Sperrschict）、特に
例えばｐｎ接合の空乏層により制御される。空乏層の空間的な広がりは、流れる
電流の大きさに対し支配的である。第２のゲート端子に加わる電圧値に関連し、
空乏層は電流の流れに対し多かれ少なかれ広いチャネル領域を開放し、又はこれ
を狭窄する。
【００２６】 以下の実施例は、阻止層電界効果トランジスタ（JFET）の好ましい実施例であ
る。
る。
【００２７】 第１の実施例では、JFETはｎ形の第１の半導体領域から成っている。この第１
の半導体領域の表面において、第１の半導体領域の内側に、同じくｎ形の接触領
域が位置する。この接触領域は、その他の第１の半導体領域と等しい、又はそれ
よりも高い濃度にドープされている。それは第２の陰極端子を介して電気的に、
特にオーミックに接触している。第１の半導体領域の接触領域の外側に位置して
いる範囲は、第２のゲート端子を介して電気的に接触している。この接触はオー
ミック、ショットキのいずれの接触であってもよい。より多くの接触領域および
これらの接触領域の外側に位置するより多くの範囲が設けられており、それらが
それぞれ第２の陰極端子又は第２のゲート端子に接触していてもよい。上記の表
面と反対向きの側で、第１の半導体領域は第２の陽極端子を介して電気的に、特
にオーミックに接触している。第２の陰極端子と第２の陽極端子との間の電流は
垂直に、即ち表面に対して垂直に、第２の半導体デバイスを通って流れるので、
それは垂直形JFETとも呼ばれる。
の半導体領域の表面において、第１の半導体領域の内側に、同じくｎ形の接触領
域が位置する。この接触領域は、その他の第１の半導体領域と等しい、又はそれ
よりも高い濃度にドープされている。それは第２の陰極端子を介して電気的に、
特にオーミックに接触している。第１の半導体領域の接触領域の外側に位置して
いる範囲は、第２のゲート端子を介して電気的に接触している。この接触はオー
ミック、ショットキのいずれの接触であってもよい。より多くの接触領域および
これらの接触領域の外側に位置するより多くの範囲が設けられており、それらが
それぞれ第２の陰極端子又は第２のゲート端子に接触していてもよい。上記の表
面と反対向きの側で、第１の半導体領域は第２の陽極端子を介して電気的に、特
にオーミックに接触している。第２の陰極端子と第２の陽極端子との間の電流は
垂直に、即ち表面に対して垂直に、第２の半導体デバイスを通って流れるので、
それは垂直形JFETとも呼ばれる。
【００２８】 第２の実施例では、第１半導体領域の内側表面にｐ形の第２半導体領域が存在
する。該領域は、第２のゲート端子がオーミック接触を形成する程に高濃度にド
ープされている。より多くの第２半導体領域がJFET内に存在してもよい。一方で
ｎ形の第１の半導体領域および場合によっては同じくｎ形の接触領域と、他方で
ｐ形の第２の半導体領域との間に、空乏層を持つｐｎ接合が形成される。この空
乏層は、第２のゲート端子を経て制御可能なJFETの阻止層を形成する。第２のゲ
ート端子に相応の電圧を与えることにより、第１のチャネル領域の内側を延びる
チャネルが、この空乏層により狭窄され又は完全に覆われる。
する。該領域は、第２のゲート端子がオーミック接触を形成する程に高濃度にド
ープされている。より多くの第２半導体領域がJFET内に存在してもよい。一方で
ｎ形の第１の半導体領域および場合によっては同じくｎ形の接触領域と、他方で
ｐ形の第２の半導体領域との間に、空乏層を持つｐｎ接合が形成される。この空
乏層は、第２のゲート端子を経て制御可能なJFETの阻止層を形成する。第２のゲ
ート端子に相応の電圧を与えることにより、第１のチャネル領域の内側を延びる
チャネルが、この空乏層により狭窄され又は完全に覆われる。
【００２９】 特に第１の半導体領域内に埋め込まれたｐ形の島状領域を含む第３の実施例も
好ましい。選択的により多くの埋め込まれた島状領域を設けてもよい。埋め込ま
れたｐ形の島状領域は、特に表面に対し垂直な突起内に接触領域の突起が完全に
埋め込まれた島状領域の内側に位置するよう配置される。それにより第１の半導
体領域の内側に横方向の、即ち表面に対して平行に延びたｎ形のチャネル領域が
生ずる。それは一方では第１の半導体領域と第２の半導体領域との間のｐｎ接合
の空乏層および他方では第１の半導体領域と埋め込まれた島状領域との間の別の
ｐｎ接合により境界付けられる。特に阻止状態で、埋め込まれた島状領域による
利点が生ずる。何故なら、埋め込まれた島状領域の下側に置かれた第１の半導体
領域のｐｎ接合の部分が、大部分の阻止電圧の分担するからである。
好ましい。選択的により多くの埋め込まれた島状領域を設けてもよい。埋め込ま
れたｐ形の島状領域は、特に表面に対し垂直な突起内に接触領域の突起が完全に
埋め込まれた島状領域の内側に位置するよう配置される。それにより第１の半導
体領域の内側に横方向の、即ち表面に対して平行に延びたｎ形のチャネル領域が
生ずる。それは一方では第１の半導体領域と第２の半導体領域との間のｐｎ接合
の空乏層および他方では第１の半導体領域と埋め込まれた島状領域との間の別の
ｐｎ接合により境界付けられる。特に阻止状態で、埋め込まれた島状領域による
利点が生ずる。何故なら、埋め込まれた島状領域の下側に置かれた第１の半導体
領域のｐｎ接合の部分が、大部分の阻止電圧の分担するからである。
【００３０】 別の実施例では、埋め込まれた島状領域も第２のゲート端子と電気的に接続さ
れる。両方の上記のｐ形の帯域とｎ形の第１の半導体領域との間のｐｎ接合の空
乏層は、第２のゲート端子を介して共通に制御される。
れる。両方の上記のｐ形の帯域とｎ形の第１の半導体領域との間のｐｎ接合の空
乏層は、第２のゲート端子を介して共通に制御される。
【００３１】 電子的スイッチング装置の他の有利な実施例では、第１の半導体デバイスおよ
び第２の半導体デバイスがハイブリッド半導体構造に集積される。その際、特に
第１の陽極端子および第２の陰極端子の電極層が、両方の半導体デバイス間の接
続要素としての役割をする。両方の端子が短絡されているので、それらは、ハイ
ブリッド半導体構造内を第１の半導体デバイスと第２の半導体デバイスとの間を
ハイブリッド半導体構造の全基本面にわたって延びている単一の電極層により実
現される。それにより簡単な方法で、両半導体デバイスが相異なる半導体材料か
ら成り、またこれらの相異なる半導体材料がインタフェースにおいて互いに接触
するときに生ずる、両方の半導体デバイス間のインタフェースにおける機械的な
応力が避けられる。
び第２の半導体デバイスがハイブリッド半導体構造に集積される。その際、特に
第１の陽極端子および第２の陰極端子の電極層が、両方の半導体デバイス間の接
続要素としての役割をする。両方の端子が短絡されているので、それらは、ハイ
ブリッド半導体構造内を第１の半導体デバイスと第２の半導体デバイスとの間を
ハイブリッド半導体構造の全基本面にわたって延びている単一の電極層により実
現される。それにより簡単な方法で、両半導体デバイスが相異なる半導体材料か
ら成り、またこれらの相異なる半導体材料がインタフェースにおいて互いに接触
するときに生ずる、両方の半導体デバイス間のインタフェースにおける機械的な
応力が避けられる。
【００３２】 以下、好ましい実施例を図面により一層詳細に説明する。解り易くするため、
図面は正しい尺度では描かれておらず、いくつかの特徴を概要図で示す。
図面は正しい尺度では描かれておらず、いくつかの特徴を概要図で示す。
【００３３】 図１ないし７内で互いに相応する部分には同一の参照符号が付されている。
【００３４】 図１は電子的スイッチング装置３００の第１の実施例を示す。それは第１の半
導体デバイス１００および第２の半導体デバイス２００から成る。第１の半導体
デバイス１００は自己阻止性のSi MOSFETとして、また第２の半導体デバイス２
００はSiC JFETとして構成されている。第１の半導体デバイス１００は第１の
陽極端子Ａ１、第１の陰極端子Ｋ１および第１のゲート端子Ｇ１を有し、また第
２の半導体デバイス２００は第２の陽極端子Ａ２、第２の陰極端子Ｋ２および第
２のゲート端子Ｇ２を有する。第１の陽極端子Ａ１および第２の陰極端子Ｋ２は
電気的に短絡されている。
導体デバイス１００および第２の半導体デバイス２００から成る。第１の半導体
デバイス１００は自己阻止性のSi MOSFETとして、また第２の半導体デバイス２
００はSiC JFETとして構成されている。第１の半導体デバイス１００は第１の
陽極端子Ａ１、第１の陰極端子Ｋ１および第１のゲート端子Ｇ１を有し、また第
２の半導体デバイス２００は第２の陽極端子Ａ２、第２の陰極端子Ｋ２および第
２のゲート端子Ｇ２を有する。第１の陽極端子Ａ１および第２の陰極端子Ｋ２は
電気的に短絡されている。
【００３５】 電子的スイッチング装置３００は、第２の陽極端子Ａ２と第１の陰極端子Ｋ１
との間にかかっている電圧ＵA2K1又は電子的スイッチング装置３００を通って流
れる電流Ｉを低損失かつ高速で電子的にスイッチングする役割をする。図１中に
示すように、正の作動電圧ＵA2K1を与えるならば、即ち第２の陽極端子Ａ２が第
１の陰極端子にくらべて正の電位を有するならば、電子的スイッチング装置３０
０は阻止状態と導通状態との間で切換わる。
との間にかかっている電圧ＵA2K1又は電子的スイッチング装置３００を通って流
れる電流Ｉを低損失かつ高速で電子的にスイッチングする役割をする。図１中に
示すように、正の作動電圧ＵA2K1を与えるならば、即ち第２の陽極端子Ａ２が第
１の陰極端子にくらべて正の電位を有するならば、電子的スイッチング装置３０
０は阻止状態と導通状態との間で切換わる。
【００３６】 この切換えは、第１のゲート端子Ｇ１と第１の陰極端子との間に加わる制御電
圧ＵGK1により行われる。第１の半導体デバイス１００はｎ形のチャネルを有す
る自己阻止性のSi MOSFETであるから、正の制御電圧ＵGK1は第１の半導体デバ
イス１００を開く作用をし、また０Ｖの制御電圧ＵGK1は第１の半導体デバイス
１００を閉じる作用をする。
圧ＵGK1により行われる。第１の半導体デバイス１００はｎ形のチャネルを有す
る自己阻止性のSi MOSFETであるから、正の制御電圧ＵGK1は第１の半導体デバ
イス１００を開く作用をし、また０Ｖの制御電圧ＵGK1は第１の半導体デバイス
１００を閉じる作用をする。
【００３７】 制御電圧ＵGK1の一部分は、第１の結合抵抗５１を介して第２のゲート端子Ｇ
２に導かれる。それにより導通状態で第２の半導体デバイス２００の導通抵抗が
減少し、従ってまた電子的スイッチング装置３００全体の導通抵抗も減少する。
第１の結合抵抗５１は、その際第２のゲート端子Ｇ２を経て流れる静電容量性の
充電電流と第１の結合抵抗５１との積が常に、SiC JFETの内部に第２のゲート
端子Ｇ２と第２の陰極端子Ｋ２との間に生ずる拡散電圧以下であるように設定し
なければならない。SiCに典型的な拡散電圧に対する値は３Ｖである。
２に導かれる。それにより導通状態で第２の半導体デバイス２００の導通抵抗が
減少し、従ってまた電子的スイッチング装置３００全体の導通抵抗も減少する。
第１の結合抵抗５１は、その際第２のゲート端子Ｇ２を経て流れる静電容量性の
充電電流と第１の結合抵抗５１との積が常に、SiC JFETの内部に第２のゲート
端子Ｇ２と第２の陰極端子Ｋ２との間に生ずる拡散電圧以下であるように設定し
なければならない。SiCに典型的な拡散電圧に対する値は３Ｖである。
【００３８】 阻止状態では第１のゲート端子Ｇ１は、従ってまた第２のゲート端子Ｇ２も、
第１の陰極端子Ｋ１と等しい電位にある。完全な作動電圧ＵA2K1は、その際特に
第２の陽極端子Ａ２と第２のゲート端子Ｇ２との間に加わっており、それによっ
てSiC JFETとして構成された第２の半導体デバイス２００は阻止され、また作
動電圧ＵA2K1の最大の部分を分担する。
第１の陰極端子Ｋ１と等しい電位にある。完全な作動電圧ＵA2K1は、その際特に
第２の陽極端子Ａ２と第２のゲート端子Ｇ２との間に加わっており、それによっ
てSiC JFETとして構成された第２の半導体デバイス２００は阻止され、また作
動電圧ＵA2K1の最大の部分を分担する。
【００３９】 第１の半導体デバイス１００は、その場合作動電圧ＵA2K1の残りの部分に対し
てのみ設計される。一般的にその際、第１の陽極端子Ａ１と第１の陰極端子Ｋ１
との間に与えられる最大の電圧（破壊電圧、阻止電圧）は３５０Ｖ以下、特に１
００Ｖ以下、好ましくは５０Ｖ以下で十分である。５０Ｖの最大の（阻止）電圧
、６０ｍΩの導通抵抗および導通作動中に必要とされる電流に相応する定格通電
能力を有するSiemens社のBUZ１０１形のSi MOSFETは、その場合に例として適当
な選定である。他の適当なSi MOSFETは、例えば過温度又は過電圧に対する追加
的に集積された保護機能を有するいわゆるHITFETである。この点に関して適当な
HITFETは６０Ｖの最大の（阻止）電圧、１８ｍΩの導通抵抗および１９Ａの定格
電流を有する同じくSiemens社から市販されているＢＴＳ１４９である。一般に
３５０Ｖ以下の破壊電圧の際にはSi MOSFETのチャネル抵抗はドリフト抵抗より
も大きい。それにより、生ずる導通抵抗も全体として低い。
てのみ設計される。一般的にその際、第１の陽極端子Ａ１と第１の陰極端子Ｋ１
との間に与えられる最大の電圧（破壊電圧、阻止電圧）は３５０Ｖ以下、特に１
００Ｖ以下、好ましくは５０Ｖ以下で十分である。５０Ｖの最大の（阻止）電圧
、６０ｍΩの導通抵抗および導通作動中に必要とされる電流に相応する定格通電
能力を有するSiemens社のBUZ１０１形のSi MOSFETは、その場合に例として適当
な選定である。他の適当なSi MOSFETは、例えば過温度又は過電圧に対する追加
的に集積された保護機能を有するいわゆるHITFETである。この点に関して適当な
HITFETは６０Ｖの最大の（阻止）電圧、１８ｍΩの導通抵抗および１９Ａの定格
電流を有する同じくSiemens社から市販されているＢＴＳ１４９である。一般に
３５０Ｖ以下の破壊電圧の際にはSi MOSFETのチャネル抵抗はドリフト抵抗より
も大きい。それにより、生ずる導通抵抗も全体として低い。
【００４０】 第１の結合抵抗５１を介して部分的に第２のゲート端子Ｇ２に導かれる制御電
圧ＵGK1は、導通状態において、電流Ｉの増大と共に第１の半導体デバイス１０
０の導通抵抗の負帰還作用に基づき第２のゲート端子Ｇ２と第２の陰極端子Ｋ２
との間に負のゲート陰極間電圧ＵGK2が生ずることを少なくとも十分に防止する
。即ち負のゲート陰極間電圧ＵGK2は電流の流通のために設けたチャネル領域の
狭窄、従ってまた第２の半導体デバイス２００の導通抵抗の上昇を生じさせる。
第１の結合抵抗５１を介して第２のゲート端子Ｇ２に部分結合される制御電圧Ｕ GK1 により、先ず正のゲート陰極間電圧ＵGK2が第２の半導体デバイス２００に生
じ、それによってチャネル領域が広がり、かくして導通抵抗が減ぜられる。
圧ＵGK1は、導通状態において、電流Ｉの増大と共に第１の半導体デバイス１０
０の導通抵抗の負帰還作用に基づき第２のゲート端子Ｇ２と第２の陰極端子Ｋ２
との間に負のゲート陰極間電圧ＵGK2が生ずることを少なくとも十分に防止する
。即ち負のゲート陰極間電圧ＵGK2は電流の流通のために設けたチャネル領域の
狭窄、従ってまた第２の半導体デバイス２００の導通抵抗の上昇を生じさせる。
第１の結合抵抗５１を介して第２のゲート端子Ｇ２に部分結合される制御電圧Ｕ GK1 により、先ず正のゲート陰極間電圧ＵGK2が第２の半導体デバイス２００に生
じ、それによってチャネル領域が広がり、かくして導通抵抗が減ぜられる。
【００４１】 第２の陽極端子Ａ２と第２の陰極端子Ｋ２との間の降下電圧は、第２の半導体
デバイス２００の陽極陰極間電圧ＵAK2と呼ばれる。
デバイス２００の陽極陰極間電圧ＵAK2と呼ばれる。
【００４２】 図２は、電子的スイッチング装置３００に対する他の実施例を示す。図１の電
子的スイッチング装置３００との相違点は、第２のゲート端子Ｇ２への制御電圧
ＵGK1の結合にある。これは図２の実施例では、第１のゲート端子Ｇ１と第１の
陰極端子Ｋ１との間の分圧器５０を介して行われる。分圧器５０は第１の結合抵
抗５１とならんで第２の結合抵抗５２をも含んでいる。分圧器５０に対する適当
な分割比の選定により、第２のゲート端子Ｇ２に結合される制御電圧ＵGK1の割
合が非常に正確に設定される。
子的スイッチング装置３００との相違点は、第２のゲート端子Ｇ２への制御電圧
ＵGK1の結合にある。これは図２の実施例では、第１のゲート端子Ｇ１と第１の
陰極端子Ｋ１との間の分圧器５０を介して行われる。分圧器５０は第１の結合抵
抗５１とならんで第２の結合抵抗５２をも含んでいる。分圧器５０に対する適当
な分割比の選定により、第２のゲート端子Ｇ２に結合される制御電圧ＵGK1の割
合が非常に正確に設定される。
【００４３】 駆動電力を可能な限り僅かに保つため、分圧器は高抵抗、即ちｋΩの範囲内に
設定されている。第１の結合抵抗５１に対する典型的な値は１０ｋΩ、また第２
の結合抵抗５２に対しては１ｋΩである。それによって１５Ｖの典型的な制御電
圧ＵGK1の際に、典型的に２Ｖの成分が第２のゲート端子Ｇ２に結合される。一
般に制御電圧ＵGK1は５Ｖと３０Ｖとの間の値を、また第２のゲート端子Ｇ２に
結合される割合は３Ｖ以下の値をとる。
設定されている。第１の結合抵抗５１に対する典型的な値は１０ｋΩ、また第２
の結合抵抗５２に対しては１ｋΩである。それによって１５Ｖの典型的な制御電
圧ＵGK1の際に、典型的に２Ｖの成分が第２のゲート端子Ｇ２に結合される。一
般に制御電圧ＵGK1は５Ｖと３０Ｖとの間の値を、また第２のゲート端子Ｇ２に
結合される割合は３Ｖ以下の値をとる。
【００４４】 阻止状態と導通状態との間の切換わりの際に、第２のゲート端子Ｇ２と第２の
陰極端子Ｋ２との間に位置するキャパシタンスが、分圧器５０の両方の結合抵抗
５１又は５２の１つを経て放電又は充電される。しかし分圧器５０の結合抵抗５
１および５２は、所望の低い駆動電力に基づき高抵抗に設定されるので、比較的
大きいＲＣ定数、従ってまた比較的ゆっくりした切換過程が生ずる。
陰極端子Ｋ２との間に位置するキャパシタンスが、分圧器５０の両方の結合抵抗
５１又は５２の１つを経て放電又は充電される。しかし分圧器５０の結合抵抗５
１および５２は、所望の低い駆動電力に基づき高抵抗に設定されるので、比較的
大きいＲＣ定数、従ってまた比較的ゆっくりした切換過程が生ずる。
【００４５】 従って、ダイナミックなスイッチング特性を改善するため、図３に示す電子的
スイッチング装置３００は、追加的に第１又は第２の結合抵抗５１又は５２に並
列に接続された第１および第２のダイオードＤ１およびＤ２を含む。導通状態か
ら阻止状態への切換時の充電過程は、第１の結合抵抗５１を経る代わりに第１の
ダイオードＤ１を経て、また阻止状態から導通状態への切換時の充電過程は、第
１の結合抵抗５２を経る代わりに第２のダイオードＤ２を経て行われる。それに
よって両方の場合により一層速いスイッチング速度が達成される。導通又は阻止
状態自体では先に図１および２に関連して説明した電子的スイッチング装置３０
０の特性が両方のダイオードＤ１およびＤ２の挿入により変化しない。
スイッチング装置３００は、追加的に第１又は第２の結合抵抗５１又は５２に並
列に接続された第１および第２のダイオードＤ１およびＤ２を含む。導通状態か
ら阻止状態への切換時の充電過程は、第１の結合抵抗５１を経る代わりに第１の
ダイオードＤ１を経て、また阻止状態から導通状態への切換時の充電過程は、第
１の結合抵抗５２を経る代わりに第２のダイオードＤ２を経て行われる。それに
よって両方の場合により一層速いスイッチング速度が達成される。導通又は阻止
状態自体では先に図１および２に関連して説明した電子的スイッチング装置３０
０の特性が両方のダイオードＤ１およびＤ２の挿入により変化しない。
【００４６】 第２のダイオードＤ２は、３Ｖ以下のツェナー電圧を持つツェナーダイオード
として構成されている。それによってこのダイオードは追加的に、制御電圧ＵGK 1 の過度に高い割合が第２のゲート端子Ｇ２に結合されないように保護する。
として構成されている。それによってこのダイオードは追加的に、制御電圧ＵGK 1 の過度に高い割合が第２のゲート端子Ｇ２に結合されないように保護する。
【００４７】 図示しない実施例では、追加的に、別の抵抗がスイッチング速度の微設定のた
めに第２のゲート端子Ｇ２の前に接続され、又は負の制御電圧ＵGK1の場合、第
１のゲート端子Ｇ１に電流制限のための抵抗が設けられる。両方の抵抗が同時に
存在していてもよい。
めに第２のゲート端子Ｇ２の前に接続され、又は負の制御電圧ＵGK1の場合、第
１のゲート端子Ｇ１に電流制限のための抵抗が設けられる。両方の抵抗が同時に
存在していてもよい。
【００４８】 図１ないし３の電子的スイッチング装置３００は、それぞれ阻止状態で生ずる
最大５０００Ｖ迄の作動電圧ＵA2K1に対して、また導通状態で流れる最大で１０
００Ａ、特に最大で５００Ａの電流に対して設計されている。主応用分野は、阻
止状態で生ずる最大で１２００〜１７００Ｖの範囲内の作動電圧ＵA2K1の際およ
び導通状態で定格電流として流れる１０〜５０Ａの電流Ｉの際である。
最大５０００Ｖ迄の作動電圧ＵA2K1に対して、また導通状態で流れる最大で１０
００Ａ、特に最大で５００Ａの電流に対して設計されている。主応用分野は、阻
止状態で生ずる最大で１２００〜１７００Ｖの範囲内の作動電圧ＵA2K1の際およ
び導通状態で定格電流として流れる１０〜５０Ａの電流Ｉの際である。
【００４９】 図４の実施例では、第１の半導体デバイス１００および第２の半導体デバイス
２００はハイブリッドな半導体構造に集積されている。
２００はハイブリッドな半導体構造に集積されている。
【００５０】 第１の半導体デバイス１００それ自体は公知であり、従って概要のみを図示す
る、所謂DDMOS技術（“DD”はDouble Diffusion）を用いた垂直Si MOSFETであ
る。ｎ形のシリコンウェーハ４０内にｐ形のベース領域４１が、またこのベース
領域４１内に再びｎ形の領域４２が拡散により形成されている。ゲート電極４４
は、絶縁領域４３により電気的にベース領域４１から絶縁される。ゲート電極４
４を介して、ベース領域４１内にソース領域４２とシリコンウェーハ４０との間
のｎ形の接続帯域を形成するｎチャネル４６が制御される。ゲート電極４４にお
ける相応の制御電位なしではｎチャネル４６は存在していない。Si MOSFETは自
己阻止性である。さらにソース電極４５がソース領域４２およびベース領域４１
を電気的に短絡する。以上の図面の呼び方ではゲート電極４４は第１のゲート端
子Ｇ１を、またソース電極４５は第１の陰極端子Ｋ１を表す。
る、所謂DDMOS技術（“DD”はDouble Diffusion）を用いた垂直Si MOSFETであ
る。ｎ形のシリコンウェーハ４０内にｐ形のベース領域４１が、またこのベース
領域４１内に再びｎ形の領域４２が拡散により形成されている。ゲート電極４４
は、絶縁領域４３により電気的にベース領域４１から絶縁される。ゲート電極４
４を介して、ベース領域４１内にソース領域４２とシリコンウェーハ４０との間
のｎ形の接続帯域を形成するｎチャネル４６が制御される。ゲート電極４４にお
ける相応の制御電位なしではｎチャネル４６は存在していない。Si MOSFETは自
己阻止性である。さらにソース電極４５がソース領域４２およびベース領域４１
を電気的に短絡する。以上の図面の呼び方ではゲート電極４４は第１のゲート端
子Ｇ１を、またソース電極４５は第１の陰極端子Ｋ１を表す。
【００５１】 第２の半導体デバイス２００はSiC JFETとして形成されている。それは表面
２０を持ち、シリコンカーバイドから成るｎ形の第１の半導体領域２から成って
いる。表面２０に第１の半導体領域２の内側に多くの同じくｎ形の接触領域５お
よび多くのｐ形の第２半導体領域４が位置している。第２の半導体領域４は、そ
れぞれ第１半導体領域２の接触領域５の外側に位置する範囲内に、接触領域５お
よび第２の半導体領域４が重ならないように配置されている。
２０を持ち、シリコンカーバイドから成るｎ形の第１の半導体領域２から成って
いる。表面２０に第１の半導体領域２の内側に多くの同じくｎ形の接触領域５お
よび多くのｐ形の第２半導体領域４が位置している。第２の半導体領域４は、そ
れぞれ第１半導体領域２の接触領域５の外側に位置する範囲内に、接触領域５お
よび第２の半導体領域４が重ならないように配置されている。
【００５２】 接触領域５は、第２の陰極端子Ｋ２を形成する電極層を介してオーム接触して
いる。第２の半導体領域４は互いに接続され、かつ共通の第２のゲート端子Ｇ２
を成す電極を介してオーム接触している。第２の陰極端子Ｋ２の電極層と、第２
のゲート端子Ｇ２の電極とは、絶縁層１１により電気的に絶縁されている。
いる。第２の半導体領域４は互いに接続され、かつ共通の第２のゲート端子Ｇ２
を成す電極を介してオーム接触している。第２の陰極端子Ｋ２の電極層と、第２
のゲート端子Ｇ２の電極とは、絶縁層１１により電気的に絶縁されている。
【００５３】 接触領域５はその際に第１の半導体領域２と等しい濃度もしくはそれよりも高
い濃度にドープされていてよい。より高い濃度のドーピングの際には第２の陰極
端子Ｋ２のより良いオーム接触が生ずる。
い濃度にドープされていてよい。より高い濃度のドーピングの際には第２の陰極
端子Ｋ２のより良いオーム接触が生ずる。
【００５４】 絶縁層１１は酸化物、好ましくは特に熱的に成長する誘電体、二酸化シリコン
（SiＯ2）から成っている。熱的酸化物は優れた絶縁特性を有し、１０００℃を
越える温度において乾式又は湿式酸化によりSiC上に形成される。
（SiＯ2）から成っている。熱的酸化物は優れた絶縁特性を有し、１０００℃を
越える温度において乾式又は湿式酸化によりSiC上に形成される。
【００５５】 ｐ形の第２の半導体領域４と、ｎ形の第１の半導体領域２との間に空乏層２４
を有するｐｎ接合がそれぞれ位置している。第２の半導体領域４は第１の半導体
領域２よりも高い濃度にドープされているので、空乏層２４は第２の半導体領域
４内よりも第１の半導体領域２内で先迄延びている。第２の半導体領域４の間に
垂直なチャネル領域２１が位置しており、その中を電流Ｉが導通状態で流れる。
垂直なチャネル領域２１は第１の接触領域５内もそれに隣接している第１の半導
体領域２の範囲内も延びている。接触領域５を介して垂直なチャネル領域２１は
第２の陰極端子Ｋ２と電気的に接続されている。導通状態で電流Ｉは垂直なチャ
ネル領域２１を通って、またそれに続いて第１の半導体領域２を通って、第１の
半導体領域２の表面２０と反対の側に配置されている第２の陽極端子Ａ２へ流れ
る。これは同じく電極層として形成されている。
を有するｐｎ接合がそれぞれ位置している。第２の半導体領域４は第１の半導体
領域２よりも高い濃度にドープされているので、空乏層２４は第２の半導体領域
４内よりも第１の半導体領域２内で先迄延びている。第２の半導体領域４の間に
垂直なチャネル領域２１が位置しており、その中を電流Ｉが導通状態で流れる。
垂直なチャネル領域２１は第１の接触領域５内もそれに隣接している第１の半導
体領域２の範囲内も延びている。接触領域５を介して垂直なチャネル領域２１は
第２の陰極端子Ｋ２と電気的に接続されている。導通状態で電流Ｉは垂直なチャ
ネル領域２１を通って、またそれに続いて第１の半導体領域２を通って、第１の
半導体領域２の表面２０と反対の側に配置されている第２の陽極端子Ａ２へ流れ
る。これは同じく電極層として形成されている。
【００５６】 図４中に示されている阻止状態ではｐｎ接合の空乏層２４は第１の半導体領域
２と第２の半導体領域４との間に、それらが垂直なチャネル領域２１を狭窄し、
また、図４中に破線により示すように、完全に覆う迄広がっている。従って電流
の流れは阻止状態では実際上もはや行われない。個々の空乏層２４は単一の大き
い空乏層２４に結び付いており、その内側では可動のキャリアが実際上完全に空
にされている。この大きい空乏層は次いで（阻止）電圧の大部分を担う。（阻止
）電圧の残りの部分は本質的に第１の半導体領域２ドリフト帯域内で受け入れら
れる。一方の大きい空乏層２４の阻止能力はその際に幾何学的な寸法によっても
第１の半導体領域２、第２の半導体領域４および接触領域５のドーピングによっ
ても決定される。予め定められた寸法の際に第１の半導体領域２のドーピングは
少なくとも垂直なチャネル領域２１の内側で、所望の（阻止）電圧が高い程低く
選ばれる。４Ｈポリ形式のシリコンカーバイドを使用した際に示されている第１
の半導体領域２のｎドーピングに対する典型的な値はｐｎ接合の空乏層２４に生
ずる最大の（阻止）電圧Ｕmax＝６００Ｖに対してｎ＝１・１０15ｃｍ-3、Ｕmax ＝１２００Ｖに対してｎ＝８・１０15ｃｍ-3、またＵmax＝１８００Ｖに対して
ｎ＝５・１０15ｃｍ-3である。
２と第２の半導体領域４との間に、それらが垂直なチャネル領域２１を狭窄し、
また、図４中に破線により示すように、完全に覆う迄広がっている。従って電流
の流れは阻止状態では実際上もはや行われない。個々の空乏層２４は単一の大き
い空乏層２４に結び付いており、その内側では可動のキャリアが実際上完全に空
にされている。この大きい空乏層は次いで（阻止）電圧の大部分を担う。（阻止
）電圧の残りの部分は本質的に第１の半導体領域２ドリフト帯域内で受け入れら
れる。一方の大きい空乏層２４の阻止能力はその際に幾何学的な寸法によっても
第１の半導体領域２、第２の半導体領域４および接触領域５のドーピングによっ
ても決定される。予め定められた寸法の際に第１の半導体領域２のドーピングは
少なくとも垂直なチャネル領域２１の内側で、所望の（阻止）電圧が高い程低く
選ばれる。４Ｈポリ形式のシリコンカーバイドを使用した際に示されている第１
の半導体領域２のｎドーピングに対する典型的な値はｐｎ接合の空乏層２４に生
ずる最大の（阻止）電圧Ｕmax＝６００Ｖに対してｎ＝１・１０15ｃｍ-3、Ｕmax ＝１２００Ｖに対してｎ＝８・１０15ｃｍ-3、またＵmax＝１８００Ｖに対して
ｎ＝５・１０15ｃｍ-3である。
【００５７】 図４のハイブリッド半導体構造では、第２の陰極端子Ｋ２の電極層は、同時に
第１の半導体デバイス１００の第１の陽極端子Ａ１をも形成する。この電極層の
上に結合層１４が、またその上にSi MOSFETの本来の構造を有するシリコンウェ
ーハ４０が配置されている。結合層１４は必ずしも不可欠ではなく、必要に応じ
て設けられる。それは、場合により生じる機械的な応力を減ずる役割をし、従っ
てまた好ましくは、例えば金（Au）、銀（Ag）、銅（Cu）又はアルミニウム（Al
）のような可延性の金属から成る。ボンディングのためには、特にろう付け技術
（チップオンチップろう付け）、ボンディングワイア結合技術又は直接的なウェ
ーハボンディングが使用される。このデバイスにおいて、シリコンおよびシリコ
ンカーバイド半導体材料から成る帯域がどの個所でも直接的に互いに接触しない
のが有利である。このことは、他の場合にはハイブリッドな半導体構造の内側の
望ましくない応力に通ずるであろう。
第１の半導体デバイス１００の第１の陽極端子Ａ１をも形成する。この電極層の
上に結合層１４が、またその上にSi MOSFETの本来の構造を有するシリコンウェ
ーハ４０が配置されている。結合層１４は必ずしも不可欠ではなく、必要に応じ
て設けられる。それは、場合により生じる機械的な応力を減ずる役割をし、従っ
てまた好ましくは、例えば金（Au）、銀（Ag）、銅（Cu）又はアルミニウム（Al
）のような可延性の金属から成る。ボンディングのためには、特にろう付け技術
（チップオンチップろう付け）、ボンディングワイア結合技術又は直接的なウェ
ーハボンディングが使用される。このデバイスにおいて、シリコンおよびシリコ
ンカーバイド半導体材料から成る帯域がどの個所でも直接的に互いに接触しない
のが有利である。このことは、他の場合にはハイブリッドな半導体構造の内側の
望ましくない応力に通ずるであろう。
【００５８】 各陽極、陰極およびゲート端子Ａ１、Ａ２、Ｋ１、Ｋ２、Ｇ１又はＧ２に対応
付する電極層および個別電極はポリシリコン又は金属、好ましくはニッケル（Ni
）、タンタル（Ta）、チタン（Ti）、タングステン（Ｗ）又はアルミニウム（Al
）、又は成分として上記の金属を有する金属化合物から成る。
付する電極層および個別電極はポリシリコン又は金属、好ましくはニッケル（Ni
）、タンタル（Ta）、チタン（Ti）、タングステン（Ｗ）又はアルミニウム（Al
）、又は成分として上記の金属を有する金属化合物から成る。
【００５９】 図４中に示す第２の半導体デバイス２００としてのSiC MOSFETは、並び合っ
て配置された多くの同一の半導体セルを有する。しかし、説明した原理は、単一
の説明した半導体セルを有する構成に対しても同様に応用可能である。
て配置された多くの同一の半導体セルを有する。しかし、説明した原理は、単一
の説明した半導体セルを有する構成に対しても同様に応用可能である。
【００６０】 図５は、図４のSiC JFETの半導体セルの変形例を示す。主な相違点として、
図５中に示すSiC JFETとして構成された第２の半導体デバイス２００は、第１
の半導体領域２内に埋め込まれたｐ形の島状領域３を含む。
図５中に示すSiC JFETとして構成された第２の半導体デバイス２００は、第１
の半導体領域２内に埋め込まれたｐ形の島状領域３を含む。
【００６１】 第１の半導体領域２はSiCから成るｎ形の基板２７と、その上に配置されてい
るエピタキシャル成長した同じくｎ形のSiCから成る半導体層２６とから成って
いる。一般にそれは基板２７よりも低いキャリア濃度を有する。
るエピタキシャル成長した同じくｎ形のSiCから成る半導体層２６とから成って
いる。一般にそれは基板２７よりも低いキャリア濃度を有する。
【００６２】 埋め込まれた島状領域３は、表面２０に対して垂直な投影内で接触領域５の投
影が完全に埋め込まれた島状領域３の投影内に位置するように配置される。さら
に埋め込まれた島状領域３および第２の半導体領域４の投影は、それらの縁にお
いて重なる。この重なり範囲内の第１の半導体領域２内に、表面２０に対して平
行に延びる横方向のチャネル領域２２が位置している。この横方向のチャネル領
域２２はその側縁において第１の半導体領域２と第２の半導体領域４との間のｐ
ｎ接合の空乏層２４により、また第１の半導体領域２と埋め込まれた島状領域３
との間の別のｐｎ接合の空乏層２３により境界付けられている。
影が完全に埋め込まれた島状領域３の投影内に位置するように配置される。さら
に埋め込まれた島状領域３および第２の半導体領域４の投影は、それらの縁にお
いて重なる。この重なり範囲内の第１の半導体領域２内に、表面２０に対して平
行に延びる横方向のチャネル領域２２が位置している。この横方向のチャネル領
域２２はその側縁において第１の半導体領域２と第２の半導体領域４との間のｐ
ｎ接合の空乏層２４により、また第１の半導体領域２と埋め込まれた島状領域３
との間の別のｐｎ接合の空乏層２３により境界付けられている。
【００６３】 埋め込まれた島状領域３および第２の半導体領域４は、電気的に互いに接続さ
れ、かつ第２のゲート端子Ｇ２を介して電気的に接触されている。電子的スイッ
チング装置３００の導通時、電流Ｉは横方向チャネル領域２２を通って流れる。
横方向のチャネル領域２２の幾何学的寸法が大きいほど、第２の半導体デバイス
２００の導通抵抗も低い。従って空乏層２３および２４の空間的な広がりを介し
て横方向のチャネル領域２２の内側の抵抗が設定される。
れ、かつ第２のゲート端子Ｇ２を介して電気的に接触されている。電子的スイッ
チング装置３００の導通時、電流Ｉは横方向チャネル領域２２を通って流れる。
横方向のチャネル領域２２の幾何学的寸法が大きいほど、第２の半導体デバイス
２００の導通抵抗も低い。従って空乏層２３および２４の空間的な広がりを介し
て横方向のチャネル領域２２の内側の抵抗が設定される。
【００６４】 従来技術におけるように、第１の陰極端子Ｋ１と第２のゲート端子Ｇ２との電
気的接続が行われている場合、電流Ｉの増大時負のゲート陰極間電圧ＵGK2が増
大し、それによって空乏層２３および２４がさらに広がり、またこうして横方向
のチャネル領域２２内の抵抗が高くなる。それに対して本発明により正のゲート
陰極間電圧ＵGK2を第２の半導体デバイス２００に与えると、その結果として、
図６に示すように、空乏層２３および２４の後退が生ずる。それによって横方向
のチャネル領域２２内の抵抗が減少する。この事実を明らかにするため、図６中
にはこれに関して重要な図５の図面部分のみを再度示している。第２のゲート端
子Ｇ２への制御電圧ＵGK1の一部分の結合により、まさに前記の有利な作用を有
する正のゲート陰極間電圧ＵGK2が得られる。
気的接続が行われている場合、電流Ｉの増大時負のゲート陰極間電圧ＵGK2が増
大し、それによって空乏層２３および２４がさらに広がり、またこうして横方向
のチャネル領域２２内の抵抗が高くなる。それに対して本発明により正のゲート
陰極間電圧ＵGK2を第２の半導体デバイス２００に与えると、その結果として、
図６に示すように、空乏層２３および２４の後退が生ずる。それによって横方向
のチャネル領域２２内の抵抗が減少する。この事実を明らかにするため、図６中
にはこれに関して重要な図５の図面部分のみを再度示している。第２のゲート端
子Ｇ２への制御電圧ＵGK1の一部分の結合により、まさに前記の有利な作用を有
する正のゲート陰極間電圧ＵGK2が得られる。
【００６５】 その際、第１の結合抵抗５１又は分圧器５０は、ゲート陰極間電圧ＵGK2が、
一方では第２の半導体領域４および埋め込まれた島状領域３と、他方では第１の
半導体領域２との間のｐｎ接合における拡散電圧を超過しないよう設定される。
特にゲート陰極間電圧ＵGK2は拡散電圧の高々３分の２の値をとる。拡散電圧は
各半導体領域のドーピングに、また使用される半導体材料に関係する。シリコン
カーバイドでは、拡散電圧は３Ｖのオーダーにある。“汎用半導体”であるシリ
コンでは拡散電圧は０．７Ｖのオーダーにある。拡散電圧に対するこれらの値に
より直接的に、空乏層２３および２４の相応の減少が特にシリコンカーバイドの
際に生ずる。それに対しシリコンへの相応の措置は、材料に起因する低い拡散電
圧のために全く応用できず、又は少なくとも非常に低い効果しか生じない。
一方では第２の半導体領域４および埋め込まれた島状領域３と、他方では第１の
半導体領域２との間のｐｎ接合における拡散電圧を超過しないよう設定される。
特にゲート陰極間電圧ＵGK2は拡散電圧の高々３分の２の値をとる。拡散電圧は
各半導体領域のドーピングに、また使用される半導体材料に関係する。シリコン
カーバイドでは、拡散電圧は３Ｖのオーダーにある。“汎用半導体”であるシリ
コンでは拡散電圧は０．７Ｖのオーダーにある。拡散電圧に対するこれらの値に
より直接的に、空乏層２３および２４の相応の減少が特にシリコンカーバイドの
際に生ずる。それに対しシリコンへの相応の措置は、材料に起因する低い拡散電
圧のために全く応用できず、又は少なくとも非常に低い効果しか生じない。
【００６６】 図７は、図５および６に示すSiC JFETの出力特性曲線である。ダイアグラム
には電流Ｉが第２の半導体デバイス２００の陽極陰極間電圧ＵAK2を横軸にとっ
て直線範囲内で記入されている。ゲート陰極間電圧ＵGK2はその際に出力特性曲
線のパラメータ値である。図７のダイアグラムからわかるように、２Ｖの正のゲ
ート陰極間電圧ＵGK2の際に、従来技術の実施例の際に生ずるゲート陰極間電圧
ＵGK2が負の値の際よりも顕著に急峻な特性曲線が生じている。特性曲線の急峻
度はまさに第２の半導体デバイス２００の導通抵抗に相当するので、達成可能な
改善が図７の測定された特性曲線を手がかりにして直接的に読取られる。
には電流Ｉが第２の半導体デバイス２００の陽極陰極間電圧ＵAK2を横軸にとっ
て直線範囲内で記入されている。ゲート陰極間電圧ＵGK2はその際に出力特性曲
線のパラメータ値である。図７のダイアグラムからわかるように、２Ｖの正のゲ
ート陰極間電圧ＵGK2の際に、従来技術の実施例の際に生ずるゲート陰極間電圧
ＵGK2が負の値の際よりも顕著に急峻な特性曲線が生じている。特性曲線の急峻
度はまさに第２の半導体デバイス２００の導通抵抗に相当するので、達成可能な
改善が図７の測定された特性曲線を手がかりにして直接的に読取られる。
【００６７】 全ての前記半導体の導電形は、それぞれ逆の導電形に交換可能である。
【図１】 第１および第２の半導体デバイスを有する第１の電子的スイッチング装置。
【図２】 第１および第２の半導体デバイスを有する第２の電子的スイッチング装置。
【図３】 第１および第２の半導体デバイスを有する第３の電子的スイッチング装置。
【図４】 第１および第２の半導体デバイスから成るハイブリッドな半導体構造。
【図５】 第２の半導体デバイスに対する実施例。
【図６】 正のゲート陰極間電圧を印加した、図５の第２の半導体デバイスの実施例。
【図７】 図５による第２の半導体デバイスの出力特性曲線。
２ 第１の半導体領域 ３ 島状領域 ４ 第２の半導体領域 ５ 接触領域 ２０ 表面 ５０ 分圧器 ５１、５２ 結合抵抗 １００ 第１の半導体デバイス ２００ 第２の半導体デバイス ３００ 電子的スイッチング装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/808 (72)発明者 シュテファニ、ディートリッヒ ドイツ連邦共和国 デー‐91088 ブーベ ンロイト ハンス‐ビルクマイル‐シュト ラーセ ７ (72)発明者 ヴァイス、ベンノ ドイツ連邦共和国 デー‐91334 ヘムホ ーフェン アムゼルシュトラーセ ８ Ｆターム(参考） 5F102 FA02 FB10 GA01 GA14 GC05 GC07 GC08 GD04 GJ02
Claims (19)
- 【請求項１】 ａ）第１の陰極端子（Ｋ１）、第１の陽極端子（Ａ１）およ び第１のゲート端子（Ｇ１）を有する第１の半導体デバイス（１００）と、 ｂ）第２の陰極端子（Ｋ２）、第２の陽極端子（Ａ２）および第２のゲート端子 （Ｇ２）を有する第２の半導体デバイス（２００）とを少なくとも含み、 ｃ）第１の陽極端子（Ａ１）と第２の陰極端子（Ｋ２）を電気的に短絡した 電子的スイッチング装置において、 ｄ）第１のゲート端子（Ｇ１）に与えられる制御電圧（ＵGK1）が部分的に第 ２のゲート端子（Ｇ２）にも与えられており、 ｅ）第２の半導体デバイス（２００）のゲート陰極間電圧（ＵGK2）が、第２の 半導体デバイス（２００）内で第２のゲート端子（Ｇ２）と第２の陰極端子 （Ｋ２）との間に位置しているｐｎ接合の拡散電圧よりも常に小さくなるよ うに、第２のゲート端子（Ｇ２）に与えられる制御電圧（ＵGK1）の部分の 大きさが選ばれている ことを特徴とする電子的スイッチング装置。
- 【請求項２】 第２の半導体デバイス（２００）のゲート陰極間電圧（ＵGK 2 ）が、前記ｐｎ接合の拡散電圧の高々３分の２の値をとるように第２のゲート
端子（Ｇ２）に与えられる制御電圧（ＵGK1 ）の部分の大きさが選ばれているこ
とを特徴とする請求項１記載の装置。 - 【請求項３】 第１のゲート端子（Ｇ１）が、第２のゲート端子（Ｇ２）と
結合抵抗（５１）を介して電気的に接続されていることを特徴とする請求項１又
は２記載の装置。 - 【請求項４】 第１のゲート端子（Ｇ１）と第１の陰極端子（Ｋ１）との間
に第１の結合抵抗（５１）および第２の結合抵抗（５２）を有する分圧器（５０
）が設けられており、その際に両方の結合抵抗（５１、５２）および第２のゲー
ト端子（Ｇ２）が電気的に互いに接続されていることを特徴とする請求項１ない
し３の１つに記載の装置。 - 【請求項５】 第１のダイオード（Ｄ１）が第１の結合抵抗（５１）に対し
て並列に、また第２のダイオード（Ｄ２）が第２の結合抵抗（５２）に対して並
列に接続されていることを特徴とする請求項４記載の装置。 - 【請求項６】 第１の結合抵抗（５１）又は分圧器（５０）が純粋にオーミ
ックであることを特徴とする請求項３ないし５の１つに記載の装置。 - 【請求項７】 第１の半導体デバイス（１００）が半導体のシリコンから成
ることを特徴とする請求項１ないし６の１つに記載の装置。 - 【請求項８】 第１の半導体デバイス（１００）が、特にｎ形のチャネルを
有する自己阻止性のＭＯＳ電界効果トランジスタとして構成されたことを特徴と
する請求項１ないし７の１つに記載の装置。 - 【請求項９】 第２の半導体デバイス（２００）が半導体のシリコンから成
ることを特徴とする請求項１ないし８の１つに記載の装置。 - 【請求項１０】 第２の半導体デバイス（２００）が自己導通形の電界効果
トランジスタとして、特に阻止層電界効果トランジスタとして構成されているこ
とを特徴とする請求項１ないし９の１つに記載の装置。 - 【請求項１１】 自己導通形の阻止層電界効果トランジスタ（２００）が表
面（２０）を持つｎ形の第１の半導体領域（２）を含み、第１の半導体領域（２
）の内側で表面（２０）に位置する少なくとも１つのｎ形の接触領域（５）が第
２の陰極端子（Ｋ２）を介して、接触領域（５）の外側に位置する表面（２０）
の少なくとも１つの範囲が第２のゲート端子（Ｇ２）を介して、また表面（２０
）と反対側の側における第１の半導体領域（２）が第２の陽極端子（Ａ２）を介
して電気的に接触していることを特徴とする請求項１０記載の装置。 - 【請求項１２】 自己導通形の阻止層電界効果トランジスタ（２００）が少
なくとも１つのｐ形の第２の半導体領域（４）を含み、該半導体領域が表面（２
０）に第１の半導体領域（２）の内側に配置され、かつ第２のゲート端子（Ｇ２
）とオーミックに接触していることを特徴とする請求項１１記載の装置。 - 【請求項１３】 自己導通形の阻止層電界効果トランジスタ（２００）が第
１の半導体領域（２）内に埋め込まれた少なくとも１つのｐ形の島状領域（３）
を含み、この島状領域が少なくとも１つの接触領域（５）の下側に、表面（２０
）に対し垂直な突起内に接触領域（５）の突起が完全に埋められている島状領域
（３）の内側に位置するように配置されていることを特徴とする請求項１１又は
１２記載の装置。 - 【請求項１４】 少なくとも１つの埋め込まれた島状領域（３）が、同じく
第２のゲート端子（Ｇ２）と電気的に接続されていることを特徴とする請求項１
３記載の装置。 - 【請求項１５】 第１の陰極端子（Ｋ１）と第１のゲート端子（Ｇ１）との
間に与えられる制御電圧（ＵGK1）が、５〜３０Ｖに設計されていることを特徴
とする請求項１ないし１４の１つに記載の装置。 - 【請求項１６】 阻止状態で第１および第２のゲート端子（Ｇ１、Ｇ２）が
実際上第１の陰極端子（Ｋ１）と等しい電位にあることを特徴とする請求項１な
いし１５の１つに記載の装置。 - 【請求項１７】 第１の陰極端子（Ｋ１）と第２の陰極端子（Ｋ２）との間
に５０００Ｖ迄の阻止電圧が与えられることを特徴とする請求項１ないし１６の
１つに記載の装置。 - 【請求項１８】 第１の陰極端子（Ｋ１）と第２の陽極端子（Ａ２）との間
を流れる定格電流が１０００Ａ迄、特に５００Ａ迄に設計されていることを特徴
とする請求項１ないし１７の１つに記載の装置。 - 【請求項１９】 第１の半導体デバイス（１００）および第２の半導体デバ
イス（２００）が、ハイブリッド半導体構造に集積されていることを特徴とする
請求項１ないし１８の１つに記載の装置。
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