JP7024688B2 - 半導体装置 - Google Patents

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Description

本発明は、接合型ＦＥＴ（Field Effect Transistor：以下では、単にＪＦＥＴという）と、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とがカスコード接続された半導体装置に関するものである。
従来より、ノーマリオン型とされたＪＦＥＴと、ノーマリオフ型とされたＭＯＳＦＥＴとがカスコード接続された半導体装置が提案されている。なお、ＪＦＥＴは、例えば、炭化珪素基板や窒化ガリウム基板等を用いて構成され、ＭＯＳＦＥＴは、例えば、シリコン基板を用いて構成される。
このような半導体装置では、電源を接続して電圧バイアスを加えた際、ＪＦＥＴおよびＭＯＳＦＥＴにリーク電流が発生するが、ＪＦＥＴのリーク電流の方がＭＯＳＦＥＴのリーク電流より大きい場合、流しきれない電荷がＭＯＳＦＥＴに蓄積される。そして、ＭＯＳＦＥＴでは、ＰＮ接合の逆バイアスの大きさが増加し、ブレークダウンすることによってＪＦＥＴのリーク電流を流す状態となる。この場合、ＭＯＳＦＥＴでは、ブレークダウン状態が継続し続けるため、ゲート寿命の低下や閾値電圧の変動等が発生する可能性がある。
このため、例えば、特許文献１には、ＭＯＳＦＥＴと並列に外付けのバイパス抵抗を接続することが提案されている。これによれば、ＪＦＥＴのリーク電流がバイパス抵抗を通じても排出されるため、ＭＯＳＦＥＴがブレークダウンすることを抑制できる。
特開２０１７―５９６９７号公報
しかしながら、上記半導体装置では、バイパス抵抗を備えた半導体装置としているため、半導体装置を実装した後にＭＯＳＦＥＴの耐圧等の特性検査を行い難くなる。
本発明は上記点に鑑み、ＪＦＥＴとＭＯＳＦＥＴとがカスコード接続された半導体装置において、ＭＯＳＦＥＴがブレークダウンし続けることを抑制できると共に、実装後においてもＭＯＳＦＥＴの特性検査が行い難くなることを抑制できる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、ＪＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有するＪＦＥＴと、ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有するＭＯＳＦＥＴと、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極とＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、ＪＦＥＴは、第１導電型のドリフト層（１１３）と、ドリフト層上に配置された第１導電型のチャネル層（１１４）と、チャネル層の表層部に形成され、チャネル層よりも高不純物濃度とされた第１導電型のソース層（１１５）と、チャネル層にソース層よりも深くまで形成され、ゲート電極としての第２導電型のゲート層（１３）と、チャネル層にソース層よりも深くまで形成され、ゲート層と離れている第２導電型のボディ層（１１６）と、ドリフト層を挟んでソース層と反対側に配置されるドレイン層（１１１）と、ソース層およびボディ層と電気的に接続されるソース電極と、ドレイン層と電気的に接続されるドレイン電極と、有し、ゲート層とボディ層との間の耐圧は、ＭＯＳＦＥＴの耐圧より低くされている。
これによれば、ゲート層とボディ層との間の耐圧ＢＶｇｂは、ＪＦＥＴの閾値電圧以上であって、ＭＯＳＦＥＴの耐圧以下とされている。このため、ＪＦＥＴにリーク電流が発生した際、ＭＯＳＦＥＴがブレークダウンする前に、リーク電流がゲート層を通じて排出され易くなる。したがって、ＭＯＳＦＥＴがブレークダウンすることを抑制でき、ＭＯＳＦＥＴがブレークダウンし続ける状態となることも抑制できる。また、ＭＯＳＦＥＴと並列に外付け抵抗等を配置する必要もないため、半導体装置を実装後にＭＯＳＦＥＴの特性検査が行い難くなることも抑制できる。
また、請求項４では、ＪＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有するＪＦＥＴと、ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有するＭＯＳＦＥＴと、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極とＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、ＭＯＳＦＥＴは、第１導電型のドリフト層（２１２）と、ドリフト層上に配置された第２導電型のチャネル層（２１３）と、チャネル層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型のソース層（２１６）と、ソース層とドリフト層の間に挟まれたチャネル層の表面に配置されたゲート絶縁膜（２１５）と、ゲート絶縁膜上に配置されたゲート電極と、ドリフト層を挟んでチャネル層と反対側に配置されたドレイン層（２１１）と、チャネル層およびソース層と電気的に接続されるソース電極と、ドレイン層と接続されるドレイン電極と、を有し、ドリフト層には、ＭＯＳＦＥＴのリーク電流がＪＦＥＴのリーク電流より大きくなるように、結晶欠陥（２２０）が形成されている。
これによれば、ＭＯＳＦＥＴに発生するリーク電流がＪＦＥＴに発生するリーク電流より大きくなるように、ＭＯＳＦＥＴに結晶欠陥が形成されている。このため、ＭＯＳＦＥＴがブレークダウンすることを抑制でき、ＭＯＳＦＥＴがブレークダウンし続ける状態となることを抑制できる。また、ＭＯＳＦＥＴと並列に外付け抵抗等を配置する必要もないため、半導体装置を実装後にＭＯＳＦＥＴの特性検査が行い難くなることも抑制できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の回路図である。 第１半導体チップの平面図である。 図２中のIII－III線に沿った断面図である。 ＪＦＥＴにおけるゲート層とボディ層との間の長さと、ゲート層とボディ層との間の耐圧の関係を示す図である。 第２半導体チップの平面図である。 図５中のVI－VI線に沿った断面図である。 第２実施形態における第２半導体チップの断面図である。 照射線量とＭＯＳＦＥＴのリーク電流との関係を示す図である。 第２実施形態における半導体装置のリーク電流が流れる経路を示す図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。まず、本実施形態の半導体装置における回路構成について説明する。図１に示されるように、本実施形態の半導体装置は、ノーマリオン型のＪＦＥＴ１０と、ノーマリオフ型のＭＯＳＦＥＴ２０とがカスコード接続されて構成されている。なお、本実施形態では、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、それぞれＮチャネル型とされている。
ＪＦＥＴ１０は、具体的な構成については後述するが、ソース電極１１、ドレイン電極１２、ゲート層（すなわち、ゲート電極）１３を有している。ＭＯＳＦＥＴ２０は、具体的な構成については後述するが、ソース電極２１、ドレイン電極２２、およびゲート電極２３を有している。
そして、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、ＪＦＥＴ１０のソース電極１１とＭＯＳＦＥＴ２０のドレイン電極２２とが電気的に接続されている。また、ＪＦＥＴ１０のドレイン電極１２は、第１端子３１と接続され、ＭＯＳＦＥＴ２０のソース電極２１は、第２端子３２と接続されている。
ＭＯＳＦＥＴ２０のゲート電極２３は、ゲートパッド２４および調整用抵抗４１を介してゲート駆動回路５０と接続されている。ＪＦＥＴ１０のゲート層１３は、ＭＯＳＦＥＴ２０のソース電極２１と、調整用抵抗４２およびゲートパッド１４を介して電気的に接続されている。
また、本実施形態では、ＪＦＥＴ１０のドレイン電極１２とソース電極１１との間には、ダイオード１５が接続されている。具体的には後述するが、本実施形態では、ＪＦＥＴ１０には、図３に示されるように、Ｎ－型のチャネル層１１４内にＰ型のボディ層１１６が形成されている。そして、ダイオード１５は、当該ボディ層１１６を含んで構成されている。このダイオード１５は、カソードがドレイン電極１２と電気的に接続され、アノードがソース電極１１と電気的に接続された状態となっている。
さらに、ＪＦＥＴ１０には、ボディ層１１６が形成されることにより、ゲートパッド１４とソース電極１１との間にダイオード１６が形成される。このダイオードは、カソードがソース電極１１と接続された状態となり、アノードがゲートパッド１４と接続された状態となっている。
また、ＭＯＳＦＥＴ２０のドレイン電極２２とソース電極２１との間には、ダイオード２５が接続されている。このダイオード２５は、ＭＯＳＦＥＴ２０の構成上で形成される寄生ダイオードであり、カソードがドレイン電極２２と電気的に接続され、アノードがソース電極２１と電気的に接続される。
以上が本実施形態における半導体装置の回路構成である。そして、このような半導体装置は、第１端子３１が電源６０から電圧Ｖｃｃが印加される電源ライン６１に接続され、第２端子３２がグランドライン６２と接続される。
次に、ＪＦＥＴ１０およびＭＯＳＦＴ２０の具体的な構成について、図２～図５を参照しつつ説明する。本実施形態では、ＪＦＥＴ１０は、第１半導体チップ１００に形成されており、ＭＯＳＦＥＴ２０は第２半導体チップ２００に形成されている。そして、特に図示しないが、半導体装置は、これら第１半導体チップ１００および第２半導体チップ２００がカスコード接続されるように電気的に接続された状態で一体化されている。
第１半導体チップ１００は、図２に示されるように、平面矩形状とされており、セル領域１０１および当該セル領域１０１を囲む外周領域１０２を有している。そして、セル領域１０１に、ＪＦＥＴ１０が形成されている。
具体的には、第１半導体チップ１００は、図３に示されるように、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣという）基板で構成されるドレイン層１１１を有する半導体基板１１０を備えている。そして、ドレイン層１１１上には、ドレイン層１１１よりも低不純物濃度とされたＮ＋型のバッファ層１１２が配置され、バッファ層１１２上には、バッファ層１１２よりも低不純物濃度とされたＮ－型のドリフト層１１３が配置されている。また、バッファ層１１２およびドリフト層１１３は、ドレイン層１１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。
ドリフト層１１３上には、Ｎ－型のチャネル層１１４が配置されている。そして、チャネル層１１４の表層部には、チャネル層１１４よりも高不純物濃度とされたＮ＋型のソース層１１５が形成されている。なお、チャネル層１１４は、ＳｉＣのエピタキシャル膜を成長させることで構成され、ソース層１１５は、例えば、Ｎ型の不純物がイオン注入されて熱処理されることで構成される。
さらに、ソース層１１５を貫通するように、チャネル層１１４よりも高不純物濃度とされたＰ＋型のゲート層（すなわち、ゲート電極）１３およびＰ＋型のボディ層１１６が形成されている。これらゲート層１３およびボディ層１１６は、例えば、イオン注入、またはＳｉＣの埋め込みエピタキシャル膜を成長させることで構成される。
本実施形態では、ゲート層１３およびボディ層１１６は、半導体基板１１０の面方向における一方向に沿って延設されており、当該面方向であって延設方向と直交する方向に交互に配置されている。つまり、図３中では、ゲート層１３およびボディ層１１６は、紙面垂直方向に延設されている。また、ゲート層１３よびボディ層１１６は、紙面左右方向に交互に配置されており、互いに離れて配置されている。
ゲート層１３およびボディ層１１６は、本実施形態では、不純物濃度が互いに等しくされていると共に、配列方向に沿った幅が互いに等しくされている。なお、本実施形態では、ボディ層１１６は、ゲート層１３よりも深い位置まで形成されている。つまり、ボディ層１１６は、ゲート層１３よりもドレイン層１１１側に突出した構成とされている。
そして、本実施形態では、ゲート層１３およびボディ層１１６は、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂが、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧以下となるように構成されている。なお、ＪＦＥＴ１０の閾値電圧とは、ＪＦＥＴ１０がオフ状態となる電圧のことである。
ここで、ゲート層１３とのボディ層１１６との間の耐圧ＢＶｇｂは、図４に示されるように、ゲート層１３とボディ層１１６との間の長さＬが長くなるにつれて高くなる。このため、本実施形態では、ゲート層１３およびボディ層１１６は、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂが、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧以下となるように、長さＬが設定されている。
半導体基板１１０の一面１１０ａ上には、図３に示されるように、層間絶縁膜１１７が形成されている。そして、層間絶縁膜１１７には、ソース層１１５およびボディ層１１６を露出させるコンタクトホール１１７ａが形成されている。層間絶縁膜１１７上には、コンタクトホール１１７ａを通じてソース層１１５およびボディ層１１６と電気的に接続されるソース電極１１が形成されている。
なお、ソース電極１１は、セル領域１０１の全面を含んで形成されている。つまり、ソース電極１１は、いわゆるベタ状に形成されている。このため、ソース電極１１は、後述するゲート配線１１８と比較して、断面積が十分に大きくされている。言い換えると、ソース電極１１は、後述するゲート配線１１８より電流容量が十分に大きくされている。
半導体基板１１０の他面１１０ｂ側には、ドレイン層１１１と電気的に接続されるドレイン電極１２が形成されている。
外周領域１０２には、図２に示されるように、ゲートパッド１４およびゲート配線１１８が形成されている。そして、ゲート配線１１８は、ゲートパッド１４と接続されていると共に、図３とは別断面において、ゲート層１３と電気的に接続されている。なお、特に図示しないが、外周領域１０２には、耐圧向上を図ることができるように、半導体基板１１０の表層部に、セル領域１０１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
以上が本実施形態における第１半導体チップ１００の構成である。なお、本実施形態の第１半導体チップ１００では、Ｎ－型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１１、バッファ層１１２、ドリフト層１１３、チャネル層１１４、ソース層１１５、ゲート層１３、およびボディ層１１６を含んで半導体基板１１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１１は、ＳｉＣ基板で構成されており、バッファ層１１２、ドリフト層１１３、チャネル層１１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の第１半導体チップ１００は、ＳｉＣ半導体装置であるともいえる。また、本実施形態では、第１半導体チップ１００は、Ｐ型のボディ層１１６が形成されている。このため、図１中のダイオード１５、１６は、ボディ層１１６に起因するダイオードである。
次に、第２半導体チップ２００の構成について、図５および図６を参照しつつ説明する。
第２半導体チップ２００は、図５に示されるように、平面矩形状とされており、セル領域２０１およびセル領域２０１を囲む外周領域２０２を有している。そして、セル領域２０１にＭＯＳＦＥＴ２０が形成されている。
具体的には、第２半導体チップ２００は、図６に示されるように、Ｎ＋型のシリコン（以下では、Ｓｉという）基板で構成されるドレイン層２１１を有する半導体基板２１０を備えている。そして、ドレイン層２１１上には、ドレイン層２１１よりも低不純物濃度とされたＮ－型のドリフト層２１２が配置されている。ドリフト層２１２上には、ドリフト層２１２より高不純物濃度とされたＰ型のチャネル層２１３が配置されている。
また、半導体基板２１０には、チャネル層２１３を貫通してドリフト層２１２に達するように複数のトレンチ２１４が形成され、このトレンチ２１４によってチャネル層２１３が複数個に分離されている。本実施形態では、複数のトレンチ２１４は、半導体基板２１０の一面２１０ａの面方向のうちの一方向（図６中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ２１４は、先端部が引き回されることで環状構造とされていてもよい。
また、各トレンチ２１４内は、各トレンチ２１４の壁面を覆うように形成されたゲート絶縁膜２１５と、このゲート絶縁膜２１５の上に形成されたポリシリコン等により構成されるゲート電極２３とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
そして、チャネル層２１３には、Ｎ＋型のソース層２１６と、ソース層２１６に挟まれるようにＰ＋型のコンタクト層２１７とが形成されている。ソース層２１６は、ドリフト層２１２よりも高不純物濃度で構成され、チャネル層２１３内において終端し、かつ、トレンチ２１４の側面に接するように形成されている。コンタクト層２１７は、チャネル層２１３よりも高不純物濃度で構成され、ソース層２１６と同様に、チャネル層２１３内において終端するように形成されている。
より詳しくは、ソース層２１６は、トレンチ２１４間の領域において、トレンチ２１４の長手方向に沿ってトレンチ２１４の側面に接するように棒状に延設され、トレンチ２１４の先端よりも内側で終端する構造とされている。また、コンタクト層２１７は、２つのソース層２１６に挟まれてトレンチ２１４の長手方向（すなわち、ソース層２１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト層２１７は、半導体基板２１０の一面２１０ａを基準としてソース層２１６よりも深く形成されている。
チャネル層２１３（すなわち、半導体基板２１０の一面２１０ａ）上には、層間絶縁膜２１８が形成されている。そして、層間絶縁膜２１８には、ソース層２１６の一部およびコンタクト層２１７を露出させるコンタクトホール２１８ａが形成されている。層間絶縁膜２１８上には、コンタクトホール２１８ａを通じてソース層２１６およびコンタクト層２１７と電気的に接続されるソース電極２１が形成されている。
半導体基板２１０の他面２１０ｂ側には、ドレイン層２１１と電気的に接続されるドレイン電極２２が形成されている。
また、外周領域２０２には、図５に示されるように、ゲートパッド２４およびゲート配線２１９が形成されている。そして、ゲート配線２１９は、図６とは別断面において、ゲート電極２３と電気的に接続されている。なお、特に図示しないが、外周領域２０２には、耐圧向上を図ることができるように、半導体基板２１０の表層部に、セル領域２０１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
以上が第２半導体チップ２００の構成である。なお、本実施形態の第２半導体チップ２００では、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層２１１、ドリフト層２１２、チャネル層２１３、ソース層２１６、コンタクト層２１７を含んで半導体基板２１０が構成されている。さらに、本実施形態では、上記のようにＳｉ基板を用いて第２半導体チップ２００が構成されているため、第２半導体チップ２００は、Ｓｉ半導体装置であるともいえる。そして、本実施形態のＭＯＳＦＥＴ２０は、ＪＦＥＴ１０よりもリーク電流が少なくなり易い構成とされている。
次に、本実施形態の半導体装置の作動について説明する。なお、本実施形態の半導体装置は、ノーマリオフであるＭＯＳＦＥＴ２０を有しているため、全体としてノーマリオフとして作動する。
まず、半導体装置をスイッチングオン動作させてオン状態とするには、ＭＯＳＦＥＴ２０のゲート電極２３には、ゲート駆動回路５０から所定の正のゲート電圧が印加される。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０がオン状態となる。また、ＪＦＥＴ１０は、ゲート層１３が第２端子３２と接続されている。このため、ノーマリオン型のＪＦＥＴ１０は、ゲート層１３とソース電極１１との電位差がほぼゼロとなり、オン状態となる。したがって、第１端子３１と第２端子３２との間に電流が流れ、半導体装置が最終的にオン状態となる。
次に、半導体装置をスイッチングオフ動作させてオフ状態とするには、ＭＯＳＦＥＴ２０のゲート電極２３に印加されるゲート電圧が小さくされる（例えば、０Ｖにされる）。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０は、オフ状態となる。また、ＭＯＳＦＥＴ２０がオフ状態となることでＭＯＳＦＥＴ２０のドレイン電極２２と、それに接続されたＪＦＥＴ１０のソース電極１１の電圧が上昇し、当該ソース電極１１と第２端子３２に接続されているＪＦＥＴ１０のゲート層１３との間に電位差が発生する。そして、ソース電極１１とゲート層１３との間の電位差が閾値に達することにより、チャネルが消滅してＪＦＥＴ１０がオフ状態となる。これにより、第１端子３１と第２端子３２との間に電流が流れなくなり、半導体装置が最終的にオフ状態となる。
そして、本実施形態では、上記のように、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧以下とされている。このため、第１端子３１に電源ライン６１が接続されると共に第２端子３２にグランドライン６２が接続されてＪＦＥＴ１０にリーク電流が発生した場合、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制できる。
すなわち、本実施形態では、上記のように、ＭＯＳＦＥＴ２０は、ＪＦＥＴ１０よりもリーク電流が少なくなり易い構成とされている。このため、半導体装置では、ＪＦＥＴ１０にリーク電流が発生すると、当該リーク電流がＭＯＳＦＥＴ２０に流れ込むことでＭＯＳＦＥＴ２０におけるＰＮ接合の逆バイアスが増加する。しかしながら、本実施形態の半導体装置では、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂがＭＯＳＦＥＴ２０の耐圧より低くされている。したがって、半導体装置では、ＭＯＳＦＥＴ２０がブレークダウンする前に、ＪＦＥＴ１０のゲート層１３とボディ層１１６との間でブレークダウンが発生し、ＪＦＥＴ１０におけるリーク電流がゲート層１３を通じても排出される。これにより、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制でき、ＭＯＳＦＥＴ２０がブレークダウンし続けることも抑制できる。
また、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ＪＦＥＴ１０がオフ状態となる閾値電圧以上とされている。このため、ゲート層１３とボディ層１１６との間でブレークダウンが発生する際には、チャネル層１１４にチャネルが形成されていない状態となる。したがって、ゲート層１３とボディ層１１６との間でブレークダウンが発生した際、チャネルを通じてＭＯＳＦＥＴ２０にリーク電流が流れることを抑制できる。
なお、本実施形態では、上記のようにボディ層１１６を備えているため、サージが発生した際には、ボディ層１１６を介してサージ電流を流すことができる。したがって、ボディ層１１６が配置されていない場合と比較して、サージ電流に対する耐量も向上できる。
この場合、本実施形態では、ボディ層１１６は、ゲート層１３よりも深くまで形成されている。つまり、ボディ層１１６は、半導体基板１１０の一面１１０ａから底面までの長さが、半導体基板１１０の一面１１０ａからゲート層１３の底面までの長さより長くされている。つまり、ボディ層１１６は、ゲート層１３よりもドレイン層１１１側に突出した状態となっている。このため、電界強度は、ゲート層１３の底部側よりもボディ層１１６の底部側の方が高くなり易い。したがって、サージが発生した際、ボディ層１１６の底部側の領域でブレークダウンが発生し易くなり、サージ電流はボディ層１１６へと流れ込み易くなる。つまり、本実施形態では、ゲート配線１１８およびソース電極１１にサージ電流が流れ込み得る構成とされているが、特に、電流容量が大きいソース電極１１にボディ層１１６を通じてサージ電流が流れ込み易くなっている。このため、サージによってゲート配線１１８が溶断することを抑制でき、第１半導体チップ１００が破壊されることを抑制できる。
以上説明したように、本実施形態では、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧以下とされている。このため、ＪＦＥＴ１０にリーク電流が発生した際、ＭＯＳＦＥＴ２０がブレークダウンする前に、リーク電流がゲート層１３を通じて排出され易くなる。したがって、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制でき、ＭＯＳＦＥＴ２０がブレークダウンし続ける状態となることも抑制できる。また、ＭＯＳＦＥＴ２０と並列に外付け抵抗等を配置する必要もないため、半導体装置を実装後にＭＯＳＦＥＴ２０の特性検査が行い難くなることも抑制できる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、ＭＯＳＦＥＴ２０の構成を変更したものであり、その他に関しては上記第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図７に示されるように、ＭＯＳＦＥＴ２０には、ドリフト層２１２に複数の結晶欠陥２２０が形成されている。本実施形態では、結晶欠陥２２０は、例えば、ヘリウム（Ｈｅ）線を照射することによって形成される。しかしながら、結晶欠陥２２０は、他の方法で形成されていてもよい。
そして、本実施形態では、図８に示されるように、Ｈｅ線の照射線量は、ＭＯＳＦＥＴ２０に発生するリーク電流がＪＦＥＴ１０に発生するリーク電流より大きくなるように調整されている。つまり、結晶欠陥２２０は、ＭＯＳＦＥＴ２０に発生するリーク電流がＪＦＥＴ１０に発生するリーク電流より大きくなるように形成されている。
なお、本実施形態では、特に図示しないが、ＪＦＥＴ１０にボディ層１１６が形成されておらず、ＪＦＥＴ１０には、ダイオード１５、１６が形成されていない。
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置におけるリーク電流について説明する。
本実施形態では、ＭＯＳＦＥＴ２０には、発生するリーク電流がＪＦＥＴ１０に発生するリーク電流より大きくなるように結晶欠陥２２０が形成されている。このため、図９に示されるように、この半導体装置では、ＪＦＥＴ１０に発生したリーク電流の全てをＭＯＳＦＥＴ２０からグランドに排出することができるため、ＭＯＳＦＥＴ２０におけるＰＮ接合の逆バイアスが増加することを抑制できる。したがって、本実施形態の半導体装置では、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制でき、ＭＯＳＦＥＴ２０がブレークダウンし続ける状態となることも抑制できる。
以上説明したように、本実施形態では、ＭＯＳＦＥＴ２０に発生するリーク電流がＪＦＥＴ１０に発生するリーク電流より大きくなるように、ＭＯＳＦＥＴ２０に結晶欠陥２２０が形成されている。このため、ＭＯＳＦＥＴ２０がブレークダウンすることを抑制でき、ＭＯＳＦＥＴ２０がブレークダウンし続ける状態となることも抑制できる。また、ＭＯＳＦＥＴ２０と並列に外付け抵抗等を配置する必要もないため、半導体装置を実装後にＭＯＳＦＥＴ２０の特性検査が行い難くなることも抑制できる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態において、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、適宜Ｐチャネル型とされていてもよい。
また、上記各実施形態では、ＭＯＳＦＥＴ２０としてトレンチゲート型のものを説明したが、ＭＯＳＦＥＴ２０は、プレーナゲート型とされていてもよい。
さらに、上記各実施形態において、ボディ層１１６は、ゲート層１３と同じ深さとされていてもよい。但し、サージ電流をボディ層１１６から多く流れるようにしたい場合には、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成とすることが好ましい。この場合、ボディ層１１６の底部を先細り形状にしたり、ボディ層１１６の幅をゲート層１３の幅より狭くすることにより、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。また、ボディ層１１６の底面と繋がる領域をゲート層１３の底面と繋がる領域より不純物濃度が高いＮ型領域とすることにより、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。
また、上記第１実施形態では、ゲート層１３とボディ層１１６との間の長さＬを調整することにより、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂを、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧より低くする例について説明した。しかしながら、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、次のように調整されてもよい。例えば、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ゲート層１３とボディ層１１６との間のチャネル層１１４の不純物濃度を調整することにより、ＪＦＥＴ１０の閾値電圧以上であって、ＭＯＳＦＥＴ２０の耐圧より低くなるようにされていてもよい。この場合、ゲート層１３とボディ層１１６との間の耐圧ＢＶｇｂは、ゲート層１３とボディ層１１６との間の長さＬ、およびチャネル層１１４の不純物濃度の両方で調整されるようにしてもよい。
また、上記各実施形態を組み合わせてもよい。すなわち、上記第２実施形態において、ＪＦＥＴ１０は、上記第１実施形態のようにボディ層１１６が形成された構成とされていてもよい。これによれば、さらにＭＯＳＦＥＴ２０がブレークダウンすることを抑制できる。
なお、上記第２実施形態では、ＭＯＳＦＥＴ２０は、結晶欠陥２２０によってブレークダウンすることが抑制される。このため、ＪＦＥＴ１０にボディ層１１６が形成される場合、当該ボディ層１１６は、ゲート層１３とボディ層１１６との間の耐圧がＭＯＳＦＥＴ２０の耐圧より高くなるように形成されていてもよい。つまり、ＪＦＥＴ１０のボディ層１１６は、主にサージ電流への対応として形成されるようにしてもよい。
１０ ＪＦＥＴ
１１ ソース電極
１２ ドレイン電極
１３ ゲート層（ゲート電極）
２０ ＭＯＳＦＥＴ
２１ ソース電極
２２ ドレイン電極
２３ ゲート電極
１１１ ドレイン層
１１３ ドリフト層
１１４ チャネル層
１１５ ソース層
１１６ ボディ層

Claims (4)

  1. 接合型ＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、
    ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有する前記接合型ＦＥＴと、
    ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有する前記ＭＯＳＦＥＴと、を備え、
    前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極と前記ＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、
    前記接合型ＦＥＴは、
    第１導電型のドリフト層（１１３）と、
    前記ドリフト層上に配置された第１導電型のチャネル層（１１４）と、
    前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１１５）と、
    前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート電極としての第２導電型のゲート層（１３）と、
    前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート層と離れている第２導電型のボディ層（１１６）と、
    前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１１）と、
    前記ソース層および前記ボディ層と電気的に接続される前記ソース電極と、
    前記ドレイン層と電気的に接続される前記ドレイン電極と、有し、
    前記ゲート層と前記ボディ層との間の耐圧は、前記ＭＯＳＦＥＴの耐圧より低くされている半導体装置。
  2. 前記ボディ層は、前記ゲート層と前記ボディ層との間の耐圧が前記ＭＯＳＦＥＴの耐圧より低くなるように、前記ゲート層との間の長さ（Ｌ）が調整されている請求項１に記載の半導体装置。
  3. 前記ＭＯＳＦＥＴは、
    第１導電型のドリフト層（２１２）と、
    前記ドリフト層上に配置された第２導電型のチャネル層（２１３）と、
    前記チャネル層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース層（２１６）と、
    前記ソース層と前記ドリフト層の間に挟まれた前記チャネル層の表面に配置されたゲート絶縁膜（２１５）と、
    前記ゲート絶縁膜上に配置された前記ゲート電極と、
    前記ドリフト層を挟んで前記チャネル層と反対側に配置されたドレイン層（２１１）と、
    前記チャネル層および前記ソース層と電気的に接続される前記ソース電極と、
    前記ドレイン層と接続される前記ドレイン電極と、を有し、
    前記ドリフト層には、前記ＭＯＳＦＥＴのリーク電流が前記接合型ＦＥＴのリーク電流より大きくなるように、結晶欠陥（２２０）が形成されている請求項１または２に記載の半導体装置。
  4. 接合型ＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、
    ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有する前記接合型ＦＥＴと、
    ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有する前記ＭＯＳＦＥＴと、を備え、
    前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極と前記ＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、
    前記ＭＯＳＦＥＴは、
    第１導電型のドリフト層（２１２）と、
    前記ドリフト層上に配置された第２導電型のチャネル層（２１３）と、
    前記チャネル層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース層（２１６）と、
    前記ソース層と前記ドリフト層の間に挟まれた前記チャネル層の表面に配置されたゲート絶縁膜（２１５）と、
    前記ゲート絶縁膜上に配置された前記ゲート電極と、
    前記ドリフト層を挟んで前記チャネル層と反対側に配置されたドレイン層（２１１）と、
    前記チャネル層および前記ソース層と電気的に接続される前記ソース電極と、
    前記ドレイン層と接続される前記ドレイン電極と、を有し、
    前記ドリフト層には、前記ＭＯＳＦＥＴのリーク電流が前記接合型ＦＥＴのリーク電流より大きくなるように、結晶欠陥（２２０）が形成されている半導体装置。
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