JP2023146998A - 半導体装置 - Google Patents

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Abstract

【課題】同一の半導体チップにメイン素子及びセンス素子を集積した構成において、バッテリを逆接続した時のリーク電流を抑制することができる半導体装置を提供する。【解決手段】メイン素子２０１及びセンス素子２０２のそれぞれが、第１導電型のドリフト領域１と、ドリフト領域１の上部に設けられた第２導電型のウェル領域２ａ，２ｂと、ウェル領域２ａ，２ｂの上部に設けられた第１導電型の第１主電極領域４ａ～４ｄと、トレンチ６ａ，６ｂにゲート絶縁膜７を介して埋め込まれたゲート電極８ａ，８ｂと、第１主電極領域４ａ～４ｄに接続された主電極２２，２３とを備え、分離領域２０３が、ウェル領域２ａ，２ｂに挟まれた半導体基体（１，１１）の上面に設けられた素子分離絶縁膜３１と、素子分離絶縁膜３１の上面に設けられ、メイン素子２０１の主電極２２に電気的に接続された第１配線９ｂを備える。【選択図】図４

Description

本発明は、半導体装置に関する。
従来、主電流を通電する半導体素子（以下、「メイン素子」という。）と、メイン素子の主電流を検出するための半導体素子（以下、「センス素子」という。）が並列に接続され、且つ同一の半導体チップにモノリシックに集積（混載）された半導体装置が知られている（特許文献１参照）。
センス素子は、メイン素子の数百分の１～数万分の１程度のサイズ（活性面積）であり、このサイズ比に応じた電流がセンス素子に通電される。メイン素子に通電される主電流に対するセンス素子に通電される電流の比率をセンス比として、メイン素子に通電される主電流のセンス比倍された電流がセンス素子に通電される。センス素子に通電される電流をモニタすることで、メイン素子に通電される主電流を間接的にモニタすることができ、メイン素子及び負荷の過電流による破壊を防止することができる。
特開２０１８－１３３４３３号公報
上記半導体装置では、電源（バッテリ）を誤って逆向きに接続した場合に発生するリーク電流を適切に抑制することが困難である。
上記課題に鑑み、本発明は、同一の半導体チップにメイン素子及びセンス素子を集積した構成において、バッテリを逆接続した時のリーク電流を抑制することができる半導体装置を提供することを目的とする。
本発明の一態様は、メイン素子と、メイン素子の電流を検出するセンス素子と、メイン素子とセンス素子を分離する分離領域と、を有する半導体装置であって、メイン素子及びセンス素子のそれぞれが、半導体基体に設けられた第１導電型のドリフト領域と、ドリフト領域の上部に設けられた第２導電型のウェル領域と、ウェル領域の上部に設けられた第１導電型の第１主電極領域と、第１主電極領域、ウェル領域及びドリフト領域に接するトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、第１主電極領域に電気的に接続された主電極と、を備え、分離領域が、メイン素子のウェル領域と、センス素子のウェル領域に挟まれた半導体基体の上面に設けられた素子分離絶縁膜と、素子分離絶縁膜の上面に設けられ、メイン素子の主電極に電気的に接続された第１配線と、を備える半導体装置であることを要旨とする。
本発明の他の態様は、メイン素子と、メイン素子の電流を検出するセンス素子と、メイン素子とセンス素子を分離する分離領域と、を有する半導体装置であって、メイン素子及びセンス素子のそれぞれが、半導体基体に設けられた第１導電型のドリフト領域と、ドリフト領域の上部に設けられた第２導電型のウェル領域と、ウェル領域の上部に設けられた第１導電型の第１主電極領域と、第１主電極領域、ウェル領域及びドリフト領域に接するトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、第１主電極領域に電気的に接続された主電極と、を備え、分離領域が、メイン素子のウェル領域と、センス素子のウェル領域に挟まれた半導体基体に設けられた素子分離トレンチにゲート絶縁膜を介して埋め込まれ、メイン素子の主電極に電気的に接続された第１電極を備える半導体装置であることを要旨とする。
本発明によれば、同一の半導体チップにメイン素子及びセンス素子を集積した構成において、バッテリを逆接続した時のリーク電流を抑制することができる半導体装置を提供することができる。
第１実施形態に係る半導体装置にバッテリを正常接続した時の等価回路図である。 第１実施形態に係る半導体装置にバッテリを逆接続した時の等価回路図である。 第１実施形態に係る半導体装置の要部平面図である。 図３のＡ－Ａ´線の位置で切断した断面図である。 図３のＢ－Ｂ´線の位置で切断した断面図である。 比較例に係る半導体装置を示す平面図である。 図６のＡ－Ａ´線の位置で切断した断面図である。 図６のＢ－Ｂ´線の位置で切断した断面図である。 メイン素子とセンス素子のソース間電圧とリーク電流の関係を示すグラフである。 第２実施形態に係る半導体装置の要部平面図である。 図１０のＡ－Ａ方向から見た断面図である。 図１０のＢ－Ｂ方向から見た断面図である。 図１０のＣ－Ｃ方向から見た断面図である。
以下において、図面を参照して本発明の第１及び第２実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明では、「第１主電極領域」及び「第２主電極領域」は、主電流が流入若しくは流出する半導体素子の主電極領域である。「第１主電極領域」とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）であれば、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。また、「第２主電極領域」とは、ＩＧＢＴであれば、上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＳＩサイリスタやＧＴＯであれば、上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
また、以下の説明における「上面」「下面」等の上下や左右等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」又は「－」は、「＋」又は「－」が付されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い（換言すれば、比抵抗が低い又は高い）半導体領域であることを意味する。但し、図面の表現において、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度（比抵抗）が厳密に同じであることを意味するものではない。
（第１実施形態）
第１実施形態に係る半導体装置として、インテリジェントパワースイッチ（ＩＰＳ）と呼ばれる車載用のパワーＩＣに適用可能な構成を例示する。第１実施形態に係る半導体装置１００は、図１に示すように、入力端子１１１、第１電源端子１１２、第２電源端子１１３、出力端子１１４及び接地端子１１５を備える。入力端子１１１は、外部のマイコン等に接続される。第１電源端子１１２及び第２電源端子１１３は、第１実施形態に係る半導体装置１００の電源であるバッテリ１０２の正極側に接続されている。なお、図１では、バッテリ１０２が正しい向きで接続された状態を示している。出力端子１１４は、第１実施形態に係る半導体装置１００の駆動対象である負荷１０３の一端に接続されている。接地端子１１５は、バッテリ１０２の負極側、及び負荷１０３の他端と共に接地されている。
第１実施形態に係る半導体装置１００は、メイン素子（主素子）Ｔ１、センス素子（検出素子）Ｔ２、補助素子Ｔ３及び制御部１０１を備える。メイン素子Ｔ１、センス素子Ｔ２、補助素子Ｔ３及び制御部１０１は、同一の半導体チップにモノリシックに集積されている。なお、第１実施形態に係る半導体装置１００は、補助素子Ｔ３及び制御部１０１を構成として備えていなくてもよい。また、補助素子Ｔ３及び制御部１０１は、メイン素子Ｔ１及びセンス素子Ｔ２が集積される半導体チップとは異なる半導体チップに設けられてもよい。その際、補助素子Ｔ３と制御部１０１を別々の半導体チップに設けられてよい。また、制御部１０１は、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３が集積される半導体チップとは異なる半導体チップに設けられ、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３に電気的に接続されていてもよい。
図１では、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３がＭＯＳＦＥＴである場合を例示するが、ＩＧＢＴ等の他のパワー半導体素子であってもよい。また、図１では、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３が１つずつ設けられた場合を例示するが、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３のそれぞれは並列に複数接続されていてもよい。
メイン素子Ｔ１には還流ダイオードであるダイオードＤ１が逆並列に接続されている。センス素子Ｔ２には還流ダイオードであるダイオードＤ２が逆並列に接続されている。補助素子Ｔ３には還流ダイオードであるダイオードＤ３が逆並列に接続されている。ダイオードＤ１～Ｄ３は、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３であるＭＯＳＦＥＴのボディダイオードで構成されてよい。
メイン素子Ｔ１のソースは、出力端子１１４を介して負荷１０３の一端に接続されている。メイン素子Ｔ１のソースは、２段のダイオードＤ４，Ｄ５を介して制御部１０１及びセンス素子Ｔ２のソースに接続されている。ダイオードＤ４，Ｄ５は、バッテリ１０２の逆接続時にリーク電流を遮断する機能を有する。図１では２段のダイオードＤ４，Ｄ５を例示しているが、ダイオードＤ４，Ｄ５の段数は特に限定されず、１段でもよく、３段以上でもよい。メイン素子Ｔ１のドレインは、センス素子Ｔ２のドレイン及び補助素子Ｔ３のドレインに接続されている。メイン素子Ｔ１のゲートは、センス素子Ｔ２のゲートと共通に制御部１０１に接続されている。メイン素子Ｔ１は、制御部１０１からゲートに印加される制御信号に応じてオン・オフ動作を行うことにより、負荷１０３を駆動する。
センス素子Ｔ２のソースは、制御部１０１に接続されている。センス素子Ｔ２のソースは、ダイオードＤ４，Ｄ５を介してメイン素子Ｔ１のソースに接続されている。センス素子Ｔ２のドレインは、メイン素子Ｔ１のドレイン及び補助素子Ｔ３のドレインに接続されている。センス素子Ｔ２のゲートは、メイン素子Ｔ１のゲートと共通に制御部１０１に接続されている。センス素子Ｔ２は、メイン素子Ｔ１に流れる電流を検出する電流センス用素子である。センス素子Ｔ２は、制御部１０１からゲートに印加される制御信号に応じて、メイン素子Ｔ１と同じタイミングでオン・オフ動作を行う。
補助素子Ｔ３のドレインは、メイン素子Ｔ１のドレイン及びセンス素子Ｔ２のドレインに接続されている。メイン素子Ｔ１のゲートは制御部１０１に接続されている。補助素子Ｔ３のソースは、第２電源端子１１３を介してバッテリ１０２の正極側に接続されている。補助素子Ｔ３は、メイン素子Ｔ１とドレイン同士を突き合せた構造であり、補助素子Ｔ３に逆並列に接続されているダイオードＤ３が、バッテリ１０２の逆接続時にリーク電流を遮断する機能を有する。補助素子Ｔ３は、制御部１０１からゲートに印加される制御信号に応じて、メイン素子Ｔ１及びセンス素子Ｔ２と同じタイミングでオン・オフ動作を行う。
なお、補助素子Ｔ３及びダイオードＤ３の代わりに、ショットキーダイオード等のダイオードＤ３のみを接続してもよい。ダイオードＤ３のアノード側は第２電源端子１１３に接続され、カソード側はメイン素子Ｔ１のドレインに接続される。少なくともダイオードＤ３を接続することで、バッテリ１０２の逆接続時にリーク電流を遮断することができる。
制御部１０１は、例えば横型ＭＯＳＦＥＴ等の半導体素子を集積して構成されている。制御部１０１は、外部のマイコン等から入力端子１１１を介して入力した入力信号に応じて、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３のゲートに制御信号を印加することにより、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３のオン・オフ動作を制御する。制御部１０１は、センス素子Ｔ２に通電する電流を検出することにより、メイン素子Ｔ１に流れる主電流を間接的に検出する。制御部１０１は、センス素子Ｔ２に過電流が流れたことを検出したとき、メイン素子Ｔ１をオフすることにより、負荷１０３に流れる過電流を阻止する。
図２は、第１実施形態に係る半導体装置１００に対して、バッテリ１０２が逆向きに接続された状態を示す。バッテリ１０２の逆接続時には、制御部１０１は、バッテリ１０２の逆接続状態を検知して、メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３をオフする制御信号を出力する。メイン素子Ｔ１、センス素子Ｔ２及び補助素子Ｔ３は、制御部１０１からゲートに印加される制御信号に応じてそれぞれオフ状態となる。
図２において破線の矢印で模式的に示すように、バッテリ１０２の逆接続時には、出力端子１１４から流入したリーク電流Ｉ１が、メイン素子Ｔ１に逆並列に接続されたダイオードＤ１を経由して流れようとするが、補助素子Ｔ３に逆並列に接続されたダイオードＤ３により、リーク電流Ｉ１を遮断することができる。また、出力端子１１４から流入したリーク電流Ｉ２が、制御部１０１側に流れようとするが、出力端子１１４とセンス素子Ｔ２のソースとの間に接続されたダイオードＤ４，Ｄ５により、リーク電流Ｉ２を遮断することができる。
図１に示した第１実施形態に係る半導体装置１００の要部平面図を図３に示す。図３に破線で示すように、第１実施形態に係る半導体装置は、同一の半導体チップにモノリシックに集積されたメイン素子（メイン素子領域）２０１及びセンス素子（センス素子領域）２０２を備える。メイン素子２０１は、図１に示したメイン素子Ｔ１に対応する領域を含み、センス素子２０２は、図１に示したセンス素子Ｔ２に対応する領域を含む。センス素子２０２の活性面積は、メイン素子２０１の活性面積に対して所定の比率に設定されている。
図３では図示を省略するが、第１実施形態に係る半導体装置は、図１に示した補助素子Ｔ３に対応する補助素子領域、図１に示したダイオードＤ４，Ｄ５に対応するダイオード領域、及び図１に示した制御部１０１に対応する制御回路領域を更に備える。
図３のメイン素子２０１及びセンス素子２０２に亘るＡ－Ａ´線の位置で切断した断面図を図４に示す。図４に示すように、第１実施形態に係る半導体装置は、半導体チップを構成する半導体基体（１，１１）を備える。半導体基体（１，１１）は、第１導電型（ｎ＋型）の半導体基板からなる低比抵抗層１１と、低比抵抗層１１上にエピタキシャル成長された、低比抵抗層１１よりも低不純物濃度のｎ－型の高比抵抗層１を備える。半導体基体（１，１１）は、例えばシリコン（Ｓｉ）を母材とする場合を例示的に説明するが、母材はＳｉに限定されない。なお、高比抵抗層１となるｎ－型の半導体基板の下面に、イオン注入や熱拡散でｎ＋型の低比抵抗層１１を形成することで半導体基体（１，１１）を構成してもよい。
図４の右側のメイン素子２０１は、高比抵抗層１の一部をドリフト領域として備える。メイン素子２０１は、ドリフト領域の下面に配置されたｎ＋型の低比抵抗層１１の一部を第２主電極領域（ドレイン領域）として備える。
高比抵抗層１の上部には、第２導電型（ｐ型）のウェル領域２ａが選択的に設けられている。ウェル領域２ａの上部には、ｎ＋型の第１主電極領域（ソース領域）４ａ，４ｂが設けられている。ソース領域４ａ，４ｂの上面側には、ソース領域４ａ，４ｂに接するように主電極（ソース電極）２２が設けられている。ソース電極２２の材料としては、アルミニウム（Ａｌ）やＡｌ合金、銅（Ｃｕ）等の金属が使用可能である。Ａｌ合金としては、Ａｌ－シリコン（Ｓｉ）、Ａｌ－銅（Ｃｕ）－Ｓｉ、Ａｌ－Ｃｕ等が挙げられる。
ウェル領域２ａの上面側から高比抵抗層１に到達するようにトレンチ６ａが設けられている。トレンチ６ａは、ソース領域４ａ，４ｂ、ウェル領域２ａ及び高比抵抗層１と接している。トレンチ６ａの内面には、ゲート絶縁膜７が設けられている。ゲート絶縁膜７としては、例えばシリコン酸化膜（ＳｉＯ２膜）等が使用可能であるが、ＳｉＯ２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。
トレンチ６ａの内側には、ゲート絶縁膜７を介してゲート電極８ａが埋め込まれている。ゲート電極８ａの上面は、層間絶縁膜３２により被覆され、ソース電極２２と絶縁されている。ゲート電極８ａの材料としては、例えばｎ型不純物又はｐ型不純物が高濃度に添加されたポリシリコン（ドープドポリシリコン）が使用可能であるが、ドープドポリシリコン（ＤＯＰＯＳ）の他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、高融点金属とポリシリコンとのシリサイド等が使用可能である。ゲート電極８ａの材料は、ポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。ゲート絶縁膜７及びゲート電極８ａにより、トレンチゲート構造（７，８ａ）が構成されている。
ウェル領域２ａのトレンチ６ａから離間した部分の上面には、ゲート絶縁膜７を介してゲート配線９ａが設けられている。ゲート配線９ａは層間絶縁膜３２により被覆されている。図４の断面には現れていないが、図４の紙面の手前方向等において、ゲート配線９ａは、メイン素子２０１のゲート電極８ａに接続されている。ゲート配線９ａは、ドープドポリシリコン等の、ゲート電極８ａと同様の材料で構成されている。
図４の左側のセンス素子２０２は、高比抵抗層１の一部をドリフト領域として備える。センス素子２０２は、ドリフト領域の下面に配置されたｎ＋型の低比抵抗層１１の一部を第２主電極領域（ドレイン領域）として備える。高比抵抗層１の上部には、ｐ型のウェル領域２ｂが選択的に、ウェル領域２ａから離間して設けられている。ウェル領域２ｂの上部には、ｎ＋型の第１主電極領域（ソース領域）４ｃ，４ｄが設けられている。
ソース領域４ｃ，４ｄの上面側には、ソース領域４ｃ，４ｄに接するように主電極（ソース電極）２３が設けられている。ソース電極２３は、メイン素子２０１のソース電極２２から離間して設けられている。ソース電極２３は、ソース電極２２と同様の材料で構成されている。
ウェル領域２ｂの上面側から高比抵抗層１に到達するようにトレンチ６ｂが設けられている。トレンチ６ｂは、ソース領域４ｃ，４ｄ、ウェル領域２ｂ及び高比抵抗層１と接している。トレンチ６ｂの内面には、ゲート絶縁膜７が設けられている。トレンチ６ｂの内側には、ゲート絶縁膜７を介してゲート電極８ｂが埋め込まれている。ゲート電極８ｂは、層間絶縁膜３２により被覆され、ソース電極２３と絶縁されている。
ウェル領域２ｂのトレンチ６ｂから離間した部分の上面には、ゲート絶縁膜７を介してゲート配線９ｃが設けられている。ゲート配線９ｃは層間絶縁膜３２により被覆されている。ゲート配線９ｃの上方において、メイン素子２０１のソース電極２２とセンス素子２０２のソース電極２３が互いに離間している。図４の断面には現れていないが、図４の紙面の手前方向等において、ゲート配線９ｃは、センス素子２０２のゲート電極８ｂに接続されている。ゲート配線９ｃは、ドープドポリシリコン等の、ゲート電極８ｂと同様の材料で構成されている。
図４の左右方向における中央部には、メイン素子２０１とセンス素子２０２とを素子分離する分離領域２０３が設けられている。分離領域２０３において、メイン素子２０１側のウェル領域２ａと、センス素子２０２側のウェル領域２ｂに挟まれた高比抵抗層１の上面には、局部絶縁膜（ＬＯＣＯＳ膜）等の素子分離絶縁膜３１が選択的に設けられている。素子分離絶縁膜３１の上面には、第１配線９ｂが設けられている。第１配線９ｂは、メイン素子２０１のゲート配線９ａ及びセンス素子２０２のゲート配線９ｃと分離されている。
第１配線９ｂの上面側には、層間絶縁膜３２を介してメイン素子２０１のソース電極２２が延伸して設けられている。第１配線９ｂは、層間絶縁膜３２の開口部に設けられたコンタクト２２ａを介して、メイン素子２０１のソース電極２２に接続されている。
図４に破線で示すように、分離領域２０３において、メイン素子２０１側のウェル領域２ａと、センス素子２０２側のウェル領域２ｂに挟まれた高比抵抗層１、素子分離絶縁膜３１及び第１配線９ｂにより、寄生ＭＯＳ構造５１が形成されている。また、図４に回路記号で模式的に示すように、メイン素子２０１のウェル領域２ａと高比抵抗層１でｐｎ接合ダイオードＤ１１が形成されている。また、センス素子２０２のウェル領域２ｂと高比抵抗層１でｐｎ接合ダイオードＤ１２が形成されている。
図３のＢ－Ｂ´線の位置で切断した断面図を図５に示す。図５の右側のセンス素子２０２において、ウェル領域２ｂの上面にはゲート絶縁膜７を介してゲート配線９ｃが設けられている。ゲート配線９ｃの上面側には、層間絶縁膜３２を介してソース電極２３が設けられている。また、ゲート配線９ｃの上面側には、層間絶縁膜３２を介してゲートランナー２４が、ソース電極２３から離間して設けられている。ゲート配線９ｃは、層間絶縁膜３２の開口部に設けられたコンタクト２４ｂを介してゲートランナー２４に接続されている。
図５に示すように、高比抵抗層１の上部には、ウェル領域２ｂから離間してウェル領域２ａが設けられている。ウェル領域２ａは、図４に示したウェル領域２ａと一体の領域である。図５の左右方向の中央部に示す分離領域２０３において、ウェル領域２ａ，２ｂに挟まれた高比抵抗層１の上面には、素子分離絶縁膜３１が選択的に設けられている。素子分離絶縁膜３１の上面には、第１配線９ｂが設けられている。第１配線９ｂは、図４に示した第１配線９ｂと一体の領域である。第１配線９ｂは、ゲート配線９ａ，９ｃと分離されている。第１配線９ｂは層間絶縁膜３２により被覆されている。
図５に示すウェル領域２ａの上面には、ゲート絶縁膜７を介してゲート配線９ａが設けられている。ゲート配線９ａは、図４に示したゲート配線９ａと一体の領域である。ゲート配線９ａは、ウェル領域２ａの左側に位置する素子分離絶縁膜３１の上面に延伸している。ゲート配線９ａの上面側には、層間絶縁膜３２を介してゲートランナー２４が設けられている。ゲート配線９ａは、層間絶縁膜３２の開口部に設けられたコンタクト２４ａを介してゲートランナー２４に接続されている。
ゲートランナー２４は、図示を省略したゲートパッドに接続されている。ゲートランナー２４は、メイン素子２０１のゲート配線９ａを介して、メイン素子２０１のゲート電極８ａに電気的に接続され、センス素子２０２のゲート配線９ｃを介して、センス素子２０２のゲート電極８ｂに電気的に接続される。
図３の平面レイアウトにおいて、メイン素子２０１のソース電極２２、センス素子２０２のソース電極２３、及びゲートランナー２４のそれぞれを実線で示している。図３の左側に示すゲートランナー２４は、図３の上下方向に延伸するストライプ部２４ｘと、図３の左右方向にセンス素子２０２側へ突出する突出部２４ｙを有する。図３の中央から右下に示すメイン素子２０１のソース電極２２は、ゲートランナー２４のストライプ部２４ｘから離間して設けられている。図３の右上に示すセンス素子２０２のソース電極２３は、メイン素子２０１のソース電極２２及びゲートランナー２４の突出部２４ｙから離間して設けられている。
図３では、図４及び図５に示したメイン素子２０１のゲート配線９ａの端部９１、分離領域２０３の第１配線９ｂの端部９２，９３、センス素子２０２のゲート配線９ｃの端部９４を破線で模式的に示している。メイン素子２０１のゲート配線９ａの端部９１は、分離領域２０３の第１配線９ｂの端部９２とＬ字状の平面パターンで離間する。分離領域２０３の第１配線９ｂの端部９３は、センス素子２０２のゲート配線９ｃの端部９４とＬ字状の平面パターンで離間する。端部９２，９３で区画される分離領域２０３の第１配線９ｂは、Ｌ字状の平面パターンを有する。
図３では、図４及び図５に示した分離領域２０３の素子分離絶縁膜３１の端部３１ａ，３１ｂ、及びゲートランナー２４のストライプ部２４ｘ側の素子分離絶縁膜３１の端部３１ｃを破線で模式的に示している。端部３１ａ，３１ｂで区画される分離領域２０３の素子分離絶縁膜３１は、Ｌ字状の平面パターンを有し、端部９２，９３で区画される分離領域２０３の第１配線９ｂと重なるように設けられている。
図３では、メイン素子２０１のソース電極２２と分離領域２０３の第１配線９ｂとを接続するコンタクト２２ａを破線で模式的に示している。また、ゲートランナー２４とメイン素子２０１側のゲート配線９ａとを接続するコンタクト２４ａを破線で模式的に示している。コンタクト２４ａは、ゲートランナー２４のストライプ部２４ｘに設けられている。また、ゲートランナー２４とセンス素子２０２側のゲート配線９ｃとを接続するコンタクト２４ｂを破線で模式的に示している。コンタクト２４ｂは、ゲートランナー２４の突出部２４ｙに設けられている。
図３では、メイン素子２０１のトレンチ６ａを一点鎖線で模式的に示している。トレンチ６ａは、図３の左右方向に延伸するストライプ状の平面パターンを有する。図３では図示を省略するが、トレンチ６ａと平行に延伸し、トレンチ６ａと同様の構造の複数のトレンチが設けられていてよい。また、センス素子２０２のトレンチ６ｂを一点鎖線で模式的に示している。トレンチ６ｂは、図３の左右方向に延伸するストライプ状の平面パターンを有する。図３では図示を省略するが、トレンチ６ｂと平行に延伸し、トレンチ６ｂと同様の構造の複数のトレンチが設けられていてよい。
＜比較例＞
次に、比較例に係る半導体装置を説明する。比較例に係る半導体装置の等価回路は、図１及び図２に示した第１実施形態に係る半導体装置の等価回路と同様である。図６は、比較例に係る半導体装置の要部平面図である。図６のＡ－Ａ´線の位置で切断した断面図を図７に示し、図６のＢ－Ｂ´線の位置で切断した断面図を図８に示す。
比較例に係る半導体装置は、図７及び図８に示すように、メイン素子２０１、センス素子２０２及び分離領域２０３において、ゲート配線９が連続して設けられている点が、第１実施形態に係る半導体装置と異なる。ゲート配線９は層間絶縁膜３２に被覆され、メイン素子２０１のソース電極２２及びセンス素子２０２のソース電極２３と絶縁されている。図８に示すように、ゲート配線９は、層間絶縁膜３２に設けられたコンタクト２４ａを介してゲートランナー２４に接続されている。このため、メイン素子２０１のゲート電位及びセンス素子２０２のゲート電位と共に、分離領域２０３における寄生ＭＯＳ構造５２のゲート電位が同電位となる。
比較例に係る半導体装置において、図２に示すように、バッテリ１０２が逆接続された場合を考える。この場合、メイン素子Ｔ１及びセンス素子Ｔ２のゲート電位はローレベルとなり、メイン素子Ｔ１及びセンス素子Ｔ２はオフ状態となる。比較例に係る半導体装置では、図７及び図８に示すように、寄生ＭＯＳ構造５２のゲート電極となるゲート配線９が、メイン素子２０１及びセンス素子２０２のゲート配線９と連続（共通）するため、寄生ＭＯＳ構造５２のゲート電位は、メイン素子２０１及びセンス素子２０２のゲート電位と同電位のローレベルとなる。
また、比較例に係る半導体装置のバッテリ１０２の逆接続時には、図２に示すように、メイン素子Ｔ１及びセンス素子Ｔ２のソース間にダイオードＤ４，Ｄ５が設けられているため、メイン素子Ｔ１及びセンス素子Ｔ２のソース間に電位差が生じる。例えば、メイン素子Ｔ１のソース電位がバッテリ電位と略同様である１６Ｖ程度の正電位となり、センス素子Ｔ２のソース電位が内部ＧＮＤ電位である０Ｖ程度となる。この結果、図７に模式的に示したメイン素子２０１のウェル領域２ａと高比抵抗層１で形成されるｐｎ接合ダイオードＤ２１が順方向にバイアスされて、寄生ＭＯＳ構造５２のバックゲート電位（高比抵抗層１の電位）が上昇する。
寄生ＭＯＳ構造５２のゲート電位がローレベルで、且つ寄生ＭＯＳ構造５２のバックゲート電位が上昇することにより、寄生ＭＯＳ構造５２の表面層にｐ型のチャネル層が形成されて寄生ＭＯＳ構造５２が動作し、メイン素子２０１及びセンス素子２０２のデバイス間の耐圧が低下する。この結果、図２に破線で模式的に示すように、寄生ＭＯＳ構造５２を経由したリーク電流Ｉ３が流れてしまう。この問題点は、寄生ＭＯＳ構造５２を構成している素子分離絶縁膜３１上のゲーメイン素子２０１ト配線９ｂを除去することで改善できるが、センス素子２０２のゲート接続等を考慮すると実現が困難である。また、センス素子２０２のゲートをワイヤで接続すると、コストが増大する。
これに対して、第１実施形態に係る半導体装置によれば、図４に示すように、寄生ＭＯＳ構造５１の素子分離絶縁膜３１上の第１配線９ｂを、メイン素子２０１のゲート配線９ａ及びセンス素子２０２のゲート配線９ｃと分離している。更に、寄生ＭＯＳ構造５１の素子分離絶縁膜３１上の第１配線９ｂを、層間絶縁膜３２の開口部に設けられたコンタクト２２ａを介してソース電極２２に接続することにより、寄生ＭＯＳ構造５１のゲート電位をメイン素子２０１のソース電位と同電位とする。
図２に示すように、第１実施形態に係る半導体装置にバッテリ１０２を逆接続した場合、メイン素子Ｔ１及びセンス素子Ｔ２のゲート電位はローレベルとなり、メイン素子Ｔ１及びセンス素子Ｔ２はオフ状態となる。図４に示した寄生ＭＯＳ構造５１の第１配線９ｂは、メイン素子２０１のゲート配線９ａ及びセンス素子２０２のゲート配線９ｃと分離し、且つ層間絶縁膜３２の開口部に設けられたコンタクト２２ａを介してソース電極２２に接続しているため、寄生ＭＯＳ構造５１の第１配線９ｂの電位であるゲート電位は、メイン素子Ｔ１のソース電位と同電位のハイレベルとなる。
また、図２に示すように、第１実施形態に係る半導体装置のバッテリ１０２の逆接続時には、メイン素子Ｔ１及びセンス素子Ｔ２のソース間にダイオードＤ４，Ｄ５が設けられているため、メイン素子Ｔ１及びセンス素子Ｔ２のソース間に電位差が生じる。メイン素子Ｔ１のソース電位は正電位となるため、図４に示したメイン素子２０１のウェル領域２ａと高比抵抗層１で形成されるｐｎ接合ダイオードＤ１１が順方向にバイアスされて、寄生ＭＯＳ構造５１のバックゲート電位（高比抵抗層１の電位）が上昇する。この点は比較例に係る半導体装置と同様である。
しかし、第１実施形態に係る半導体装置では、図４に示した寄生ＭＯＳ構造５１のバックゲート電位は上昇するが、寄生ＭＯＳ構造５１のゲート電位がハイレベルであるため、寄生ＭＯＳ構造５１は動作せず、メイン素子２０１及びセンス素子２０２のデバイス間の耐圧を確保することができる。よって、チップサイズやプロセスの大幅な変更を実施することなく、バッテリ１０２の逆接続時でもメイン素子２０１及びセンス素子２０２の耐圧を確保可能となり、リーク電流を遮断又は低減することが可能となる。
図９は、第１実施形態に係る半導体装置及び比較例に係る半導体装置のそれぞれにおける、メイン素子及びセンス素子間の耐圧のシミュレーション結果を示す。横軸はメイン素子及びセンス素子のソース間電位であり、縦軸はリーク電流である。比較例に係る半導体装置（「比較例」と表記）では、ソース間電位が５Ｖ程度から寄生ＭＯＳ構造によるリーク電流が確認され、バッテリの電圧を考慮すると耐圧が不足する。一方、第１実施形態に係る半導体装置（「本発明」と表記）では、ソース間電位が３５Ｖ以上でも耐圧が確保されており、バッテリの逆接続時でもリーク電流を遮断可能である。
（第２実施形態）
第２実施形態に係る半導体装置の等価回路は、図１及び図２に示した第１実施形態に係る半導体装置の等価回路と同様である。第２実施形態に係る半導体装置は、図１０に示すように、同一の半導体チップに集積されたメイン素子２０１及びセンス素子２０２を備える。
メイン素子２０１は、ｐ型のウェル領域２ａと、ウェル領域２ａの上部にウェル領域２ａと接して設けられたｎ＋型のソース領域４ａ～４ｊと、ソース領域４ａ～４ｊにゲート絶縁膜（不図示）を介して側面が接するゲート電極８ａ～８ｆを有する。ゲート電極８ａ～８ｆは、図１０の上下方向に互いに平行に延伸する。更に、ゲート電極８ａ～８ｆと同様の構造のゲート電極８ｙが、ゲート電極８ａ～８ｆに直交する方向（図１０の左右方向）に延伸するよう設けられ、ゲート電極８ａ～８ｃの端部に接続されている。
センス素子２０２は、ｐ型のウェル領域２ｂと、ウェル領域２ｂの上部にウェル領域２ｂと接して設けられたｎ＋型のソース領域４ｋ，４ｌ，４ｍと、ソース領域４ｋ，４ｌ，４ｍにゲート絶縁膜（不図示）を介して側面が接するゲート電極８ｇ，８ｈを有する。ゲート電極８ｇ，８ｈは、図１０の上下方向に互いに平行に延伸する。更に、ゲート電極８ｇ，８ｈと同様の構造のゲート電極８ｚが、ゲート電極８ｇ，８ｈに直交する方向（図１０の左右方向）に延伸するよう設けられ、ゲート電極８ｇ，８ｈの端部に接続されている。
メイン素子２０１とセンス素子２０２の境界位置において、メイン素子２０１とセンス素子２０２を分離する分離領域としての第１電極８ｘが設けられている。第１電極８ｘは、図示を省略したゲート絶縁膜を介してトレンチに埋め込まれている。第１電極８ｘは、図１０の上下方向に互いに平行に延伸する部分と、図１０の左右方向に互いに平行に延伸する部分とを有する。
図１０の平面パターンにおけるウェル領域２ａ，２ｂの下側端部の位置を太い点線でそれぞれ示している。ウェル領域２ａ，２ｂの下側端部の位置は、ゲート配線９の端部９ｘの位置と略一致している。
図１０の左右方向に沿ったＡ－Ａ方向から見た断面図を図１１に示す。図１１に示すように、第２実施形態に係る半導体装置は、ｎ＋型の低比抵抗層１１及びｎ－型の高比抵抗層１からなる半導体基体（１，１１）を備える。図１１の右側に示すメイン素子２０１において、高比抵抗層１の一部がドリフト領域として機能する。また、低比抵抗層１１の一部がドレイン領域として機能する。高比抵抗層１の上部にはｐ型のウェル領域２ａが設けられている。ウェル領域２ａの上部にはｎ＋型のソース領域４ｆ～４ｊが設けられている。ソース領域４ｆ～４ｊは、コンタクト２２ａ～２２ｃを介してソース電極２２に接続されている。
ウェル領域２ａを貫通し、高比抵抗層１に到達するようにトレンチ６ｄ～６ｆが設けられている。トレンチ６ｄ～６ｆは、ソース領域４ｆ～４ｊ、ウェル領域２ａ及び高比抵抗層１と接し、ソース領域４ｆ～４ｊとウェル領域２ａとのｐｎ接合及びウェル領域２ａと高比抵抗層１とのｐｎ接合と接する。トレンチ６ｄ～６ｆには、ゲート絶縁膜７を介してゲート電極８ｄ～８ｆが埋め込まれている。ゲート電極８ｄ～８ｆの上面には層間絶縁膜３２が設けられている。
図１１の左側に示すセンス素子２０２において、高比抵抗層１の一部がドリフト領域として機能する。また、低比抵抗層１１の一部がドレイン領域として機能する。高比抵抗層１の上部にはｐ型のウェル領域２ｂが設けられている。ウェル領域２ｂの上部にはｎ＋型のソース領域４ｋ，４ｌ，４ｍが設けられている。ソース領域４ｋ，４ｌ，４ｍは、コンタクト２３ａ，２３ｂを介してソース電極２３に接続されている。ソース電極２３は、メイン素子２０１のソース電極２２と離間している。
ウェル領域２ｂを貫通し、高比抵抗層１に到達するように、トレンチ６ｇ，６ｈが設けられている。トレンチ６ｇ，６ｈは、ソース領域４ｋ，４ｌ，４ｍ、ウェル領域２ｂ及び高比抵抗層１と接し、ソース領域４ｋ，４ｌ，４ｍとウェル領域２ｂとのｐｎ接合及びウェル領域２ｂと高比抵抗層１とのｐｎ接合と接する。トレンチ６ｇ，６ｈには、ゲート絶縁膜７を介してゲート電極８ｇ，８ｈが埋め込まれている。ゲート電極８ｇ，８ｈの上面には層間絶縁膜３２が設けられている。
メイン素子２０１とセンス素子２０２の間には分離領域２０３が設けられている。分離領域２０３において、メイン素子２０１のウェル領域２ａと、センス素子２０２のウェル領域２ｂの間にトレンチ（素子分離トレンチ）６ｘが設けられている。素子分離トレンチ６ｘには、絶縁膜７を介して第１電極８ｘが埋め込まれている。第１電極８ｘは、層間絶縁膜３２の開口部に設けられたコンタクト２２ｄを介してメイン素子２０１のソース電極２２に接続されている。
図１１に破線で示すように、分離領域２０３において、メイン素子２０１側のウェル領域２ａと、センス素子２０２側のウェル領域２ｂに挟まれた高比抵抗層１、絶縁膜７及び第１電極８ｘにより、寄生ＭＯＳ構造６１が形成されている。また、図１１に回路記号で模式的に示すように、メイン素子２０１のウェル領域２ａと高比抵抗層１でｐｎ接合ダイオードＤ６１が形成されている。また、センス素子２０２のウェル領域２ｂと高比抵抗層１でｐｎ接合ダイオードＤ６２が形成されている。
図１０の左右方向に沿ったＢ－Ｂ方向から見た断面図を図１２に示す。図１２は、メイン素子２０１の６ｄ～６ｆ、センス素子２０２のトレンチ６ｇ，６ｈ、及び分離領域２０３の素子分離トレンチ６ｘのそれぞれの長手方向の端部付近を示している。図１２の左側に示すセンス素子２０２において、トレンチ６ｇ，６ｈの長手方向の端部付近の側面及び底面は、ｐ型の電界緩和領域５ａにより被覆されている。図１２の右側に示すメイン素子２０１において、トレンチ６ｄ～６ｆの長手方向の端部付近の側面及び底面は、ｐ型の電界緩和領域５ｂにより被覆されている。
図１２の中央に示す分離領域２０３において、素子分離トレンチ６ｘの長手方向の端部付近では、第１電極８ｘが層間絶縁膜３２で被覆され、ゲート配線９と分離されている。ゲート配線９は、第１電極８ｘを被覆する層間絶縁膜３２の上面側を跨いで、メイン素子２０１及びセンス素子２０２に亘って連続して設けられている。ゲート配線９は、メイン素子２０１のゲート電極８ｄ～８ｆ及びセンス素子２０２のゲート電極８ｇ，８ｈに接続されている。
電界緩和領域５ａ，５ｂは、センス素子２０２の最も右側のウェル領域２ｂと、メイン素子２０１の最も左側のウェル領域２ａとが電気的に短絡するのを防止するために、互いに分離している。ここで、電界緩和領域５ａ，５ｂの間の、電界緩和領域５ａ，５ｂで被覆されていない素子分離トレンチ６ｘの長手方向の端部付近で電界集中が発生して耐圧が低下する恐れがある。
これに対して、メイン素子２０１及びセンス素子２０２のドレイン・ソース間に通常動作とは異なる高電圧が印加されたときに、高比抵抗層１がなすドリフト領域と電界緩和領域５ａ，５ｂとのｐｎ接合から伸びる空乏層が繋がるように電界緩和領域５ａ，５ｂ間の距離Ｄ１を設定する。これにより、トレンチ６ｂの長手方向の端部の電界を緩和することができ、耐圧の低下を防止することができる。例えば、耐圧が６０Ｖ程度の場合には、電界緩和領域５ａ，５ｂ間の距離Ｄ１を１μｍ以上、３μｍ以下程度に設定することが好ましい。
図１０の上下方向に沿ったＣ－Ｃ方向から見た断面図を図１３に示す。図１３の左側に示すメイン素子２０１において、高比抵抗層１の上部にはウェル領域２ａが設けられている。ウェル領域２ａの上部にはソース領域４ａが設けられている。ソース領域４ａはコンタクト２２ｘを介してソース電極２２に接続されている。
一方、図１３の右側に示すセンス素子２０２において、高比抵抗層１の上部にはウェル領域２ｂが設けられている。ウェル領域２ｂの上部にはソース領域４ｋが設けられている。ソース領域４ｋは、コンタクト２３ｘを介してソース電極２３に接続されている。
ウェル領域２ａの右側端部の側面及び底面は、電界緩和領域５ａに被覆されている。電界緩和領域５ａの上面にはフィールド絶縁膜１０が設けられている。電界緩和領域５ａの上面には、層間絶縁膜３２を介してゲート配線９が設けられている。図１３において、ゲート配線９の左側端部９ｘは、電界緩和領域５ａの左側側面よりも右側に位置している。
図１０に、ｐ型の電界緩和領域５ａの端部の位置を一点鎖線で模式的に示す。また、ｐ型の電界緩和領域５ｂの端部の位置を一点鎖線で模式的に示す。また、フィールド絶縁膜１０のゲート配線９下に隠れた部分を二点鎖線で示す。
第２実施形態に係る半導体装置によれば、図１２に示すように、分離領域２０３における素子分離トレンチ６ｘの第１電極８ｘを層間絶縁膜３２で被覆し、メイン素子２０１のゲート電極８ｄ～８ｆ及びセンス素子２０２のゲート電極８ｇ，８ｈに接続されるゲート配線９と分離している。更に、図１１及び図１３に示すように、素子分離トレンチ６ｘの第１電極８ｘをソース電極２２に接続することにより、素子分離トレンチ６ｘの第１電極８ｘの電位をメイン素子２０１のソース電位と同電位とする。
図２に示すように第２実施形態に係る半導体装置に対してバッテリ１０２を逆接続した場合、メイン素子Ｔ１及びセンス素子Ｔ２のゲート電位はローレベルとなり、メイン素子Ｔ１及びセンス素子Ｔ２はオフ状態となる。素子分離トレンチ６ｘの第１電極８ｘは、メイン素子２０１及びセンス素子２０２のゲート配線９と分離し、且つ層間絶縁膜３２の開口部に設けられたコンタクト２２ｄを介してソース電極２２に接続しているため、素子分離トレンチ６ｘの第１電極８ｘの電位は、メイン素子Ｔ１のソース電位と同電位のハイレベルとなる。
また、図２に示すように、第２実施形態に係る半導体装置のバッテリ１０２の逆接続時には、メイン素子Ｔ１及びセンス素子Ｔ２のソース間にダイオードＤ４，Ｄ５が設けられているため、メイン素子Ｔ１及びセンス素子Ｔ２のソース間に電位差が生じる。メイン素子Ｔ１のソース電位は正電位となるため、メイン素子２０１のウェル領域２ａと高比抵抗層１で形成されるｐｎ接合ダイオードが順方向にバイアスされて、素子分離トレンチ６ｘの近傍に位置する高比抵抗層１の電位が上昇する。
ここで仮に、素子分離トレンチ６ｘの第１電極８ｘがゲート配線９に接続されていた場合、素子分離トレンチ６ｘのゲート電極８ｘがローレベルとなり、寄生ＭＯＳ構造６１が動作し、メイン素子２０１及びセンス素子２０２のデバイス間の耐圧が低下する可能性がある。これに対して、第２実施形態に係る半導体装置では、素子分離トレンチ６ｘの第１電極８ｘの電位がメイン素子２０１のソース電位と同電位となりハイレベルであるため、寄生ＭＯＳ構造６１は動作せず、メイン素子２０１及びセンス素子２０２のデバイス間の耐圧を確保することができる。よって、バッテリ１０２の逆接続時でもメイン素子２０１及びセンス素子２０２の耐圧を確保可能となり、リーク電流を遮断又は低減することが可能となる。
（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、第１及び第２実施形態では、メイン素子２０１としてトレンチゲート型のＭＯＳトランジスタを例示したが、これに限定されない。例えば、メイン素子２０１がトレンチゲート型のＩＧＢＴであってもよい。メイン素子２０１がＩＧＢＴの場合は、例えば、図１のｎ＋型の低比抵抗層１１をｐ＋型の半導体層とすればよい。
また、第１及び第２実施形態では、半導体基体（１，１１）としてＳｉを用いた場合を例示したが、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）又は窒化アルミニウム（ＡｌＮ）等のワイドバンドギャップ半導体材料を用いた場合にも適用可能である。
また、第１及び第２実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…高比抵抗層
２ａ，２ｂ…ウェル領域
４ａ～４ｍ…ソース領域
５ａ，５ｂ…電界緩和領域
６ａ～６ｈ，６ｘ…トレンチ
７…ゲート絶縁膜
８ａ～８ｈ，８ｙ，８ｚ…ゲート電極
８ｘ…第１電極
９，９ａ，９ｃ…ゲート配線
９ｂ…第１配線
９ｘ，９ｙ…端部
１０…フィールド絶縁膜
１１…低比抵抗層
２２，２３…ソース電極
２２ａ～２２ｄ，２２ｘ，２３ａ，２３ｂ，２３ｘ，２４ａ，２４ｂ…コンタクト
２４…ゲートランナー
２４ｘ…ストライプ部
２４ｙ…突出部
３１…素子分離絶縁膜
３１ａ～３１ｃ…端部
３２…層間絶縁膜
５１，５２，６１…寄生ＭＯＳ構造
９１～９４…端部
１００…半導体装置
１０１…制御部
１０２…バッテリ
１０３…負荷
１１１…入力端子
１１２，１１３…電源端子
１１４…出力端子
１１５…接地端子
２０１…メイン素子
２０２…センス素子
２０３…分離領域
Ｄ１～Ｄ３…還流ダイオード
Ｄ４，Ｄ５…ダイオード
Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２…ｐｎ接合ダイオード
Ｉ１～Ｉ３…リーク電流
Ｔ１…メイン素子
Ｔ２…センス素子
Ｔ３…補助素子

Claims (8)

  1. メイン素子と、前記メイン素子の電流を検出するセンス素子と、前記メイン素子と前記センス素子を分離する分離領域と、を有する半導体装置であって、
    前記メイン素子及び前記センス素子のそれぞれが、
    半導体基体に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域の上部に設けられた第２導電型のウェル領域と、
    前記ウェル領域の上部に設けられた第１導電型の第１主電極領域と、
    前記第１主電極領域、前記ウェル領域及び前記ドリフト領域に接するトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記第１主電極領域に電気的に接続された主電極と、
    を備え、
    前記分離領域が、
    前記メイン素子の前記ウェル領域と、前記センス素子の前記ウェル領域に挟まれた前記半導体基体の上面に設けられた素子分離絶縁膜と、
    前記素子分離絶縁膜の上面に設けられ、前記メイン素子の前記主電極に電気的に接続された第１配線と、
    を備えることを特徴とする半導体装置。
  2. 前記第１配線が、前記メイン素子の前記ゲート電極に接続される第１ゲート配線、及び前記センス素子の前記ゲート電極に接続される第２ゲート配線のそれぞれと分離されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記メイン素子の前記主電極が前記第１配線上まで延伸し、前記第１配線が第１コンタクトを介して前記メイン素子の前記主電極に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１ゲート配線に第２コンタクトを介して接続され、且つ前記第２ゲート配線に第３コンタクトを介して接続されたゲートランナーを更に備えることを特徴とする請求項２に記載の半導体装置。
  5. メイン素子と、前記メイン素子の電流を検出するセンス素子と、前記メイン素子と前記センス素子を分離する分離領域と、を有する半導体装置であって、
    前記メイン素子及び前記センス素子のそれぞれが、
    半導体基体に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域の上部に設けられた第２導電型のウェル領域と、
    前記ウェル領域の上部に設けられた第１導電型の第１主電極領域と、
    前記第１主電極領域、前記ウェル領域及び前記ドリフト領域に接するトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記第１主電極領域に電気的に接続された主電極と、
    を備え、
    前記分離領域が、前記メイン素子の前記ウェル領域と、前記センス素子の前記ウェル領域に挟まれた前記半導体基体に設けられた素子分離トレンチにゲート絶縁膜を介して埋め込まれ、前記メイン素子の前記主電極に電気的に接続された第１電極を備えることを特徴とする半導体装置。
  6. 前記分離領域の前記第１電極が、前記メイン素子の前記ゲート電極及び前記センス素子の前記ゲート電極に接続されるゲート配線と分離されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記メイン素子の前記第１主電極領域にカソード側が接続され、前記センス素子の前記第１主電極領域にアノード側が接続されたダイオードを更に備えることを特徴とする請求項１～６のいずれか１項に記載の半導体装置。
  8. 前記メイン素子の第２主電極領域にカソード側が接続されたダイオードを更に備えることを特徴とする請求項１～７のいずれか１項に記載の半導体装置。
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