JP6413104B2 - サージ保護素子 - Google Patents

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Description

本発明は、サージ保護素子に関する。
窒化ガリウム（ＧａＮ）系ワイドギャップ半導体材料は、シリコン（Ｓｉ）などの半導体材料に比べて絶縁破壊電界強度が大きく、且つ、電子の飽和ドリフト速度がガリウムヒ素（ＧａＡｓ）などの化合物半導体あるいはＳｉ半導体などに比べて大きいという特長を有しているため、高耐圧で大電流を実現するパワー半導体デバイスの材料として期待されている。特に、ＡｌＧａＮ／ＧａＮへテロ構造においては（０００１）面上にて、自発分極及びピエゾ分極によりヘテロ界面に電荷が生じるため、アンドープ時においても１×１０１３ｃｍ−２以上のシートキャリア濃度と１０００ｃｍ２Ｖ／ｓｅｃ以上の高移動度が得られる。そのため、このヘテロ界面での２次元電子ガスを利用したヘテロ接合電界効果トランジスタにより、低オン抵抗のパワートランジスタが可能となる。
また、電力制御用のデバイスとして使用するため、現状のＳｉ系パワーＭＯＳトランジスタと同様にゲート電圧０Ｖ時にソース−ドレイン間の電流を遮断するノーマリーオフ型が求められている。特許文献１で示すような、ｐ型半導体層をゲート電極とＡｌＧａＮ層との間に挿入した構造により、ノーマリーオフ型を実現できる。
このように優れたデバイス特性を有するＧａＮ系ヘテロ接合電界効果トランジスタであるが、特許文献１に示されるような構造では、パワーデバイスの堅牢性を示す指標であるアバランシェ耐量が極端に小さいという問題がある。アバランシェ耐量が小さいと、トランジスタにその定格耐圧以上のサージ電圧が印加された場合、すぐに破壊してしまう。
ＧａＮ系トランジスタのアバランシェ耐量を向上させるため、ＧａＮ系トランジスタの基板にアバランシェ耐量の大きいＳｉを用いたダイオードを集積した技術が特許文献２に開示されている。具体的には、アバランシェ電流通電時には、当該ダイオードに積極的に電流を流し、見掛け上のアバランシェ耐量を向上させる構造が提案されている。
特開２００６−３３９５６１号公報 特開２００９−１６４１５８号公報
しかしながら、特許文献２に示される構造では、Ｓｉ基板中にダイオードを形成するためのプロセスが別途必要となるため、プロセス数が増加し、コスト上昇を招いてしまう。
本発明は、上記の課題に鑑みてなされたものであり、複雑なプロセスを必要とせず、パワーデバイスの見掛け上のアバランシェ耐量を増加させるサージ保護素子を提供することを目的とする。
上記課題を解決するために、本発明の一形態に係るサージ保護素子は、基板と、基板の上に配置されたチャネルを有する窒化物半導体からなる半導体層積層体と、半導体層積層体上に配置された第１のｐ型半導体層及び第２のｐ型半導体層と、第１のｐ型半導体層の上に配置された第１の電極と、第２のｐ型半導体層の上に配置された第２の電極とを備えている。このような構成とすることで、第１の電極と第２の電極との間に電流を通電させ、過電圧を吸収することが可能となる。
また、サージ保護素子はさらに、半導体層積層体上に配置された第１のオーミック電極と、半導体層積層体上に配置された第２のオーミック電極とを備え、第１のｐ型半導体層は、第１のオーミック電極と第２のｐ型半導体層との間に配置され、第２のｐ型半導体層は、第１のｐ型半導体層と第２のオーミック電極との間に配置され、第１のオーミック電極と第１の電極とが第１の抵抗を介して電気的に接続され、第２のオーミック電極と第２の電極とが電気的に接続されていてもよい。このような構成とすることで、第１の電極と第２の電極との間と、第１のオーミック電極と第２のオーミック電極との間の両方に電流を通電し、過電圧を吸収することが可能となる。
また、第１の電極をアノードとし、第１のオーミック電極をカソードとする第１のダイオードを介して、第１のオーミック電極と第１の電極とが電気的に接続されていてもよい。このような構成とすることで、電流に対するダイオードのオン電圧の変動は抵抗より少なくなり、より確実に第１のオーミック電極と第２のオーミック電極との間に電流を通電し、過電圧を吸収することが可能となる。
また、第１のダイオードは、第１の抵抗と並列に接続されていてもよい。このような構成とすることで、同サージ保護素子に高電圧が印加されていても、より確実にリーク電流を遮断することが可能となる。
また、第２のオーミック電極と第２の電極とが第２の抵抗を介して電気的に接続されていてもよい。このような構成とすることで、左右対称の構造となり、正負両極性の過電圧が印加されても、吸収することが可能となる。
また、第２のオーミック電極をカソードとし、第２の電極をアノードとする第２のダイオードを介して、第２のオーミック電極と第２の電極とが電気的に接続され、第２のダイオードは、第２の抵抗と並列に接続されていてもよい。このような構成とすることで、左右対称の構造となり、正負両極性の過電圧が印加されても、吸収することが可能となり、さらに、電流に対するダイオードのオン電圧の変動は抵抗より少なくなり、より確実に第１のオーミック電極と第２のオーミック電極との間に電流を通電することが可能となる。
また、サージ保護素子と、半導体層積層体の上に配置されたソース電極とドレイン電極とゲート電極とを有する窒化物半導体トランジスタとを備え、ソース電極とサージ保護素子の第１の電極とが電気的に接続され、ドレイン電極とサージ保護素子の第２の電極とが電気的に接続された半導体装置としてもよい。このような構成とすることで、過電圧を吸収し、且つトランジスタとしても動作可能な半導体装置を同一チップで構成できる。
また、サージ保護素子と、半導体層積層体の上に配置されたソース電極とドレイン電極とゲート電極とを有する窒化物半導体トランジスタとを備え、ソース電極とサージ保護素子の第１のオーミック電極とが電気的に接続され、ドレイン電極とサージ保護素子の第２のオーミック電極とが電気的に接続された半導体装置としてもよい。このような構成とすることで、第１のオーミック電極と第２のオーミック電極との間にも電流を通電し、過電圧を吸収し、且つトランジスタとしても動作可能な半導体装置を同一チップで構成できる。
また、第１の抵抗は、第１のｐ型半導体層の一部で構成されていてもよい。このような構成とすることで、抵抗を別なプロセスで作製することが不要となり、作製プロセスを簡略化できる。
また、第１の抵抗は、半導体層積層体の一部で構成されていてもよい。このような構成とすることで、抵抗を別なプロセスで作製することが不要となり、作製プロセスを簡略化できる。
また、第１の抵抗は、金属膜の一部で構成されていてもよい。このような構成とすることで、より低い抵抗値を設定することができ、半導体装置の設計自由度が高まる。
また、第１のダイオードは、第１のｐ型半導体の一部と半導体層積層体の一部とで構成されていてもよい。このような構成とすることで、ダイオードを別なプロセスで作製することが不要となり、作製プロセスを簡略化できる。
また、第１のダイオードは、ショットキー電極と半導体層積層体の一部とで構成されていてもよい。このような構成とすることで、所望のオフセット値を有するダイオードを形成することができ、半導体装置の設計自由度が高まる。
また、半導体層積層体とゲート電極との間にｐ型半導体層が配置されていてもよい。このような構成とすることで、ダイオードのオフセット電圧を高めることができ、より確実に第１のオーミック電極と第２のオーミック電極との間に電流を流すことが出来る。
また、サージ保護素子と、半導体層積層体の上に配置された第３のオーミック電極と第４のオーミック電極と第３のゲート電極と第４のゲート電極を有する窒化物半導体双方向スイッチとを備え、第３のオーミック電極と第１の電極とが電気的に接続され、第４のオーミック電極と第２の電極とが電気的に接続された半導体装置としてもよい。このような構成とすることで、過電圧を吸収し、且つ双方向の電流を制御する双方向スイッチとしても動作可能な半導体装置を同一チップで構成できる。
また、半導体層積層体と第３のゲート電極との間に第３のｐ型半導体層が配置され、半導体層積層体と第４のゲート電極との間に第４のｐ型半導体層が配置されていてもよい。このような構成とすることで、過電圧を吸収し、且つ双方向の電流を制御する双方向スイッチとしても動作可能な半導体装置を同一チップで構成できる。
本発明に係るサージ保護素子によれば、トランジスタの定格耐圧を超えるサージ電圧が入力されても、トランジスタを破壊させることなく、高い信頼性のパワー半導体素子を実現できる。
図１は、本発明の第１の実施形態に係るサージ保護素子の断面図である。 図２は、本発明の第１の実施形態に係るサージ保護素子の電流電圧特性を示す図である。 図３は、本発明の第２の実施形態に係るサージ保護素子の断面図である。 図４は、本発明の第２の実施形態に係るサージ保護素子の電流電圧特性を示す図である。 図５は、本発明の第３の実施形態に係るサージ保護素子の断面図である。 図６は、本発明の第４の実施形態に係るサージ保護素子の断面図である。 図７は、本発明の第５の実施形態に係るサージ保護素子の断面図である。 図８は、本発明の第６の実施形態に係るサージ保護素子の断面図である。 図９は、本発明の第７から第９の実施形態に係る半導体装置の平面図である。 図１０は、本発明の第７の実施形態に係るサージ保護素子の平面図である。 図１１は、本発明の第８の実施形態に係るサージ保護素子の平面図である。 図１２は、（ａ）（ｂ）（ｃ）はそれぞれ、本発明の第８の実施形態に係るサージ保護素子の抵抗部分の断面図である。 図１３は、本発明の第９の実施形態に係るサージ保護素子の平面図である。 図１４は、（ａ）（ｂ）はそれぞれ、本発明の第９の実施形態に係るサージ保護素子のダイオード部分の断面図である。 図１５は、本発明の第１０の実施形態に係る半導体装置の平面図である。 図１６は、本発明の第１０の実施形態に係るＧａＮ系双方向スイッチの断面図である。 図１７は、特許文献１に係るＧａＮ系トランジスタの断面図である。
以下、本発明に係る実施形態について、図面を参照しながら説明する。以下の実施形態において、実質的に同一の構成に対する重複説明を省略する場合がある。なお、本発明は、以下の実施形態に限定されない。
各実施形態の説明の前に、アバランシェ耐量が小さいＧａＮ系電界効果トランジスタに、その定格耐圧以上のサージ電圧が印加された場合の破壊のメカニズムについて説明する。
（破壊のメカニズム）
図１７に、特許文献１に示される従来のＧａＮ系トランジスタの構造の断面模式図を示す。Ｓｉ基板１０１上に、バッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４がこの順にＳｉ基板１０１から積層されており、ＡｌＧａＮ層１０４とＧａＮ層１０３との界面にはチャネルとなる二次元電子ガスが形成されている。
また、ＡｌＧａＮ層１０４の上には、ソース電極１０５、ｐ型ＧａＮ層１０７、ドレイン電極１０６がこの順にＡｌＧａＮ層１０４から積層されている。ソース電極１０５とドレイン電極１０６は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）とで構成される電極であり、チャネルとオーミック接合を形成している。
また、ｐ型ＧａＮ層１０７の上にはゲート電極１０８が配置されている。ゲート電極１０８は、例えばパラジウム（Ｐｄ）と金（Ａｕ）で構成される電極であり、ｐ型ＧａＮ層１０７とオーミック接合を形成している。
図１７に示すＧａＮ系トランジスタは、ｐ型ＧａＮ層１０７をゲート電極１０８と、ＡｌＧａＮ層１０４との間に挿入することでノーマリーオフ型を可能としている。そのため、ドレイン電極１０６からソース電極１０５へ電流が流れ始める時の閾値電圧を、例えば１Ｖ程度にできる。
図１７では、ゲート電極１０８とソース電極１０５とが電気的に接続された状態を示している。この状態では、ドレイン電極１０６からソース電極１０５へ流れる電流を遮断できる。この状態において、デバイス耐圧を超えた電圧をドレイン電極１０６とソース電極１０５との間に印加すると、印加された当該電圧の大部分がドレイン電極１０６とｐ型ＧａＮ層１０７との間に印加されるため、アバランシェ電流がドレイン電極１０６からｐ型ＧａＮ層１０７を介してゲート電極１０８へ流れる。ただし、その電流値は小さく、十分なアバランシェ電流を得られないため、図１７に示すような電界効果トランジスタでは、アバランシェ耐量が少ないという結果となる。
なお、ｐ型ＧａＮ層がなく、ゲート電極がＡｌＧａＮ層上に接するように配置されているＡｌＧａＮ／ＧａＮ電界効果トランジスタ（特許文献１の図１５参照）でも、ドレイン電極からゲート電極へ流れるアバランシェ電流が小さいため、アバランシェ耐量が小さい。
なお、これらのＡｌＧａＮ／ＧａＮ電界効果トランジスタでは、仮に高いアバランシェ電流が流れたとしても、その電流はゲート電極１０８を介して流れてしまい、ゲート電極１０８に接続されたゲート駆動回路を破壊させてしまう恐れがある。そのため、多くのアバランシェ電流は、ドレイン電極１０６からソース電極１０５へ流れる構造とする必要がある。
なお、上記では、ドレイン電極１０６からゲート電極１０８へ流れるアバランシェ電流が小さいことに言及したが、ソース電極１０５からゲート電極１０８へ流れるアバランシェ電流も同様に小さい。そのため、サージ電圧に対してデバイスの破壊耐量を向上させるためには、ゲート−ドレイン間及びゲート−ソース間ともに、高いアバランシェ電流を通電できる構造とする必要がある。
（第１の実施形態）
第１の実施形態に係るサージ保護素子の断面図を図１に示す。
Ｓｉ基板１０１上に、バッファ層１０２と、ＧａＮ層１０３と、ＡｌＧａＮ層１０４とがこの順にＳｉ基板１０１から積層されており、ＡｌＧａＮ層１０４とＧａＮ層１０３との界面にはチャネルとなる二次元電子ガス層が形成されている。また、ＡｌＧａＮ層１０４の上には、紙面に垂直な方向に延びたフィンガー状の第１のｐ型ＧａＮ層１０９と第２のｐ型ＧａＮ層１１０とが配置されている。なお、本明細書において「上」とは、Ｓｉ基板１０１からＡｌＧａＮ層１０４への方向を意味する。
第１のｐ型ＧａＮ層１０９の上には第１の電極１１１が配置されており、第２のｐ型ＧａＮ層１１０の上には第２の電極１１２が配置されている。第１の電極１１１及び第２の電極１１２は、例えば、パラジウム（Ｐｄ）と金（Ａｕ）で構成される電極である。第１の電極１１１は、第１のｐ型ＧａＮ層１０９とパラジウム（Ｐｄ）が接触するように配置され、Ｐｄの上にＡｕが配置される構成であり、第１のｐ型ＧａＮ層１０９とオーミック接合を形成している。第２の電極１１２は、第２のｐ型ＧａＮ層１１０とＰｄが接触するように配置され、Ｐｄの上にＡｕが配置される構成であり、第２のｐ型ＧａＮ層１１０とオーミック接合を形成している。また、第１の電極とＡ端子とは電気的に接続され、第２の電極とＫ端子とは電気的に接続されている。なお、Ｋ端子とＡ端子間に印加される電圧をＶＫＡ、Ｋ端子からＡ端子へ流れる電流をＩＫＡと呼ぶ。
このような構成とすることで、本実施形態に係るサージ保護素子は、第１のｐ型ＧａＮ層１０９をｐ型、ＡｌＧａＮ層１０４とＧａＮ層１０３をｎ型、第２のｐ型ＧａＮ層１１０をｐ型とするＰＮＰ型バイポーラトランジスタを備えているとみなせる。
例えば、Ｋ端子が正、Ａ端子が負となるように両端子間に電圧ＶＫＡを印加する場合、第１のｐ型ＧａＮ層１０９からＡｌＧａＮ層１０４及びＧａＮ層１０３中に空乏層が広がる。つまり、ＰＮＰバイポーラトランジスタのベースに空乏層が広がるため、電圧ＶＫＡがある電圧（以下、クランプ電圧と呼ぶ）以上になると、パンチスルー電流がＫ端子から、第２のｐ型ＧａＮ層１１０とチャネルと第１のｐ型ＧａＮ層を介して、Ａ端子へ流れる。以上のように、当該ＰＮＰバイポーラトランジスタは、当該パンチスルー電流をアバランシェ電流のかわりに利用することで、設定したクランプ電圧で電流を通電し、過電圧を吸収するサージ保護素子として機能する。
図２は、本実施形態に係るサージ保護素子の電流電圧特性を示している。横軸はＶＫＡ［Ｖ］であり、縦軸はＩＫＡ［Ａ／ｍｍ］である。なお、ＩＫＡは、第１のｐ型ＧａＮ層１０９と第２のｐ型ＧａＮ層１１０において、電流が通電するフィンガー状の領域が長手方向（紙面に垂直な方向）に１ｍｍの長さとした場合の電流値を示している。
図２において、特性３０１が、本実施形態に係るサージ保護素子の電流電圧特性であり、特性３０２が、図１７に示した従来のＧａＮトランジスタの電流電圧特性である。図２に示す通り、本実施形態が、従来のＧａＮトランジスタより、高電圧印加時に電流を流すことができる。例えば、４００Ｖ印加時に約１００倍以上大きい電流を通電できる。
なお、クランプ電圧は、図１に示す第１のｐ型ＧａＮ層１０９の第２のｐ型ＧａＮ層１１０側の端部と、第２のｐ型ＧａＮ層１１０の第１のｐ型ＧａＮ層１０９側の端部との距離ＬＫＡにより設定でき、距離ＬＫＡを大きくすればクランプ電圧が増加し、距離ＬＫＡを小さくすればクランプ電圧は低下する。そのため、例えば、本実施形態に係るサージ保護素子と並列でトランジスタを接続した場合、クランプ電圧を、トランジスタの定格耐圧より高く、且つ、トランジスタが破壊する耐圧より低く設定することで、トランジスタの見掛け上のアバランシェ耐量を大幅に増加できる。
なお、本実施形態では、Ｓｉ基板１０１を用いた例を示したが、基板が導電性の場合、第２の電極１１２とＳｉ基板１０１との間の耐圧、又は、第１の電極１１１とＳｉ基板１０１との間の耐圧より、サージ保護素子のクランプ電圧が小さくなるように、距離ＬＫＡを設定することが好ましい。このような構成とすることで、第１の電極１１１と第２の電極１１２との間で、確実にパンチスルー電流を発生させ、過電圧を吸収することができる。なお、基板が導電性ではなく、絶縁性の場合、上記の配慮は不要である。
なお、本実施形態に係るサージ保護素子は、対称構造を有しているため、正負両極性に対してクランプ電圧を有し、電流を通電できる。そのため、一極性しか耐圧のないトランジスタではなく、正負両極性に対し耐圧を有する双方向スイッチと本実施形態に係るサージ保護素子を並列接続すれば、見掛け上の正負両極性のアバランシェ耐量を大幅に増加できる。
（第２の実施形態）
第２の実施形態に係るサージ保護素子について説明する。
図３は、第２の実施形態に係るサージ保護素子の断面図である。Ｓｉ基板１０１上に、バッファ層１０２と、ＧａＮ層１０３と、ＡｌＧａＮ層１０４とがこの順にＳｉ基板１０１から積層されており、ＡｌＧａＮ層１０４とＧａＮ層１０３との界面にはチャネルとなる二次元電子ガス層が形成されている。また、ＡｌＧａＮ層１０４の上には、紙面に垂直な方向に延びたフィンガー状の第１のオーミック電極１１３と、第１のｐ型ＧａＮ層１０９と、第２のｐ型ＧａＮ層１１０と、第２のオーミック電極１１４とが配置されている。第１のｐ型ＧａＮ層１０９は、第１のオーミック電極１１３と第２のｐ型ＧａＮ層１１０との間に配置され、第２のｐ型ＧａＮ層１１０は、第１のｐ型ＧａＮ層１０９と第２のオーミック電極１１４との間に配置されている。
第１のオーミック電極１１３及び第２のオーミック電極１１４は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）で構成される電極である。本実施形態では、Ｔｉの上にＡｌが配置されている。また、第１のオーミック電極１１３及び第２のオーミック電極１１４は、それぞれが二次元電子ガス層であるチャネルとオーミック接合を形成している。
また、第１の電極１１１は、第１の抵抗１１５を介して第１のオーミック電極１１３と電気的に接続されている。また、第２の電極１１２は第２のオーミック電極１１４と電気的に接続されている。第２のオーミック電極１１４と電気的に接続されたＫ端子と第１のオーミック電極１１３と電気的に接続されたＡ端子との間に印加される電圧をＶＫＡ、Ｋ端子からＡ端子へ流れる電流をＩＫＡと呼ぶ。
このような構成とすることで、第１の実施形態に係るサージ保護素子よりも大きい電流を通電できる。以下、具体的な動作を説明する。
第１のオーミック電極１１３をソース、第２のオーミック電極１１４をドレイン、第１の電極１１１をゲートとしたトランジスタとみなすことができる。また、第１の電極１１１とＡｌＧａＮ層１０４との間に第１のｐ型ＧａＮ層１０９が挿入されているため、図１７で示したトランジスタと同様に、いわゆるノーマリーオフ型のトランジスタとなる。例えば、当該トランジスタの閾値電圧を１Ｖと設定できる。
ゲートである第１の電極１１１とソースである第１のオーミック電極１１３とは、第１の抵抗１１５を介して、ゲート−ソース間電圧が０Ｖとなるように電圧が印加されている。このような状態で、例えば、Ｋ端子が正、Ａ端子が負となるように電圧ＶＫＡを印加すると、低電圧の領域で、ゲートがオフ状態なので、第２のオーミック電極１１４から第１のオーミック電極１１３へ流れる電流を遮断する動作をする。
一方、ＶＫＡがクランプ電圧以上になると、第１の実施形態と同様に、Ｋ端子からＡ端子へ、第２の電極１１２と第１の電極１１１を介してパンチスルー電流が流れる。このとき、第１の抵抗１１５にもパンチスルー電流が流れるため、第１の抵抗１１５で電圧ΔＶが発生する。このΔＶが閾値電圧の１Ｖより高くなると、ゲートがオン状態となるため、第２のオーミック電極１１４からチャネルを介して第１のオーミック電極１１３へチャネル電流が流れる。このチャネル電流とパンチスルー電流が、Ｋ端子とＡ端子間を流れる電流ＩＫＡに寄与するので、第１の実施形態で示した電流よりも大きい電流を通電でき、より大きな過電圧を吸収することが可能となる。
図４は、本実施形態に係るサージ保護素子の電流電圧特性を示す図である。横軸はＶＫＡ［Ｖ］であり、縦軸はＩＫＡ［ｍＡ／ｍｍ］である。ＩＫＡは、第１のｐ型ＧａＮ層１０９と第２のｐ型ＧａＮ層１１０と第１のオーミック電極１１３と第２のオーミック電極１１４において、電流が通電するフィンガー状の領域が長手（紙面に垂直な）方向に１ｍｍの長さとした場合の電流値を示している。特性４０１が、本実施形態に係るサージ保護素子の電流電圧特性である。図４に示す通り、５００Ｖ印加時に約１９［ｍＡ／ｍｍ］もの電流を通電することができ、第１の実施形態に係るサージ保護素子よりも多くの電流を通電できる。
（第３の実施形態）
第３の実施形態に係るサージ保護素子の断面図を図５に示す。
第３の実施形態に係るサージ保護素子と、第２の実施形態に係るサージ保護素子との主な相違点は、第１の電極１１１が、第１の抵抗１１５の代わりに第１のダイオード１１６を介して、第１のオーミック電極１１３と電気的に接続されている点である。第１のダイオード１１６のカソードは第１のオーミック電極１１３であり、アノードは第１の電極１１１である。第１のダイオード１１６の立ち上り電圧は、パンチスルー電流が流れたとき約２〜３Ｖとなるような値が好ましい。第１のダイオード１１６として、例えば、シリコンで構成されたショットキーバリアダイオードやＰＮ接合ダイオードを直列接続したものや、ＧａＮで構成されるＰＮ接合ダイオードでもよい。
このような構成とすることで、本実施形態に係るサージ保護素子は、第２の実施形態に係るサージ保護素子が示すような大きい電流を流せる。
第２の実施形態に係るサージ保護素子では、例えば製造バラツキによりパンチスルー電流に変動がある場合、第１の抵抗１１５で発生する電圧ΔＶにその変動が現れてしまうため、電流通電特性が安定しない。他方、本実施形態に係るサージ保護素子では、第１のダイオード１１６によって、パンチスルー電流の変動が発生しても第１のダイオード１１６で発生する電圧の変動は、そのダイオード特性により大きく抑えることができる。そのため、製造バラツキによるサージ保護素子の電流特性の変動を抑制でき、より確実に第１のオーミック電極１１３と第２のオーミック電極１１４との間に電流を通電し、過電圧を吸収することが可能となる。
さらに、ＧａＮで構成されるＰＮ接合ダイオードを利用できることから、本実施形態に係るサージ保護素子を製造する際に同時に形成されるｐ型ＧａＮ層を用いることが出来る。そのため、抵抗を形成するプロセスが不要になるため、第２の実施形態に係るサージ保護素子より少ない工数で製造できる。
（第４の実施形態）
第４の実施形態に係るサージ保護素子の断面図を図６に示す。
本実施形態に係るサージ保護素子の構成は、第１の電極１１１が、第１のダイオード１１６と第１の抵抗１１５とを介して、第１のオーミック電極１１３と電気的に接続され、第１のダイオード１１６と第１の抵抗１１５とは並列に接続されている。
このような構成とすることで、第３の実施形態に係るサージ保護素子より、さらに安定した動作のサージ保護素子が可能となる。第１の抵抗１１５を挿入することで、第２のオーミック電極１１４をドレイン、第１の電極をゲート、第１のオーミック電極をソースとしたトランジスタのオフ状態を、より低いインピーダンスの接続で実現でき、第１のｐ型ＧａＮ層１０９の電位を固定できる。
第３の実施形態では、例えば、高いインピーダンスで第１のｐ型ＧａＮ層１０９の電位を例えば０Ｖとしているが、そのとき外部からノイズが混入すると第１のｐ型ＧａＮ層１０９において電荷が発生する。当該電荷によって第１のｐ型ＧａＮ層１０９の電位が上がった場合、誤ってゲートがオン状態となるためチャネルに電流が流れ、誤作動してしまう。第１の抵抗１１５を接続し、第１のダイオード１１６よりも低いインピーダンスでゲートをオフすることで、外部からのノイズ耐性が向上するため、本実施形態に係るサージ保護素子はより安定した動作ができる。その結果、サージ保護素子に高電圧が印加されていても、より確実にリーク電流を遮断することが可能となる。
（第５の実施形態）
第５の実施形態に係るサージ保護素子の断面図を図７に示す。
第５の実施形態に係るサージ保護素子において、第１の電極１１１は第１の抵抗１１５を介して第１のオーミック電極１１３と電気的に接続され、第２の電極１１２は第２の抵抗１１７を介して第２のオーミック電極１１４と電気的に接続されている。
このような構成とすることで、第２の実施形態に係るサージ保護素子が示すような高い電流を流せる能力に加え、対称構造を有しているため、正負両極性に対してクランプ電圧を有し、電流を通電できる。そのため、正負両極性の過電圧が印加されても、吸収することが可能となる。また、正負両極性に対し耐圧を有する双方向スイッチと本実施形態に係るサージ保護素子とを並列接続すれば、見掛け上の正負両極性のアバランシェ耐量を大幅に増加できる。
（第６の実施形態）
第６の実施形態に係るサージ保護素子の断面図を図８に示す。
第６の実施形態に係るサージ保護素子において、第１の電極１１１が、第１のダイオード１１６と第１の抵抗１１５とを介して、第１のオーミック電極１１３と電気的に接続され、第１のダイオード１１６と第１の抵抗１１５とは並列に接続されている。第２の電極１１２が、第２のダイオード１１８と第２の抵抗１１７とを介して、第２のオーミック電極１１４と電気的に接続され、第２のダイオード１１８と第２の抵抗１１７とは並列に接続されている。第２のダイオード１１８のアノードは第２の電極１１２に、カソードは第２のオーミック電極１１４に接続されている。
このような構成とすることで、第４の実施形態に係るサージ保護素子が示すような高い電流を流せる能力に加え、対称構造を有しているため、正負両極性に対してクランプ電圧を有し、電流を通電できる。そのため、正負両極性の過電圧が印加されても、吸収することが可能となる。また、正負両極性に対し耐圧を有する双方向スイッチと本実施形態に係るサージ保護素子とを並列接続すれば、見掛け上の正負両極性のアバランシェ耐量を大幅に増加できる。
（第７の実施形態）
サージ保護素子とＧａＮ系トランジスタとを集積した第７の実施形態に係る半導体装置の構成を図９及び図１０を用いて説明する。
図９は、本実施形態に係る半導体装置のレイアウトを示す図である。ＧａＮ系トランジスタとして、例えば図１７に示したＧａＮ系トランジスタを集積できる。
なお、図９を、本実施形態、第８の実施形態及び第９の実施形態の説明に共通に用いる。
本実施形態に係る半導体装置は、図１７に示したＧａＮ系トランジスタの構造に加え、ソース電極１０５の上に配置され、ソース電極１０５と電気的に接続されたフィンガー状のソース電極配線１１９と、ソース電極配線１１９と電気的に接続されているソース電極パッド１２０と、ドレイン電極１０６の上に配置され、ドレイン電極１０６と電気的に接続されているフィンガー状のドレイン電極配線１２１と、ドレイン電極配線１２１と電気的に接続されているドレイン電極パッド１２２と、フィンガー状のゲート電極１０８と電気的に接続されているゲート電極配線１２３と、ゲート電極配線１２３と電気的に接続されているゲート電極パッド１２４とを備えている。
ソース電極配線１１９、ソース電極パッド１２０、ドレイン電極配線１２１、ドレイン電極パッド１２２及びゲート電極パッド１２４は、例えばＴｉとＡｕで構成されている。ゲート電極配線１２３は、例えばゲート電極１０８と同じＰｄとＡｕで構成されている。
図９の破線で示す領域の内側は活性領域１２５であり、その外側は不活性領域１２６である。不活性領域１２６では、例えば鉄（Ｆｅ）がＡｌＧａＮ層１０４表面から深さ約３００ｎｍまで注入されているため、高抵抗化され、電流が流れない状態になっている。そして、少なくとも活性領域１２５の一部を含むようにサージ保護素子が配置されるサージ保護素子領域１２７が設けられている。サージ保護素子領域１２７は、平面視において、例えば本実施形態に係るトランジスタのほぼ中央部に形成されている。
図１０は、本実施形態に係るサージ保護素子のレイアウトを示す図である。図９に示したサージ保護素子領域１２７の部分を詳細に記載したものが、図１０に示すサージ保護素子領域１２７に相当する。サージ保護素子領域１２７の内側に作られるサージ保護素子は、第１の実施形態で示した構造である。図１に示した第１の実施形態に係るサージ保護素子の断面図は、図１０のＡ−Ａ’の断面図に対応する。
サージ保護素子領域１２７の内側には、フィンガー状の第１の電極１１１が複数本配置され、フィンガー状の第２の電極１１２が複数本配置され、第１の電極１１１と第２の電極１１２は、交互に配置されている。
第１の電極１１１とソース電極配線１１９とは、第１の接続配線１２９によって電気的に接続され、第２の電極１１２とドレイン電極配線１２１とは、第２の接続配線１３０によって電気的に接続されている。
つまり、ソース電極１０５とサージ保護素子の第１の電極１１１とは電気的に接続され、ドレイン電極１０６とサージ保護素子の第２の電極１１２とは電気的に接続されている。
なお、第１の電極１１１とソース電極配線１１９とを電気的に直接接続する場合には第１の接続配線１２９は不要であり、第２の電極１１２とドレイン電極配線１２１とを電気的に直接接続する場合には第２の接続配線１３０は不要である。
また、サージ保護素子の活性領域１２８は、図９に示す活性領域１２５の一部である。
本実施形態によれば、ＧａＮ系トランジスタと第１の実施形態に係るサージ保護素子を同一基板上に集積できるため、見掛け上高いアバランシェ耐量を有する半導体装置が実現できる。また、特許文献２に示すようなＳｉ基板へダイオードを形成する追加プロセスが不要のため、プロセス工数の削減、低コスト化が可能となる。
（第８の実施形態）
サージ保護素子とＧａＮ系トランジスタとを集積した第８の実施形態に係る半導体装置の構成を図９、図１１及び図１２（ａ）（ｂ）（ｃ）を用いて説明する。
図１１は、本実施形態に係るサージ保護素子のレイアウトを示す図である。図９に示したサージ保護素子領域１２７が、図１１に示すサージ保護素子領域１２７の領域に対応する。サージ保護素子領域１２７の内側に作られるサージ保護素子の構造は、第２の実施形態で示した構造であり、図３で示したサージ保護素子の断面は、Ａ−Ａ’線の断面に相当する。
フィンガー状の第２の実施形態に係るサージ保護素子を１つのセルとすると、サージ保護素子領域１２７の内側には複数のセルが配置されている。また、本実施形態に係るサージ保護素子は、第２の実施形態に係るサージ保護素子に加え、第１のオーミック電極１１３の上に配置され、第１のオーミック電極１１３と電気的に接続されている第１のオーミック電極配線１３１と、第２のオーミック電極１１４の上に配置され、第２のオーミック電極１１４と電気的に接続されている第２のオーミック電極配線１３２とを備えている。
第１のオーミック電極配線１３１及び第２のオーミック電極配線１３２は、例えばＡｕとＴｉで構成される。第１のオーミック電極配線１３１はソース電極パッド１２０と電気的に接続され、第２のオーミック電極配線１３２はドレイン電極パッド１２２と電気的に接続されている。また、第１の電極１１１は、第３の接続配線１３３を介して第１のオーミック電極配線１３１と電気的に接続され、第２の電極１１２は、第４の接続配線１３４を介して第２のオーミック電極配線１３２と電気的に接続されている。
つまり、ソース電極１０５とサージ保護素子の第１のオーミック電極１１３とは電気的に接続され、ドレイン電極１０６とサージ保護素子の第２のオーミック電極１１４とは電気的に接続されている。
図１２（ａ）（ｂ）（ｃ）はそれぞれ、図１１のＢ−Ｂ’線の断面を示した図であり、第１のｐ型ＧａＮ層１０９のフィンガー先端部を示している。第１のｐ型ＧａＮ層１０９は、Ｆｅなどがイオン注入され高抵抗化された不活性領域１３５を含む。不活性領域１３５の深さは、ＧａＮ層１０３の一部に達している。
図１２（ａ）において、不活性領域１３５に囲まれた抵抗領域１４２の第１のｐ型ＧａＮ層１０９の上には、第１の電極１１１の一部と、第１の電極１１１と、例えば第１の電極１１１と同じ電極材料で構成された第３の電極１３６が配置されており、それぞれが、抵抗領域１４２内の第１のｐ型ＧａＮ層１０９とオーミック接合を形成している。このような構成とすることで、第２の実施形態に係るサージ保護素子の第１の抵抗１１５を第１のｐ型ＧａＮ層１０９によって構成できるため、抵抗を別なプロセスで作製することが不要となり、作製プロセスを簡略化できる。
第３の電極１３６は、第３の接続配線１３３を介して第１のオーミック電極配線１３１と電気的に接続されている。第３の電極１３６と第１のオーミック電極配線１３１とを電気的に直接接続する場合には第１の接続配線１２９は不要であり、第２の電極１１２と第２のオーミック電極配線１３２とを電気的に直接接続する場合には第２の接続配線１３０は不要である。
図１２（ｂ）において、不活性領域１３５に囲まれた抵抗領域１４２のＡｌＧａＮ層１０４の上には第４の電極１３７と第５の電極１３８とが配置されている。第１の電極１１１は第５の接続配線１３９を介して第４の電極１３７と電気的に接続されている。このような構成とすることで、第２の実施形態に係るサージ保護素子の第１の抵抗１１５を、ＡｌＧａＮ層１０４とＧａＮ層１０３とによって構成できるため、抵抗を別なプロセスで作製することが不要となり、作製プロセスを簡略化できる。
第５の電極１３８は第３の接続配線１３３を介して第１のオーミック電極配線１３１と電気的に接続されている。第４の電極１３７と第５の電極１３８は、第１のオーミック電極配線１３１と同様、例えばＡｕとＴｉで構成される。また、ＡｌＧａＮ層１０４、第４の電極１３７、第５の電極１３８、第１のｐ型ＧａＮ層１０９と第１の電極１１１の上には保護膜１４０が配置されている。
図１２（ｃ）において、抵抗領域１４２のＡｌＧａＮ層１０４の上には第６の電極１４１が配置されている。第１の電極１１１は第５の接続配線１３９を介して第６の電極１４１と電気的に接続されている。このような構成とすることで、第２の実施形態に係るサージ保護素子の第１の抵抗１１５を第６の電極１４１によって構成できるため、より低い抵抗値を設定することができ、半導体装置の設計自由度が高まる。
第６の電極１４１は第３の接続配線１３３を介して第１のオーミック電極配線１３１と電気的に接続されている。第６の電極１４１は、第１の電極１１１と同様、例えばＰｄとＡｕで構成される。また、ＡｌＧａＮ層１０４、第６の電極１４１、第１のｐ型ＧａＮ層１０９と第１の電極１１１の上には保護膜１４０が配置されている。
本実施形態によれば、ＧａＮトランジスタと第２の実施形態に係るサージ保護素子とを同一基板上に集積でき、見掛け上高いアバランシェ耐量を有するＧａＮトランジスタが実現できる。また、特許文献２に示すようなＳｉ基板へダイオードを形成する追加プロセスが不要のため、プロセス工数の削減、低コスト化が可能となる。
なお、第５の実施形態に係るサージ保護素子をＧａＮ系トランジスタと集積する場合、第１のオーミック電極配線１３１と第１の電極１１１と同様に、第２のオーミック電極配線１３２と第２の電極１１２とを電気的に接続すればよい。
（第９の実施形態）
サージ保護素子とＧａＮ系トランジスタとを集積した第９の実施形態に係る半導体装置の構成を図９、図１３及び図１４を用いて説明する。
図１３は、本実施形態に係るサージ保護素子のレイアウトを示す図である。図９に示したサージ保護素子領域１２７が、図１３に示すサージ保護素子領域１２７の領域に対応する。サージ保護素子領域１２７の内側に配置されるサージ保護素子の構造は、第３の実施形態で示した構造であり、図５で示したサージ保護素子の断面は、Ａ−Ａ’線の断面に相当する。
フィンガー状の第３の実施形態に係るサージ保護素子を１つのセルとすると、サージ保護素子領域１２７の内側には複数のセルが配置されている。また、本実施形態に係るサージ保護素子は、第３の実施形態に係るサージ保護素子に加え、第１のオーミック電極１１３の上に配置され、第１のオーミック電極１１３と電気的に接続されている第１のオーミック電極配線１３１と、第２のオーミック電極１１４の上に配置され、第２のオーミック電極１１４と電気的に接続されている第２のオーミック電極配線１３２を備えている。
第１のオーミック電極配線１３１及び第２のオーミック電極配線１３２は、例えばＡｕとＴｉで構成される。第１のオーミック電極配線１３１はソース電極パッド１２０と電気的に接続され、第２のオーミック電極配線１３２はドレイン電極パッド１２２と電気的に接続されている。第２の電極１１２は、第４の接続配線１３４を介して第２のオーミック電極配線１３２と電気的に接続されている。なお、第２の電極１１２と第２のオーミック電極配線１３２とを電気的に直接接続する場合には第４の接続配線１３４は不要である。
つまり、ソース電極１０５とサージ保護素子の第１のオーミック電極１１３とは電気的に接続され、ドレイン電極１０６とサージ保護素子の第２のオーミック電極１１４とは電気的に接続されている。
図１４（ａ）（ｂ）はそれぞれ、図１３のＣ−Ｃ’線の断面を示した図であり、図１３のダイオード領域１４４の断面図を示している。第１のｐ型ＧａＮ層１０９の一部とＡｌＧａＮ層１０４の一部及びＧａＮ層１０３の一部は、Ｆｅなどがイオン注入され、高抵抗化された不活性領域１４３を構成している。不活性領域１４３の深さは、ＧａＮ層１０３の一部に達している。
図１４（ａ）において、不活性領域１４３以外のダイオード領域１４４の第１のｐ型ＧａＮ層１０９の上には、第１の電極１１１の一部が配置されており、ダイオード領域１４４内の第１のｐ型ＧａＮ層１０９とオーミック接合を形成している。
このような構成とすることで、ダイオード領域１４４内で、第１の電極１１１をアノードとし、第１のオーミック電極１１３をカソードとするダイオードが形成できるため、ダイオードを別なプロセスで作製することが不要となり、作製プロセスを簡略化できる。なお、当該ダイオードが第３の実施形態に係るサージ保護素子の第１のダイオード１１６に相当する。
図１４（ｂ）において、不活性領域１４３以外のダイオード領域１４４のＡｌＧａＮ層１０４の上には、第１のｐ型ＧａＮ層１０９を介さず、第１の電極１１１の一部が配置されており、ショットキー接合を形成している。
このような構成とすることで、ダイオード領域１４４内で、第１の電極１１１をアノードとし、第１のオーミック電極１１３をカソードとするダイオードが形成できる。また、第１の電極１１１とＡｌＧａＮ層１０４との間に所望のオフセット値を有するダイオードとなるような電極材料を挿入することで、半導体装置の設計自由度が高まる。なお、当該ダイオードが第３の実施形態に係るサージ保護素子の第１のダイオード１１６に相当する。
本実施形態によれば、ＧａＮトランジスタと第３の実施形態に係るサージ保護素子を同一基板上に集積でき、見掛け上高いアバランシェ耐量を有するＧａＮトランジスタが実現できる。また、特許文献２に示すようなＳｉ基板へダイオードを形成する追加プロセスが不要のため、プロセス工数の削減、低コスト化が可能となる。
なお、第４の実施形態に係るサージ保護素子をＧａＮ系トランジスタと集積する場合、第８の実施形態に係るサージ保護素子の構造及び第９の実施形態に係るサージ保護素子の構造を同一基板上に形成すればよい。
さらに、第６の実施形態に係るサージ保護素子をＧａＮ系トランジスタと集積する場合、第８の実施形態及び第９の実施形態における第１のオーミック電極配線１３１と第１の電極１１１と同様に、第２のオーミック電極配線１３２と第２の電極１１２とを電気的に接続すればよい。
（第１０の実施形態）
サージ保護素子とＧａＮ系双方向スイッチを集積した第１０の実施形態に係る半導体装置の構成を図１５及び図１６を用いて説明する。
図１５は第１０の実施形態に係る半導体装置の平面図を示している。サージ保護素子領域２１５の構造は、例えば、図１０、図１１、図１２（ａ）（ｂ）（ｃ）に記載の構造と実質的に同じ構造を用いることが出来るため、詳細な説明は割愛する。
図１６は、図１５のＡ−Ａ’断面図を示す図である。第３のオーミック電極２０５と第４のゲート電極２０４との間に第３のゲート電極２０３が配置され、第３のゲート電極２０３と第４のオーミック電極２０６との間に第４のゲート電極２０４が配置されている。第３のゲート電極２０３とＡｌＧａＮ層１０４との間には第３のｐ型ＧａＮ層２０１が配置され、第４のゲート電極２０４とＡｌＧａＮ層１０４との間には第４のｐ型ＧａＮ層２０２が配置される。
第３のオーミック電極２０５と第４のオーミック電極２０６はそれぞれ、例えば、ＡｕとＴｉで構成される。第３のゲート電極２０３と第４のゲート電極２０４はそれぞれ、例えば、ＰｄとＡｕで構成される。
第１、第５、第６の実施形態に係るサージ保護素子は、対称構造を有しているため、正負両極性に対してクランプ電圧を有し、電流を通電できる。正負両極性に対し耐圧を有する双方向スイッチと第１、第５、第６の実施形態に係るサージ保護素子のいずれかのサージ保護素子を並列接続すれば、見掛け上の正負両極性のアバランシェ耐量を大幅に増加でき、且つ、双方向の電流を制御する双方向スイッチとしても動作可能な半導体装置を同一チップで構成できる。
第１の実施形態に係るサージ保護素子と並列に接続する場合、双方向スイッチの第３のオーミック電極２０５とサージ保護素子の第１の電極１１１とが第３のオーミック電極配線２０７を介して電気的に接続され、双方向スイッチの第４のオーミック電極２０６とサージ保護素子の第２の電極１１２とが第４のオーミック電極配線２０８を介して電気的に接続される。
第５又は第６の実施形態に係るサージ保護素子と並列に接続する場合、双方向スイッチの第３のオーミック電極２０５とサージ保護素子の第１のオーミック電極１１３とが第３のオーミック電極配線２０７を介して電気的に接続され、双方向スイッチの第４のオーミック電極２０６とサージ保護素子の第２のオーミック電極１１４とが第４のオーミック電極配線２０８を介して電気的に接続される。
なお、第７から第１０までの実施形態では、例えば半導体装置のほぼ中央部に、サージ保護素子を配置した例を示したが、その位置を中央部に限定しなくてもよい。さらに、少なくとも、１本のフィンガー状の第１の電極１１１及び第１のｐ型ＧａＮ層１０９と、１本のフィンガー状の第２の電極１１２及び第２のｐ型ＧａＮ層１１０で構成されたサージ保護素子を１つのセルとし、そのセルと、少なくともドレイン電極１０６、ソース電極１０５及びゲート電極１０８とで構成されるＧａＮトランジスタのセルとを交互に並べてもよい。複数のＧａＮトランジスタのセルに対し１つのサージ保護素子のセルといった並びで配置してもよい。このような構成にすることで、サージ保護素子で発生する発熱を分散できるので、サージ保護素子の電流をより高めることが可能である。
なお、第７から第１０までの実施形態では、ｐ型ＧａＮ層１０７を有するノーマリーオフ型ＧａＮトランジスタと集積する例を示したが、例えば、ｐ型ＧａＮ層１０７がなく、ゲート電極１０８がＡｌＧａＮ層１０４に直接接しているいわゆるＡｌＧａＮ／ＧａＮ電界効果トランジスタでもよい。また、例えば、ｐ型ＧａＮ層１０７の代わりに、二酸化ケイ素や窒化ケイ素、窒化アルミニウム、酸化アルミニウムなどの絶縁膜を配置したＭＩＳ型ＧａＮトランジスタでもよいし、ゲート電極１０８がｐ型ＧａＮ層１０７とショットキー接合を形成するＧａＮトランジスタでもよい。
なお、第１から第１０までの実施形態では、第１の電極１１１と第２の電極１１２の電極材料としてＰｄとＡｕを使用した例を示したが、ｐ型ＧａＮ層とオーミック接合する他の金属材料でもよく、例えば、ニッケル（Ｎｉ）や酸化インジウムスズ、酸化亜鉛インジウムスズ、酸化インジウムガリウムスズなどでもよい。
また、ｐ型半導体に第１のｐ型ＧａＮ層１０９と第２のｐ型ＧａＮ層１１０を使用した例を示したが、ＡｌＧａＮ層と格子整合する他の半導体材料でもよく、例えばｐ型ＡｌＧａＮ層、ｐ型ＩｎＧａＮ層でもよい。
また、Ｓｉ基板上に形成したＧａＮトランジスタとサージ保護素子の例を示したが、ＧａＮトランジスタが形成できる限り、他の基板でもよく、例えばサファイア基板や、炭化ケイ素（ＳｉＣ）基板、ＧａＮ基板でもよい。
また、バッファ層１０２は窒化アルミウム（ＡｌＮ）層で構成されたものでよく、その他にもバッファ層上に良好なＧａＮ結晶が形成できる限りはＧａＮあるいはいかなる組成比の窒化物半導体層であって良い。
また、少なくともＡｌＧａＮ層１０４の一部を覆うように窒化シリコン（ＳｉＮ）層やＡｌＮ層で覆われてもよい。このようにすることで、半導体装置及びＧａＮトランジスタを保護することが可能である。
本発明に係るサージ保護素子及び半導体装置は、電源やインバータなどの電力変換機器に利用されるパワー半導体として非常に有効である。
１０１ Ｓｉ基板
１０２ バッファ層
１０３ ＧａＮ層
１０４ ＡｌＧａＮ層
１０５ ソース電極
１０６ ドレイン電極
１０７ ｐ型ＧａＮ層
１０８ ゲート電極
１０９ 第１のｐ型ＧａＮ層
１１０ 第２のｐ型ＧａＮ層
１１１ 第１の電極
１１２ 第２の電極
１１３ 第１のオーミック電極
１１４ 第２のオーミック電極
１１５ 第１の抵抗
１１６ 第１のダイオード
１１７ 第２の抵抗
１１８ 第２のダイオード
１１９ ソース電極配線
１２０ ソース電極パッド
１２１ ドレイン電極配線
１２２ ドレイン電極パッド
１２３ ゲート電極配線
１２４ ゲート電極パッド
１２５ 活性領域
１２６ 不活性領域
１２７ サージ保護素子領域
１２８ サージ保護素子の活性領域
１２９ 第１の接続配線
１３０ 第２の接続配線
１３１ 第１のオーミック電極配線
１３２ 第２のオーミック電極配線
１３３ 第３の接続配線
１３４ 第４の接続配線
１３５ 不活性領域
１３６ 第３の電極
１３７ 第４の電極
１３８ 第５の電極
１３９ 第５の接続配線
１４０ 保護膜
１４１ 第６の電極
１４２ 抵抗領域
１４３ 不活性領域
１４４ ダイオード領域
２０１ 第３のｐ型ＧａＮ層
２０２ 第４のｐ型ＧａＮ層
２０３ 第３のゲート電極
２０４ 第４のゲート電極
２０５ 第３のオーミック電極
２０６ 第４のオーミック電極
２０７ 第３のオーミック電極配線
２０８ 第４のオーミック電極配線
２０９ 第３のゲート電極配線
２１０ 第４のゲート電極配線
２１１ 第３のゲート電極パッド
２１２ 第４のゲート電極パッド
２１３ 第３のオーミック電極パッド
２１４ 第４のオーミック電極パッド
２１５ サージ保護素子領域
２１６ 活性領域
２１７ 不活性領域
３０１ 第１の実施形態に係るサージ保護素子の電流電圧特性
３０２ ＧａＮトランジスタの電流電圧特性
４０１ 第２の実施形態に係るサージ保護素子の電流電圧特性

Claims (3)

  1. 基板と、
    前記基板の上に配置されたチャネルを有する窒化物半導体からなる半導体層積層体と、
    前期半導体層積層体は活性領域と不活性領域を含み、
    前記半導体層積層体上に配置された第１のｐ型半導体層及び第２のｐ型半導体層と、
    第１のｐ型半導体層の上に配置された第１の電極と、
    第２のｐ型半導体層の上に配置された第２の電極とを備え、
    前記第１の電極および前記第２の電極がフィンガー状に交互に配置されており、
    前記第１の電極および前記第２の電極の端部が前記不活性領域に形成されている、
    サージ保護素子。
  2. 第１電極と第２電極間の電圧が所定値以上となったとき、第２電極から第１電極に向かって電流が流れる請求項１に記載のサージ保護素子。
  3. 前記電圧の所定値は、第１のｐ型半導体層の内端部と第２のｐ型半導体層の内端部との距離によって設定することを特徴とする請求項２に記載のサージ保護素子。
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