JPWO2011064955A1 - 双方向スイッチ - Google Patents

双方向スイッチ Download PDF

Info

Publication number
JPWO2011064955A1
JPWO2011064955A1 JP2011543093A JP2011543093A JPWO2011064955A1 JP WO2011064955 A1 JPWO2011064955 A1 JP WO2011064955A1 JP 2011543093 A JP2011543093 A JP 2011543093A JP 2011543093 A JP2011543093 A JP 2011543093A JP WO2011064955 A1 JPWO2011064955 A1 JP WO2011064955A1
Authority
JP
Japan
Prior art keywords
electrode
ohmic electrode
semiconductor layer
substrate
ohmic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011543093A
Other languages
English (en)
Inventor
竜夫 森田
竜夫 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Publication of JPWO2011064955A1 publication Critical patent/JPWO2011064955A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

双方向スイッチは、半導体素子１０１と、基板電位安定化部１０２とを備えている。半導体素子１０１は、第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極とを有する。基板電位安定化部１０２は、基板の電位を、第１のオーミック電極の電位及び第２のオーミック電極の電位のうちの高い方の電位よりも低い電位とする。

Description

本開示は双方向スイッチに関し、特に導電性基板の上に形成された窒化物半導体からなる双方向スイッチに関する。
双方向スイッチは、双方向に電流を通電し、正負両極性の電圧に対して耐圧を有するスイッチであり、高効率に電力変換が可能なマトリックスコンバータのメインスイッチ及び半導体リレーのメインスイッチ等として用いられている。
双方向スイッチにおいては、スイッチング時の過渡的な電圧と電流の積によるスイッチング損失及びオン状態の際に半導体素子自体の抵抗（オン抵抗と呼ぶ）により消費される導通損失を低減することが重要である。しかし、シリコン（Ｓｉ）を材料とする半導体素子を用いて双方向スイッチを形成する場合には、Ｓｉの材料限界のためにオン抵抗をこれ以上低減することが困難である。
材料限界を打破して導通損失を低減するために、ＧａＮに代表される窒化物系半導体又は炭化珪素（ＳｉＣ）等のワイドギャップ半導体を用いた半導体素子の導入が検討されている。ワイドギャップ半導体は絶縁破壊電界がＳｉと比べて約１桁高く、特に、窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）とのヘテロ接合界面には自発分極及びピエゾ分極により電荷が生じる。これにより、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度と１０００ｃｍ2Ｖ／ｓｅｃ以上の高移動度の２次元電子ガス（２ＤＥＧ）層が形成される。このため、ＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ）は、低オン抵抗及び高耐圧を実現するパワースイッチングトランジスタとして期待されている。
特に、ＡｌＧａＮ／ＧａＮ−ＨＦＥＴをデュアルゲート構造とすることにより、１つの半導体素子により、双方向スイッチを形成することが可能となる（例えば、特許文献１を参照。）。デュアルゲートのＨＦＥＴは、互いに逆方向に直列に接続した２個のトランジスタと等価であり、第１のオーミック電極側から第２のオーミック電極側へ流れる電流も、第２のオーミック電極側から第１のオーミック電極側へ流れる電流も共に制御することができる。このため、パワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）又はＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等のパワートランジスタを複数個組み合わた従来の双方向スイッチよりも小型化することができる。また、２個のＭＯＳＦＥＴを直列接続して双方向スイッチを実現する場合と比べて、オン抵抗を小さくすることができるという利点も得られる。
さらに、ＭＯＳＦＥＴ及びＩＧＢＴは一般的に逆方向耐圧が低い。このため、例えばＩＧＢＴを用いて双方向スイッチを実現する場合には、２個のＩＧＢＴを互いに逆方向に並列に接続すると共に、各ＩＧＢＴにダイオードを直列に接続することが必要となる。パワーＭＯＳＦＥＴの場合も同様である。しかし、ワイドギャップ半導体を用いたデュアルゲートＨＦＥＴは、逆方向耐圧が高いためダイオードが不要となる。このため、ダイオードのオン抵抗によって生じる損失が発生しないという利点も得られる。
米国特許出願公開２００５／０１８９５６号明細書
しかしながら、前記のデュアルゲートＨＦＥＴを用いた双方向スイッチには以下のような問題があることを本願発明者は見出した。デュアルゲートＨＦＥＴは入手が容易で且つ安価なＳｉ基板等の上に形成することが好ましい。しかし、Ｓｉ基板等の導電性基板の上にデュアルゲートＨＦＥＴを形成すると、基板の電位が定まらないため、双方向スイッチの動作が不安定となる。第１のオーミック電極又は第２のオーミック電極と基板とを接続することにより基板の電位を固定することは可能である。しかし、この場合には電位的に非対称となり、双方向スイッチの動作が不安定になるという問題が生じる。
本開示は、前記の問題を解決し、ワイドギャップ半導体を導電性基板の上に形成した場合においても安定して動作する双方向スイッチを実現できるようにすることを目的とする。
前記の目的を達成するため、本開示は双方向スイッチを、第１のオーミック電極の電位及び第２のオーミック電極の電位のうち低い方の電位と近い電位を基板に印加する基板電位安定化部を備えた構成とする。
具体的に、例示の双方向スイッチは、基板の上に形成され、半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極とを有する半導体素子と、基板の電位を第１のオーミック電極の電位及び第２のオーミック電極の電位のうちの高い方の電位よりも低い電位とする基板電位安定化部とを備えている。
例示の双方向スイッチは、基板電位安定化部を備え、基板の電位を第１のオーミック電極の電位及び第２のオーミック電極の電位のうちの高い方の電位よりも低い電位とする。このため、基板の電位が不安定となることがなく、安定して動作する双方向スイッチを実現できる。また、基板の電位が第１のオーミック電極の電位又は第２のオーミック電極の電位に固定されている場合と異なり、半導体素子の電位的な非対称性が大きくなり動作が不安定になるということも防ぐことができる。
例示の双方向スイッチにおいて、半導体素子は、基板の半導体層積層体と反対側の面に形成された裏面電極を有し、基板電位安定化部は、カソードが第１のオーミック電極と接続され、アノードが裏面電極と接続された第１のダイオードと、カソードが第２のオーミック電極と接続され、アノードが裏面電極と接続された第２のダイオードとを有している構成とすればよい。このような構成とすることにより、基板の電位を第１のオーミック電極の電位及び第２のオーミック電極の電位のうちの低い方の電位よりもダイオードの順方向立ち上がり電圧の分だけ高い電位とすることができる。
例示の双方向スイッチにおいて、基板電位安定化部は、第１のダイオードと並列に接続された第１の抵抗素子と、第２のダイオードと並列に接続された第２の抵抗素子とを有していてもよい。
例示の双方向スイッチにおいて、基板電位安定化部は、カソードが第１のオーミック電極と接続され、アノードが基板と接続された第１のダイオードと、カソードが第２のオーミック電極と接続され、アノードが基板と接続された第２のダイオードとを有し第１のダイオードのアノードは、半導体層積層体の上に形成された第１のアノード電極であり、第２のダイオードのアノードは、半導体層積層体の上に形成された第２のアノード電極であり、第１のアノード電極及び第２のアノード電極は、半導体層積層体を貫通する貫通配線を介して基板と接続されている構成としてもよい。このような構成とすることにより、半導体素子と基板電位安定化部とを一体化できる。
例示の双方向スイッチにおいて、基板電位安定化部は、第１のアノード電極と第１のオーミック電極とを接続する第１の抵抗素子と、第２のアノード電極と第２のオーミック電極とを接続する第２の抵抗素子とを有し、半導体層積層体は、他の領域よりも高抵抗化された不活性領域を有し、第１の抵抗素子は、不活性領域の上に形成され、第１のオーミック電極及び第１のアノード電極と接する抵抗膜からなり、第２の抵抗素子は、不活性領域の上に形成され、第２のオーミック電極及び第２のアノード電極と接する抵抗膜からなる構成としてもよい。
例示の双方向スイッチにおいて、第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、第２のゲート電極は、複数の第２のゲート電極フィンガーを有し、半導体素子は、第１のオーミック電極フィンガーと第２のオーミック電極フィンガーとの間に第１のゲート電極フィンガー及び第２のゲート電極フィンガーが順次配置された複数のダブルゲートトランジスタユニットを有し、基板電位安定化部は、第１のオーミック電極フィンガーと第２のオーミック電極フィンガーとの間に第１のアノード電極及び第２のアノード電極が順次配置されたダイオードユニットを有している構成としてもよい。
例示の双方向スイッチにおいて、半導体層積層体は、基板の主面と平行に電子が走行するチャネル領域を有し、基板電位安定化部は、半導体層積層体の上に形成された第３のオーミック電極、第４のオーミック電極及び第３のオーミック電極と第４のオーミック電極との間に形成された第３のゲート電極を含むノーマリオフ型のトランジスタと、第１のオーミック電極と第３のゲート電極との間に接続された第１の抵抗素子と、第２のオーミック電極と第３のゲート電極との間に接続された第２の抵抗素子とを有し、第３のオーミック電極は第１のオーミック電極と接続され、第４のオーミック電極は第２のオーミック電極と接続され、第３のゲート電極は、半導体層積層体を貫通し且つチャネル領域と絶縁された貫通配線を介して基板と接続されている構成としてもよい。このような構成とすることにより、半導体素子と基板電位安定化部とを一体化できる。
例示の双方向スイッチにおいて、基板電位安定化部は、半導体層積層体と第３のゲート電極との間に形成されたｐ型窒化物半導体層を有していてもよい。
例示の双方向スイッチにおいて、半導体層積層体は、他の領域と比べて高抵抗化された不活性領域を有し、貫通配線は、不活性領域に形成すればよい。
例示の双方向スイッチにおいて、第１の抵抗素子は、不活性領域の上に形成され、第１のオーミック電極及び第３のゲート電極と接する抵抗膜からなり、第２の抵抗素子は、不活性領域の上に形成され、第２のオーミック電極及び第３のゲート電極と接する抵抗膜からなる構成としてもよい。
例示の双方向スイッチにおいて、第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、第２のゲート電極は、複数の第２のゲート電極フィンガーを有し、半導体素子は、第１のオーミック電極フィンガーと第２のオーミック電極フィンガーとの間に第１のゲート電極フィンガー及び第２のゲート電極フィンガーが順次配置された複数のダブルゲートトランジスタユニットを有し、基板電位安定化部は、第１のオーミック電極フィンガーと、第２のオーミック電極フィンガーとの間に第３のゲート電極が配置されたシングルゲートトランジスタユニットを有し、シングルゲートトランジスタユニットを構成する第１のオーミック電極フィンガーは、第３のオーミック電極であり、シングルゲートトランジスタユニットを構成する第２のオーミック電極フィンガーは、第４のオーミック電極である構成としてもよい。
例示の双方向スイッチにおいて、半導体層積層体は、第１の半導体層及び該第１の半導体層の上に形成された第２の半導体層と、第３のゲート電極の下側において、第２の半導体層を貫通し第２の半導体層と第１の半導体層との界面よりも基板側に達し、第１の半導体層及び第２の半導体層の他の部分と比べて抵抗値が高い高抵抗領域とを有している構成としてもよい。
本開示の双方向スイッチによれば、ワイドギャップ半導体を導電性基板の上に形成した場合においても安定して動作する双方向スイッチを実現できる。
（ａ）及び（ｂ）は一実施形態に係る双方向スイッチの概要を示す回路図である。 一実施形態に係る双方向スイッチに用いる半導体素子を示す断面図である。 一実施形態に係る双方向スイッチに用いる半導体素子を示す平面図である。 一実施形態に係る双方向スイッチに用いる半導体素子のパッケージを示す平面図である。 一実施形態に係る双方向スイッチの基板電位安定化部の具体例を示す回路図である。 （ａ）及び（ｂ）は、一実施形態に係る双方向スイッチの変形例であり、（ａ）は平面図であり、（ｂ）はダイオードユニットを拡大して示す断面図である。 一実施形態に係る双方向スイッチの基板電位安定化部の変形例を示す図である。 一実施形態に係る双方向スイッチの基板電位安定化部の変形例を示す図である。 （ａ）〜（ｄ）は、一実施形態に係る双方向スイッチの変形例であり、（ａ）は平面図であり、（ｂ）はシングルゲートトランジスタユニットを拡大して示す平面図であり、（ｃ）は（ｂ）のIXｃ−IXｃ線における断面図であり、（ｄ）は（ｃ）のIXｄ−IXｄ線における断面図である。
一実施形態について図面を参照して説明する。図１は本実施形態の双方向スイッチの回路構成を示している。図１に示すように本実施形態の双方向スイッチ１００は、半導体素子１０１と、半導体素子１０１の動作を制御する制御部１０２と、半導体素子１０１の基板電位を安定化する基板電位安定化部１０３とを備えている。
制御部１０２は、半導体素子１０１の端子Ｓ１と端子Ｇ１との間及び端子Ｓ２と端子Ｇ２との間に印加するバイアス電圧を制御する。これにより、半導体素子１０１の端子Ｓ１と端子Ｓ２との間にどちらの向きにも電流を通電したり、遮断したりすることとが可能となる。このため、半導体素子１０１の端子Ｓ１と端子Ｓ２との間に、接続された負荷１０５及び交流電源１０６を接続することにより、負荷１０５の動作を制御することが可能となる。
基板電位安定化部１０３は、第１のスイッチ１３１と第２のスイッチ１３２とを有している。図１（ａ）に示すように、半導体素子１０１の端子Ｓ２の電位が端子Ｓ１の電位よりも高い場合には、第１のスイッチ１３１を短絡状態とし、第２のスイッチ１３２を開放状態とする。これにより、基板端子ＳＵＢの電位は端子Ｓ１の電位とほぼ等しくなる。一方、図１（ｂ）に示すように半導体素子１０１の端子Ｓ２の電位が端子Ｓ１の電位よりも低い場合には、第１のスイッチ１３１を開放状態とし、第２のスイッチ１３２を短絡状態とする。これにより、基板端子ＳＵＢの電位は端子Ｓ２の電位とほぼ等しくなる。このように、半導体素子１０１の基板端子ＳＵＢの電位は、端子Ｓ１及び端子Ｓ２のうちの電位が低い方の端子の電位とほぼ同じとなる。このように、半導体素子１０１の基板の電位が定まるため双方向スイッチを安定に動作させることが可能となる。また、端子Ｓ１及び端子Ｓ２のうちの電位が低い方の電位と、基板端子ＳＵＢの電位との電位差が大きくなることがない。このため、半導体素子１０１の電位的な非対称性が増大することを抑え、双方向スイッチの動作を安定させることが可能となる。
また、基板端子ＳＵＢと端子Ｓ１又は端子Ｓ２とを接続した場合と異なり、半導体素子１０１を構成する半導体層が高い双方向耐圧を有している必要がない。端子Ｓ２の電位は端子Ｓ１の電位に対して正の大きな値となる場合と、負の大きな値となる場合がある。このため、例えば基板端子ＳＵＢと端子Ｓ１とを直結した場合には、基板端子ＳＵＢと端子Ｓ２との間に正負両極性の大きな電圧が加わる。従って、半導体素子１０１を構成する半導体層が両極性に対して耐圧を有するいわゆる双方向耐圧を有するようにしなければならない。しかし、本実施形態のような基板電位安定化部１０３を設けることにより、基板端子ＳＵＢの電位は、端子Ｓ１の電位及び端子Ｓ２の電位のうちの低い方の電位とほぼ等しくなる。これにより、半導体素子１０１を構成する半導体層に、非対称な耐圧特性の半導体層を用いることができるという利点が得られる。
以下に、本実施形態の双方向スイッチについてさらに具体的に説明する。まず、半導体素子１０１の構成について説明する。図２は、制御部１０２を接続した半導体素子１０１の断面構成を示している。
図２に示すように、半導体素子１０１は、導電性のシリコン（Ｓｉ）基板１１１の上に形成された厚さが約１μｍのバッファ層１１２と、バッファ層１１２の上に形成された半導体層積層体１１３とを有している。バッファ層１１２は、交互に積層された厚さが１０ｎｍ程度の窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍ程度の窒化ガリウム（ＧａＮ）とからなる。半導体層積層体１１３は、基板側から順次積層された第１の半導体層１１４と第１の半導体層１１４と比べてバンドギャップが大きい第２の半導体層１１５とを有している。本実施形態においては、第１の半導体層１１４は、厚さが２μｍ程度のアンドープの窒化ガリウム（ＧａＮ）層であり、第２の半導体層１１５は、厚さが２０ｎｍ程度のｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層である。
ＧａＮからなる第１の半導体層１１４とＡｌＧａＮからなる第２の半導体層１１５のヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０13ｃｍ-2以上で且つ移動度が１０００ｃｍ2Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
半導体層積層体１１３の上には、互いに間隔をおいて第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂとが形成されている。第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。図２においては、コンタクト抵抗を低減するために、第２の半導体層１１５の一部を除去すると共に第１の半導体層１１４を４０ｎｍ程度掘り下げて、第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂが第１の半導体層１１４と第２の半導体層１１５との界面に接するように形成した例を示している。なお、第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂは、第２の半導体層１１５の上に形成してもよい。
第１のオーミック電極１１６Ａの上に、ＡｕとＴｉからなるＳ１電極配線１５１Ａが形成されており、第１のオーミック電極１１６Ａと電気的に接続されている。第２のオーミック電極１１６Ｂの上にＡｕとＴｉからなるＳ２電極配線１５１Ｂが形成されており、第２のオーミック電極１１６Ｂと電気的に接続されている。
第２の半導体層１１５の上における第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂとの間の領域には、第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂが互いに間隔をおいて選択的に形成されている。第１のｐ型半導体層１１９Ａの上には第１のゲート電極１１８Ａが形成され、第２のｐ型半導体層１１９Ｂの上には第２のゲート電極１１８Ｂが形成されている。第１のゲート電極１１８Ａ及び第２のゲート電極１１８Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）との積層体からなり、第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂとオーミック接触している。
Ｓ１電極配線１５１Ａ、第１のオーミック電極１１６Ａ、第２の半導体層１１５、第１のｐ型半導体層１１９Ａ、第１のゲート電極１１８Ａ、第２のｐ型半導体層１１９Ｂ、第２のゲート電極１１８Ｂ、第２のオーミック電極１１６Ｂ及びＳ２電極配線１５１Ｂを覆うように窒化シリコン（ＳｉＮ）からなる保護膜１４１が形成されている。
Ｓｉ基板１１１の裏面には、ニッケル（Ｎｉ）とクロム（Ｃｒ）と銀（Ａｇ）とが積層された厚さ８００ｎｍ程度の裏面電極１５３が形成されており、裏面電極１５３はＳｉ基板１１１とオーミック接合している。
第１のオーミック電極１１６Ａと接続された端子、第１のゲート電極１１８Ａと接続された端子、第２のゲート電極１１８Ｂと接続された端子及び第２のオーミック電極１１６Ｂと接続された端子は、それぞれ図１の端子Ｓ１、端子Ｇ１、端子Ｇ２及び端子Ｓ２と対応する。また、裏面電極と接続された端子は、図１の基板端子ＳＵＢと対応する。
第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂは、それぞれ厚さが３００ｎｍ程度で、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂと、第２の半導体層１１５とによりｐｎ接合がそれぞれ形成される。これにより、第１のオーミック電極１１６Ａと第１のゲート電極１１８Ａ間との電圧が例えば０Ｖ以下の場合には、第１のｐ型半導体層１１９Ａからチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができる。同様に、第２のオーミック電極１１６Ｂと第２のゲート電極１１８Ｂ間との電圧が例えば０Ｖ以下の場合には、第２のｐ型半導体層１１９Ｂからチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができる。従って、いわゆるノーマリーオフ動作をする半導体素子が実現できる。また、第１のｐ型半導体層１１９Ａと第２のｐ型半導体層１１９Ｂとの間の距離は、第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂに印加される最大電圧に耐えられるように設計する。
制御部１０２は、端子Ｓ１と端子Ｇ１との間に接続された第１の電源１２１と、端子Ｓ２と端子Ｇ２との間に接続された第２の電源１２２とを有している。本実施形態における第１の電源１２１及び第２の電源１２２は、出力電圧を変化させることができる可変電源である。なお、第１の電源１２１及び第２の電源１２２は、可変電源に代えて電源を内蔵するゲート回路等としてもよい。
第１の電源１２１の電圧を第１のゲート電極１１８Ａの閾値電圧よりも低くして、第１のゲート電極１１８Ａの下側に空乏層が広がるようにし、第２の電源１２２の電圧を第２のゲート電極１１８Ｂの閾値電圧よりも低くして、第２のゲート電極１１８Ｂの下側に空乏層が広がるようにする。このようにすれば、第１のオーミック電極１１６Ａである端子Ｓ１と第２のオーミック電極１１６Ｂである端子Ｓ２との間にはどちらの方向にも電流が流れない。第１の電源１２１の電圧を第１のゲート電極１１８Ａの閾値電圧以上とし、第２の電源１２２の電圧を第２のゲート電極１１８Ｂの閾値電圧以上とすれば、端子Ｓ１と端子Ｓ２との間には双方向に電流を流すことができる。第１の電源１２１の電圧を第１のゲート電極１１８Ａの閾値電圧以上とし、第２の電源１２２の電圧を第２のゲート電極１１８Ｂの閾値電圧よりも低くとすれば、端子Ｓ１から端子Ｓ２は電流が流れないが、端子Ｓ２から端子Ｓ１へは電流が流れる。第１の電源１２１の電圧を第１のゲート電極１１８Ａの閾値電圧よりも低くし、第２の電源１２２の電圧を第１のゲート電極１１８Ａの閾値電圧以上とすれば、端子Ｓ１から端子Ｓ２へは電流が流れるが、端子Ｓ２から端子Ｓ１へは電流が流れない。
半導体素子１０１は、電流容量を増大させるためにマルチフィンガー型とすることが一般的である。図３は、半導体素子１０１をマルチフィンガー型とした場合の平面構成を示している。図３に示すように半導体層積層体１１３は、活性領域１７０と活性領域１７０を囲む不活性領域１７１とを有している。不活性領域１７１は、鉄（Ｆｅ）が拡散した領域であり、活性領域よりも高抵抗化された領域である。Ｆｅの拡散は、イオン注入により行い、半導体層積層体１１３の表面から約４００ｎｍの深さまでＦｅを拡散させればよい。活性領域１７０には、複数のフィンガーを有する第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂとが形成されている。第１のオーミック電極１１６Ａのフィンガーと第２のオーミック電極１１６Ｂのフィンガーとは、互いに並行に且つ交互に形成されている。但し、図３においては、第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂは、Ｓ１電極配線１５１Ａ及びＳ２電極配線１５１Ｂの下側に隠れている。第１のオーミック電極１１６Ａのフィンガーと第２のオーミック電極１１６Ｂのフィンガーとの間の領域には、第１のゲート電極１１８Ａのフィンガー及び第２のゲート電極１１８Ｂのフィンガーがそれぞれ形成されている。これにより、それぞれが第１のオーミック電極１１６Ａのフィンガー、第１のゲート電極１１８Ａのフィンガー、第２のゲート電極１１８Ｂ及び第２のオーミック電極１１６Ｂを有する複数のダブルゲートトランジスタユニット２０１が形成されている。ダブルゲートトランジスタユニット２０１は交互に反転して配置されている。このため、隣接するダブルゲートトランジスタユニット２０１は、第１のオーミック電極１１６Ａのフィンガー又は第２のオーミック電極１１６Ｂのフィンガーを共有している。図３においては図示を省略しているが、第１のゲート電極１１８Ａのフィンガー及び第２のゲート電極１１８Ｂのフィンガーは、それぞれ第１のｐ型半導体層及び第２のｐ型半導体層の上に形成されており、各ダブルゲートトランジスタユニット２０１の断面構成は図２と同じになる。
不活性領域１７１の上には、ＴｉとＡｕからなるＳ１電極パッド１６１Ａ、Ｓ２電極パッド１６１Ｂ、Ｇ１電極パッド１６２Ａ、Ｇ２電極パッド１６２Ｂが形成されている。Ｓ１電極パッド１６１ＡはＳ１電極配線１５１Ａを介して第１のオーミック電極１１６Ａの各フィンガーと接続されており、Ｓ２電極パッド１６１ＢはＳ２電極配線１５１Ｂを介して第２のオーミック電極１１６Ｂの各フィンガーと接続されている。Ｇ１電極パッド１６２ＡはＧ１電極配線１５２Ａを介して第１のゲート電極１１８Ａの各フィンガーと接続されており、Ｇ２電極パッド１６２ＢはＧ２電極配線１５２Ｂを介して第２のゲート電極１１８Ｂの各フィンガーと接続されている。Ｇ１電極配線５２Ａ及びＧ２電極配線５２Ｂは、第１のゲート電極又は第２のゲート電極と同じ材料により形成されていることが好ましい。
図４は、図３に示す半導体素子１０１をパッケージに収容した例を示している。図４に示すように、半導体素子１０１は、５ピンの半導体パッケージに収められている。半導体素子１０１は、ＳＵＢ端子リード２８３と一体となったダイパッド２７１の上に搭載されている。半導体素子１０１の裏面電極とダイパッド２７１とは、はんだ等により接合されており、ＳＵＢ端子リード２８３は半導体素子１０１の基板端子ＳＵＢと対応する。Ｓ２端子リード２８１は、ワイヤ２９１を介してＳ２電極パッド１６１Ｂと接続されており、端子Ｓ２と対応する。Ｇ２端子リード２８２は、ワイヤ２９２を介してＧ２電極パッド１６２Ｂと接続されており、端子Ｇ２と対応する。Ｇ１端子リード２８４は、ワイヤ２９４を介してＧ１電極パッド１６２Ａと接続されており、端子Ｇ１と対応する。Ｓ１端子リード２８５は、ワイヤ２９５を介してＳ１電極パッド１６１Ａと接続されており、端子Ｓ１と対応する。
半導体素子１０１、ダイパッド２７１、ワイヤ２９１、ワイヤ２９２、ワイヤ２９４、ワイヤ２９５、Ｓ２端子リード２８１の一部、Ｇ２端子リード２８２の一部、ＳＵＢ端子リード２８３の一部、Ｇ１端子リード２８４の一部、Ｓ１端子リード２８５の一部を覆うように、樹脂２８６が形成されている。放熱性を向上させるために、ダイパッド２７１の半導体素子１０１が搭載されている面と反対側の面（裏面）は樹脂２８６により覆わないようにしてもよい。また、外部の冷却装置で冷却する際に、冷却装置とダイパッド２７１とを電気的に絶縁するため、ダイパッド２７１の裏面を樹脂２８６で覆い、樹脂２８６の一部を介して半導体素子１０を冷却してもよい。なお、より放熱性を高めるため、ダイパッド２７１と冷却装置との絶縁を樹脂２８６ではなく、別な部材により確保してもよい。この場合には、ダイパッド２７１の裏面を樹脂２８６により覆わない構成としてもよい。
以上のような構成の半導体素子１０１及び制御部１０２と、基板電位安定化部１０３とを組み合わせることにより、基板端子ＳＵＢの電位を端子Ｓ１及び端子Ｓ２のうちの電位が低い方の電位とすることができる。これにより、半導体素子１０１の基板１１１の電位を安定にすることができ、双方向スイッチを安定に動作させることが可能となる。また、例えば、第１のオーミック電極１１６Ａと基板１１１とを直接接続した場合には、第１のオーミック電極１１６Ａの電位が第２のオーミック電極１１６Ｂの電位よりも低い場合には、基板１１１の電位も第２のオーミック電極の電位よりも低くなる。一方、第１のオーミック電極１１６Ａの電位が第２のオーミック電極１１６Ｂの電位よりも高い場合には、基板１１１の電位も第２のオーミック電極の電位よりも高くなる。このため、半導体層積層体１１３は第２のオーミック電極１１６Ｂから基板１１１への方向と、基板１１１から第２のオーミック電極１１６Ｂへの方向との双方向の耐圧を有している必要がある。第２のオーミック電極１１６Ｂと基板１１１とを直接接続した場合も同様に半導体層積層体１１３は双方向の耐圧を必要とする。しかし、本実施形態の基板電位安定化部１０３を用いた場合には、基板１１１の電位が第１のオーミック電極１１６Ａ又は第２のオーミック電極１１６Ｂの電位よりも高くなることはない。従って、半導体層積層体１１３が双方向の大きな耐圧を有している必要はない。少なくとも、第１のオーミック電極１１６Ａ又は第２のオーミック電極１１６Ｂの電位が基板１１１の電位よりも高い場合に破壊が生じない、非対称な耐圧特性を有する半導体層積層体でもよい。さらに、一般的なＡｌＧａＮ／ＧａＮ−ＨＦＥＴにおけるソースと基板とを接続した状態と同じ状態となるので、ゲート近傍における電界集中を緩和し、電流コラプスを抑制する効果も得られる。
基板電位安定化部１０３は、基板１１１と、第１のオーミック電極１１６Ａ及び第２のオーミック電極との間に、半導体層積層体１１３の耐圧を超える負方向の大きな電位差が発生しないようにすることができる。このため、基板１１１の電位を第１のオーミック電極１１６Ａの電位及び第２のオーミック電極１１６Ｂの電位のうちの低い方の電位と等しくする必要はない。基板１１１の電位を、第１のオーミック電極１１６Ａの電位及び第２のオーミック電極１１６Ｂの電位のうちの低い方の電位以上で且つ基板１１１の電位と第１のオーミック電極１１６Ａの電位及び第２のオーミック電極１１６Ｂの電位のうちの低い方の電位との電位差が半導体層積層体１１３の負方向の耐圧以下となるようにすればよい。
図５は、基板電位安定化部１０３の具体的な回路構成の例を示している。図５に示すように基板電位安定化部１０３は、第１のスイッチを第１のダイオード１３３及び第１の抵抗１３４により構成し、第２のスイッチ１３２を第２のダイオード１３５及び第２の抵抗１３６により構成している。第１のダイオード１３３は基板端子ＳＵＢと端子Ｓ１との間に接続され、第２のダイオード１３５は基板端子ＳＵＢと端子Ｓ２との間に接続されている。第１の抵抗１３４は第１のダイオード１３３と並列接続されており、第２の抵抗１３６は第２のダイオード１３５と並列接続されている。第１のダイオード１３３及び第２のダイオード１３５は、半導体素子１０１に印加される電圧に対して十分に耐圧を有するものを使用する。
以下に、図５に示す基板電位安定化部１０３の動作について説明する。端子Ｓ２の電位が端子Ｓ１よりも高い場合、端子Ｓ２から端子Ｓ１へ第２の抵抗１３６と第１のダイオード１３３とを介して微小な電流が流れる。第１のダイオード１３３には順方向に微小な電流が流れるため、ダイオードの順方向立上り電圧に相当する電位が第１のダイオード１３３に発生する。例えばＳｉダイオードの場合、一般に０．６Ｖ程度の電位が発生するので、端子Ｓ１の電位と比較して０．６Ｖ程度高い電位を基板端子ＳＵＢに印加することができ、基板の電位を安定化させることができる。
端子Ｓ２の電位が端子Ｓ１よりも低い場合、端子Ｓ１から第１の抵抗１３４と第２のダイオード１３５とを介して端子Ｓ２へ微小な電流が流れる。第２のダイオード１３５には順方向に微小な電流が流れるので、ダイオードの順方向立上り電圧に相当する電位が第２のダイオード１３５に発生する。従って、端子Ｓ２の電位と比較して０．６Ｖ程度高い電位を基板端子ＳＵＢに印加することができ、基板の電位を安定化させることができる。
なお、第１の抵抗１３４又は第２の抵抗１３６により流れる微小電流と同程度のリーク電流が、第１のダイオード１３３及び第２のダイオード１３５に発生する場合には、第１の抵抗１３４及び第２の抵抗１３６はなくてもよい。
第１のダイオード１３３及び第２のダイオード１３５は、半導体素子１０１と同じ基板の上に形成することも可能である。この場合、例えば、図６（ａ）及び（ｂ）に示すような構成とすれば、外部に配線を形成する必要がない。図６（ａ）に平面構成を示すように複数のダブルゲートトランジスタユニット２０１と共に、第１のダイオード及び第２のダイオードを有するダイオードユニット２０２が形成されている。ダイオードユニット２０２は、図６（ｂ）に断面構成を示すように第１のオーミック電極１１６Ａのフィンガーと第２のオーミック電極１１６Ｂのフィンガーとの間に形成された第１のアノード電極１９１Ａ及び第２のアノード電極１９１Ｂを有している。第１のアノード電極１９１Ａ及び第２のアノード電極１９１Ｂは、ニッケル（Ｎｉ）又はパラジウム（Ｐｄ）等からならなり、２ＤＥＧ層とショットキー接合を形成している。これにより、第１のアノード電極１９１Ａと２ＤＥＧ層とによりショットキーダイオードである第１のダイオードが形成され、第２のアノード電極１９１Ｂと２ＤＥＧ層とによりショットキーダイオードである第２のダイオードとが形成される。第１のダイオードのカソードは２ＤＥＧ層により第１のオーミック電極１１６Ａと接続され、第２のダイオードのカソードは２ＤＥＧ層により第２のオーミック電極１１６Ｂと接続されている。
第１のアノード電極１９１Ａ及び第２のアノード電極１９１Ｂは、半導体層積層体１１３を貫通し基板１１１を露出する溝部の側面及び底面と、溝部近傍の半導体層積層体１１３の上を覆うように形成されている。これにより、第１のアノード電極１９１Ａ及び第２のアノード電極１９１Ｂを効率よく２ＤＥＧ層とショットキー接合させることができる。また、溝部の側面及び底面を覆う部分が第１のアノード電極１９１Ａ及び第２のアノード電極１９１Ｂと基板１１１とを接続するビアである貫通配線１９１Ｃとなる。このため、外部に配線を設けることなく、第１のダイオード及び第２のダイオードのアノードを基板１１１と接続することができる。
第１のアノード電極１９１Ａ及び第２のアノード電極１９１Ｂと、これらと一体となった貫通配線１９１Ｃとは、活性領域１７０を横切るように形成されている。このため、第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂとが２ＤＥＧ層により短絡することはない。
なお、図５に記載した第１の抵抗１３４と第２の抵抗１３６は、ダイオードユニット２０２により形成された第１のダイオード１３３及び第２のダイオード１３５の逆方向リーク電流が通常よりも若干大きければ、用いなくてもよい。例えば、第２のダイオード１３３の逆方向リーク電流が第１のダイオード１３５に順方向に流れることにより、順方向立上り特性により決まる電位を基板に与えることができる。基板がフローティング状態の場合は、基板の電位が定まらない。このため、基板の電位がスイッチング時のオン抵抗等のデバイスの電気特性に影響を及ぼし、双方向スイッチの動作が安定しない。順方向立上り特性により決まる電位を基板に与えることにより、スイッチング時においても所望のオン抵抗やスイッチング速度が得られ、双方向スイッチの動作を安定させることができる。
なお、図５においては第１のダイオード及び第２のダイオードを用いて第１のオーミック電極と第２のオーミック電極との間の電位を作成する例を示した。しかし、双方向スイッチの動作を安定させられれば抵抗を用いた分圧等により、第１のオーミック電極と第２のオーミック電極との間の電位を作成してもよい。抵抗を用いて分圧する場合には、図５において、第１のダイオード及び第２のダイオードを省略することができる。但し、第１のダイオード及び第２のダイオードを用いることにより、双方向スイッチの動作をより安定させることができるという利点が得られる。
基板電位安定化部は、ダイオードに代えてトランジスタと抵抗とにより形成することも可能である。この場合には、例えば図７に示すように、半導体層積層体１１３の上に第３のオーミック電極１９６Ａと第４のオーミック電極１９６Ｂとの間に、第３のｐ型半導体層１９３と、第３のｐ型半導体層１９３の上に形成された第３のゲート電極１９４とを有するシングルゲートトランジスタユニット２０３を形成する。第３のオーミック電極１９６Ａは、Ｓ３電極配線１９７Ａを介して第１のオーミック電極１１６Ａと接続し、第４のオーミック電極１９６Ｂは、Ｓ４電極配線１９７Ｂを介して第２のオーミック電極１１６Ｂと接続し、第３のゲート電極１９４は裏面電極１５３と接続すればよい。
図７に示すシングルゲートトランジスタユニット２０３において、第４のオーミック電極１９６Ｂの電位が第３のオーミック電極１９６Ａの電位よりも高い場合には、第２の抵抗１３６と第３のゲート電極１９４と第３のｐ型半導体層１９３とを介して第４のオーミック電極１９６Ｂから第３のオーミック電極１９６Ａへ電流が流れる。このため、第３のｐ型半導体層１９３と２ＤＥＧ層とにより形成されるｐｎ接合ダイオードへ順方向電流が流れ、順方向立ち上がり電圧が発生する。従って、第３のゲート電極１９４の電位は第３のオーミック電極１９６Ａの電位に対して３Ｖ程度高い電位となり、第３のゲート電極１９４と接続された基板１１１の電位も同じ電位となる。第４のオーミック電極１９６Ｂの電位が第３のオーミック電極１９６Ａの電位よりも低い場合には、第１の抵抗１３４と第３のゲート電極１９４と第３のｐ型半導体層１９３とを介して第３のオーミック電極１９６Ａから第４のオーミック電極１９６Ｂへ電流が流れる。このため、第３のｐ型半導体層１９３と半導体層積層体１１３とにより形成されるｐｎ接合ダイオードへ順方向電流が流れ、順方向立ち上がり電圧が発生する。従って、第３のゲート電極１９４の電位は第４のオーミック電極１９６Ｂの電位に対して３Ｖ程度高い電位となり、第３のゲート電極１９４と接続された基板１１１の電位も同じ電位となる。第３のオーミック電極１９６Ａは第１のオーミック電極１１６Ａと接続されており第３のオーミック電極１９６Ａの電位は第１のオーミック電極１１６Ａの電位と等しい。また、第４のオーミック電極１９６Ｂは第２のオーミック電極１１６Ｂと接続されており、第４のオーミック電極１９６Ｂの電位は第２のオーミック電極１１６Ｂの電位と等しい。このため、第１のオーミック電極１１６Ａの電位及び第２のオーミック電極１１６Ｂの電位うちの低い方の電位とほぼ等しい電位を基板１１１に与えることができ、安定に動作する双方向スイッチを実現することができる。
なお、図８に示すように第３のｐ型半導体層１９３及び第２の半導体層１１５を貫通し、第１の半導体層１１４と第２の半導体層１１５との界面よりも基板１１１側に達する高抵抗領域１９８を設けてもよい。高抵抗領域１９８は、第１の半導体層１１４と第２の半導体層１１５との界面に形成されるチャネル層を横切るように形成すればよい。このため、第３のｐ型半導体層１９３を用いずにシングルゲートトランジスタユニット２０３をノーマリオフ化する場合には、第２の半導体層１１５と第１の半導体層１１４に高抵抗領域１９８を形成すればよい。高抵抗層１９８を形成することにより、リークパスを低減でき、より高抵抗の双方向スイッチを実現できる。高抵抗領域１９８は、ボロンイオン又は鉄イオン等をイオン注入法により注入すればよい。イオン注入法を用いることにより、選択的に高抵抗化領域を形成できる。
図９（ａ）〜（ｄ）は、シングルゲートのトランジスタからなるシングルゲートトランジスタユニット２０３を半導体素子１０１と一体に形成した例を示している。図９（ａ）は全体の平面構成を示し、図９（ｂ）はシングルゲートトランジスタユニット２０３の部分を拡大して示し、図９（ｃ）は（ｂ）のIXｃ−IXｃ線における断面構成を示し、図９（ｄ）は（ｂ）のIXｄ−IXｄ線における断面構成を示している。図９に示すように、基板の上に複数のダブルゲートトランジスタユニット２０１とシングルゲートトランジスタユニット２０３とが形成されている。第３のオーミック電極１９６Ａは第１のオーミック電極１１６Ａのフィンガーの１本を用いればよく、第４のオーミック電極１９６Ｂは第２のオーミック電極１１６Ｂのフィンガーの１本を用いればよい。Ｓ３電極配線１９７ＡはＳ１電極配線１５１Ａと一体に形成すればよく、Ｓ４電極配線１９７ＢはＳ２電極配線１５１Ｂと一体に形成すればよい。
シングルゲートトランジスタユニット２０３においては、中央部にＦｅイオンを拡散させた不活性領域１７２が形成されている。第３のｐ型半導体層１９３及び第３のゲート電極１９４は、不活性領域１７１と不活性領域１７２とを跨ぐように形成されている。
第３のｐ型半導体層１９３は、ｐ型の窒化物半導体層であればよく、例えばｐ型のＧａＮとすればよい。第３のゲート電極１９４は、第３のｐ型半導体層１９３とオーミック接触する材料により形成すればよく、例えばＰｄとＡｕとの積層体とすればよい。第３のｐ型半導体層１９３を第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂと同一の材料とすれば、第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂと同じプロセスにより形成することができる。第３のゲート電極１９４を第１のゲート電極１１８Ａ及び第２のゲート電極１１８Ｂと同一の材料とすれば、第１のゲート電極１１８Ａ及び第２のゲート電極１１８Ｂと同じプロセスにより形成することができる。但し、第３のｐ型半導体層１９３と第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂとを同一の材料とする必要はない。第３のゲート電極１９４と第１のゲート電極１１８Ａ及び第２のゲート電極１１８Ｂとを同一の材料とする必要もない。
第３のｐ型半導体層１９３の下側には、第３のゲート電極１９４に電圧を印加していない状態において空乏層が広がるため、第３のオーミック電極１９６Ａと第４のオーミック電極１９６Ｂとが、チャネル領域を介して短絡することはない。また、図９においても、不活性領域１７２以外の第３のゲート電極１９４の下に、第２の半導体層１１５を貫通し第２の半導体層１１５と第１の半導体層１１４との界面よりも基板１１１側に達する高抵抗領域１９８を形成してもよい。このようにすれば、リークパスをさらに低減できる。
第３のゲート電極１９４と基板１１１とは貫通配線１９５を介して接続されている。貫通配線１９５は例えば、半導体層積層体１１３を貫通するビアホールの側面及び底面とを覆うＡｕ膜とすればよい。第３のゲート電極１９４と基板１１１とを接続する貫通配線１９５は、チャネル領域である２ＤＥＧ層と絶縁されている必要がある。このため、不活性領域１７２に形成されている。第３のゲート電極１９４と貫通配線とを接続する配線は、どのようにして形成してもよいが、第３のゲート電極１９４と同じ材料を用いて第３のゲート電極１９４と一体に形成すれば容易に形成できる。
本実施形態においては、第１の抵抗及び第２の抵抗も半導体層積層体１１３の上に形成している。第１の抵抗及び第２の抵抗は、不活性領域１７２において保護膜１４１の上に形成された抵抗膜１４３からなる。抵抗膜１４３は例えば、窒化硅化タングステン（ＷＳｉＮ）等からなり、保護膜１４１に形成された開口部において、Ｓ１電極配線１５１Ａ、Ｓ２電極配線１５１Ｂ及び貫通配線１９５と接続されている。抵抗膜１４３は、ＳｉＮからなる絶縁膜１４４により覆われている。
基板電位安定化ユニットに含まれるトランジスタは、ノーマリオフ型であればよく、ショットキーゲート電極を有するトランジスタとしてもよい。この場合には、第３のｐ型半導体層を形成せずに、ショットキー電極からなる第３のゲート電極を半導体層積層体１１３の上に形成すればよい。但し、ノーマリオフ型のＨＦＥＴとする必要がある。具体的には、ＡｌＧａＮからなる第２の半導体層の膜厚を全体的に薄くしたり、ゲートリセス部を形成して、第３のゲート電極の下側における第２の半導体層の膜厚を薄くしたりすればよい。また、仕事関数の高い導電性酸化物を用いて第３のゲート電極を形成してもよい。
図９においてシングルゲートトランジスタユニットの中央部に不活性領域を設けたが、必ずしも中央部である必要はなく、基板電位安定化ユニットの内部であればどこに設けてもよい。図６の構成においても、ダイオードユニットの内部に不活性領域を設け、第１のオーミック電極及び第２のオーミック電極と基板とを接続する抵抗を形成してもよい。なお、抵抗膜と半導体層積層体との間の絶縁を十分に確保できる場合には、不活性領域ではなく、活性領域の上に抵抗を形成してもよい。
図６及び図９は、ダイオードユニット及びシングルゲートトランジスタユニットが、ダブルゲートトランジスタユニットに囲まれるように、半導体素子の中央部に形成された例を示した。しかし、ダイオードユニット及びシングルゲートトランジスタユニットは半導体素子の中央部に形成する必要はない。
本実施形態においては、半導体素子をゲート電極がｐ型半導体層の上に形成されたノーマリオフ型のダブルゲートの半導体素子とした。しかし、ゲートリセスを形成したり、第２の半導体層の膜厚を薄くすることによりノーマリオフ特性を実現してもよい。また、回路構成によっては、ノーマリオン型のダブルゲートの半導体素子とすることも可能である。基板がＳｉ基板である例を示したが、窒化物半導体が形成できる導電性基板であればよく、Ｓｉ基板に代えてＳｉＣ基板又は他の基板としてもよい。
本開示の双方向スイッチは、ワイドギャップ半導体を導電性基板の上に形成した場合においても安定して動作し、特に導電性基板の上に形成された窒化物半導体からなる双方向スイッチ等として有用である。
１００ 双方向スイッチ
１０１ 半導体素子
１０２ 制御部
１０３ 基板電位安定化部
１１１ 基板
１１２ バッファ層
１１３ 半導体層積層体
１１４ 第１の半導体層
１１５ 第２の半導体層
１１６Ａ 第１のオーミック電極
１１６Ｂ 第２のオーミック電極
１１８Ａ 第１のゲート電極
１１８Ｂ 第２のゲート電極
１１９Ａ 第１のｐ型半導体層
１１９Ｂ 第２のｐ型半導体層
１２１ 第１の電源
１２２ 第２の電源
１３１ 第１のスイッチ
１３２ 第２のスイッチ
１３３ 第１のダイオード
１３４ 第１の抵抗
１３５ 第２のダイオード
１３６ 第２の抵抗
１４１ 保護膜
１４３ 抵抗膜
１４４ 絶縁膜
１５１Ａ Ｓ１電極配線
１５１Ｂ Ｓ２電極配線
１５２Ａ Ｇ１電極配線
１５２Ｂ Ｇ２電極配線
１５３ 裏面電極
１６１Ａ 電極パッド
１６１Ｂ 電極パッド
１６２Ａ 電極パッド
１６２Ｂ 電極パッド
１７０ 活性領域
１７１ 不活性領域
１７２ 不活性領域
１９１Ａ 第１のアノード電極
１９１Ｂ 第２のアノード電極
１９１Ｃ 貫通配線
１９３ 第３のｐ型半導体層
１９４ 第３のゲート電極
１９５ 貫通配線
１９６Ａ 第３のオーミック電極
１９６Ｂ 第４のオーミック電極
１９７Ａ Ｓ３電極配線
１９７Ｂ Ｓ４電極配線
１９８ 高抵抗領域
２０１ ダブルゲートトランジスタユニット
２０２ ダイオードユニット
２０３ シングルゲートトランジスタユニット
２７１ ダイパッド
２８１ Ｓ２端子リード
２８２ Ｇ２端子リード
２８３ ＳＵＢ端子リード
２８４ Ｇ１端子リード
２８５ Ｓ１端子リード
２８６ 樹脂
２９１ ワイヤ
２９２ ワイヤ
２９４ ワイヤ
２９５ ワイヤ

Claims (13)

  1. 双方向スイッチは、
    基板の上に形成され、半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、前記第１のオーミック電極と前記第２のオーミック電極との間に前記第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極とを有する半導体素子と、
    前記基板の電位を、前記第１のオーミック電極の電位及び前記第２のオーミック電極の電位のうちの高い方の電位よりも低い電位とする基板電位安定化部とを備えている。
  2. 請求項１に記載の双方向スイッチにおいて、
    前記半導体素子は、前記基板の前記半導体層積層体と反対側の面に形成された裏面電極を有し、
    前記基板電位安定化部は、
    カソードが前記第１のオーミック電極と接続され、アノードが前記裏面電極と接続された第１のダイオードと、
    カソードが前記第２のオーミック電極と接続され、アノードが前記裏面電極と接続された第２のダイオードとを有している。
  3. 請求項２に記載の双方向スイッチにおいて、
    前記基板電位安定化部は、
    前記第１のダイオードと並列に接続された第１の抵抗素子と、
    前記第２のダイオードと並列に接続された第２の抵抗素子とを有している。
  4. 請求項１に記載の双方向スイッチにおいて、
    前記基板電位安定化部は、
    カソードが前記第１のオーミック電極と接続され、アノードが前記基板と接続された第１のダイオードと、
    カソードが前記第２のオーミック電極と接続され、アノードが前記基板と接続された第２のダイオードとを有し
    前記第１のダイオードのアノードは、前記半導体層積層体の上に形成された第１のアノード電極であり、
    前記第２のダイオードのアノードは、前記半導体層積層体の上に形成された第２のアノード電極であり、
    前記第１のアノード電極及び第２のアノード電極は、前記半導体層積層体を貫通する貫通配線を介して前記基板と接続されている。
  5. 請求項４に記載の双方向スイッチにおいて、
    前記基板電位安定化部は、
    前記第１のアノード電極と前記第１のオーミック電極とを接続する第１の抵抗素子と、
    前記第２のアノード電極と前記第２のオーミック電極とを接続する第２の抵抗素子とを有し、
    前記半導体層積層体は、他の領域よりも高抵抗化された不活性領域を有し、
    前記第１の抵抗素子は、前記不活性領域の上に形成され、前記第１のオーミック電極及び前記第１のアノード電極と接する抵抗膜からなり、
    前記第２の抵抗素子は、前記不活性領域の上に形成され、前記第２のオーミック電極及び前記第２のアノード電極と接する抵抗膜からなる。
  6. 請求項４に記載の双方向スイッチにおいて、
    前記第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、
    前記第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、
    前記第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、
    前記第２のゲート電極は、複数の第２のゲート電極フィンガーを有し、
    前記半導体素子は、前記第１のオーミック電極フィンガーと前記第２のオーミック電極フィンガーとの間に前記第１のゲート電極フィンガー及び第２のゲート電極フィンガーが順次配置された複数のダブルゲートトランジスタユニットを有し、
    前記基板電位安定化部は、前記第１のオーミック電極フィンガーと前記第２のオーミック電極フィンガーとの間に前記第１のアノード電極及び第２のアノード電極が順次配置されたダイオードユニットを有している。
  7. 請求項１に記載の双方向スイッチにおいて、
    前記半導体層積層体は、前記基板の主面と平行に電子が走行するチャネル領域を有し、
    前記基板電位安定化部は、
    前記半導体層積層体の上に形成された第３のオーミック電極、第４のオーミック電極及び前記第３のオーミック電極と前記第４のオーミック電極との間に形成された第３のゲート電極を含むノーマリオフ型のトランジスタと、
    前記第１のオーミック電極と前記第３のゲート電極との間に接続された第１の抵抗素子と、
    前記第２のオーミック電極と前記第３のゲート電極との間に接続された第２の抵抗素子とを有し、
    前記第３のオーミック電極は前記第１のオーミック電極と接続され、
    前記第４のオーミック電極は前記第２のオーミック電極と接続され、
    前記第３のゲート電極は、前記半導体層積層体を貫通し且つ前記チャネル領域と絶縁された貫通配線を介して前記基板と接続されている。
  8. 請求項７に記載の双方向スイッチにおいて、
    前記基板電位安定化部は、
    前記半導体層積層体と前記第３のゲート電極との間に形成されたｐ型窒化物半導体層を有している。
  9. 請求項７に記載の双方向スイッチにおいて、
    前記半導体層積層体は、他の領域と比べて高抵抗化された不活性領域を有し、
    前記貫通配線は、前記不活性領域に形成されている。
  10. 請求項９に記載の双方向スイッチにおいて、
    前記第１の抵抗素子は、前記不活性領域の上に形成され、前記第１のオーミック電極及び前記第３のゲート電極と接する抵抗膜からなり、
    前記第２の抵抗素子は、前記不活性領域の上に形成され、前記第２のオーミック電極及び前記第３のゲート電極と接する抵抗膜からなる。
  11. 請求項７に記載の双方向スイッチにおいて、
    前記第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、
    前記第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、
    前記第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、
    前記第２のゲート電極は、複数の第２のゲート電極フィンガーを有し、
    前記半導体素子は、前記第１のオーミック電極フィンガーと前記第２のオーミック電極フィンガーとの間に前記第１のゲート電極フィンガー及び第２のゲート電極フィンガーが順次配置された複数のダブルゲートトランジスタユニットを有し、
    前記基板電位安定化部は、前記第１のオーミック電極フィンガーと、前記第２のオーミック電極フィンガーとの間に前記第３のゲート電極が配置されたシングルゲートトランジスタユニットを有し、
    前記シングルゲートトランジスタユニットを構成する前記第１のオーミック電極フィンガーは、前記第３のオーミック電極であり、
    前記シングルゲートトランジスタユニットを構成する前記第２のオーミック電極フィンガーは、前記第４のオーミック電極である。
  12. 請求項７に記載の双方向スイッチにおいて、
    前記半導体層積層体は、
    第１の半導体層及び該第１の半導体層の上に形成された第２の半導体層と、
    前記第３のゲート電極の下側において、前記第２の半導体層を貫通し前記第２の半導体層と前記第１の半導体層との界面よりも前記基板側に達し、前記第１の半導体層及び第２の半導体層の他の部分と比べて抵抗値が高い高抵抗領域とを有している。
  13. 請求項１に記載の双方向スイッチにおいて、
    前記半導体素子は、前記基板の前記半導体層積層体と反対側の面に形成された裏面電極を有し、
    前記基板電位安定化部は、
    前記第１のダイオードと並列に接続された第１の抵抗素子と、
    前記第２のダイオードと並列に接続された第２の抵抗素子とを有している。
JP2011543093A 2009-11-30 2010-11-11 双方向スイッチ Pending JPWO2011064955A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009271744 2009-11-30
JP2009271744 2009-11-30
PCT/JP2010/006621 WO2011064955A1 (ja) 2009-11-30 2010-11-11 双方向スイッチ

Publications (1)

Publication Number Publication Date
JPWO2011064955A1 true JPWO2011064955A1 (ja) 2013-04-11

Family

ID=44066070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011543093A Pending JPWO2011064955A1 (ja) 2009-11-30 2010-11-11 双方向スイッチ

Country Status (4)

Country Link
US (1) US8604512B2 (ja)
JP (1) JPWO2011064955A1 (ja)
CN (1) CN102612753A (ja)
WO (1) WO2011064955A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570435B2 (en) * 2012-12-26 2017-02-14 Panasonic Intellectual Property Management Co., Ltd. Surge protection element and semiconductor device
US10892528B2 (en) 2015-12-14 2021-01-12 Lg Chem, Ltd. Battery module, battery pack comprising battery module, and vehicle comprising battery pack
US11362653B2 (en) 2020-01-09 2022-06-14 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129875A (ja) * 2009-11-20 2011-06-30 Panasonic Corp 半導体装置及びそのリードフレーム
JP5666157B2 (ja) * 2010-03-26 2015-02-12 パナソニック株式会社 双方向スイッチ素子及びそれを用いた双方向スイッチ回路
US20140362626A1 (en) * 2011-12-28 2014-12-11 Panasonic Corporation Multilevel inverter device
JP5659182B2 (ja) * 2012-03-23 2015-01-28 株式会社東芝 窒化物半導体素子
JP2013225594A (ja) * 2012-04-20 2013-10-31 Advanced Power Device Research Association 双方向トランジスタ、及びその製造方法
JP5985282B2 (ja) * 2012-07-12 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置
US9184098B2 (en) * 2012-09-24 2015-11-10 Analog Devices, Inc. Bidirectional heterojunction compound semiconductor protection devices and methods of forming the same
US8723227B2 (en) 2012-09-24 2014-05-13 Analog Devices, Inc. Heterojunction compound semiconductor protection clamps and methods of forming the same
KR101395026B1 (ko) * 2012-10-16 2014-05-15 경북대학교 산학협력단 질화물 반도체 소자 및 그 소자의 제조 방법
EP2811520A1 (en) * 2013-06-05 2014-12-10 Nxp B.V. Gallium nitride device
US20140374766A1 (en) * 2013-06-20 2014-12-25 Texas Instruments Incorporated Bi-directional gallium nitride switch with self-managed substrate bias
US9779988B2 (en) * 2013-12-20 2017-10-03 Nxp Usa, Inc. Semiconductor devices with inner via
US9472625B2 (en) * 2014-03-17 2016-10-18 Infineon Technologies Austria Ag Operational Gallium Nitride devices
US20160079233A1 (en) * 2014-09-15 2016-03-17 Infineon Technologies Austria Ag Iii-v semiconductor material based ac switch
US9548731B2 (en) 2015-06-16 2017-01-17 Tagore Technology, Inc. High performance radio frequency switch
CN106558606B (zh) * 2015-09-25 2023-04-14 湖南三安半导体有限责任公司 一种具有多重栅极结构的晶体管及其制备方法
DE102015117395A1 (de) * 2015-10-13 2017-04-13 Infineon Technologies Austria Ag Schaltkreis, Halbleiterbauelement und Verfahren
JP6738407B2 (ja) * 2016-03-15 2020-08-12 パナソニック株式会社 双方向スイッチ
JP6831752B2 (ja) * 2016-06-08 2021-02-17 パナソニック株式会社 基板電圧制御回路
US10134658B2 (en) 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors
WO2018096535A1 (en) * 2016-11-24 2018-05-31 Visic Technologies Ltd. Power device for high voltage and high current switching
US11062981B2 (en) * 2017-03-31 2021-07-13 Panasonic Corporation Bidirectional switch and bidirectional switch device including the switch
US10545055B2 (en) 2017-06-13 2020-01-28 Semiconductor Components Industries, Llc Electronic device including a temperature sensor
US10978583B2 (en) * 2017-06-21 2021-04-13 Cree, Inc. Semiconductor devices having a plurality of unit cell transistors that have smoothed turn-on behavior and improved linearity
US10224924B1 (en) 2017-08-22 2019-03-05 Infineon Technologies Austria Ag Bidirectional switch with passive electrical network for substrate potential stabilization
US11862630B2 (en) 2018-04-23 2024-01-02 Infineon Technologies Austria Ag Semiconductor device having a bidirectional switch and discharge circuit
DE112019003283T5 (de) * 2018-06-29 2021-04-01 Panasonic Intellectual Property Management Co., Ltd. Bidirektionales Schaltelement
FR3087971B1 (fr) * 2018-10-31 2020-11-20 Commissariat Energie Atomique Circuit de polarisation d'un composant de puissance
WO2020095510A1 (ja) * 2018-11-08 2020-05-14 パナソニックＩｐマネジメント株式会社 双方向スイッチ、電気装置及びマルチレベルインバータ
WO2020235429A1 (ja) * 2019-05-21 2020-11-26 パナソニックＩｐマネジメント株式会社 双方向スイッチモジュール及び双方向スイッチ
WO2021153170A1 (ja) * 2020-01-27 2021-08-05 パナソニックＩｐマネジメント株式会社 基板電位安定化回路及び双方向スイッチシステム
CN115863335B (zh) * 2021-05-25 2023-12-22 英诺赛科(苏州)科技有限公司 氮化物基双向切换器件和其制造方法
WO2023278194A1 (en) 2021-06-28 2023-01-05 Enphase Energy, Inc. Gallium nitride bi-directional high electron mobility transistor substrate voltage management circuit
JP7470087B2 (ja) 2021-09-17 2024-04-17 株式会社東芝 窒化物半導体装置
TWI813465B (zh) 2021-10-08 2023-08-21 美商高效電源轉換公司 具單閘極之雙向GaN場效電晶體
CN114284355A (zh) * 2021-12-27 2022-04-05 西交利物浦大学 双栅极mis-hemt器件、双向开关器件及其制备方法
WO2024086539A1 (en) 2022-10-19 2024-04-25 Efficient Power Conversion Corporation THREE-TERMINAL BIDIRECTIONAL ENHANCEMENT MODE GaN SWITCH

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851202A (ja) * 1994-08-08 1996-02-20 Fuji Electric Co Ltd 半導体双方向性スイッチおよびその駆動方法
JP2000269438A (ja) * 1999-03-17 2000-09-29 Ntt Data Corp 電界効果トランジスタ装置
JP2006310769A (ja) * 2005-02-02 2006-11-09 Internatl Rectifier Corp Ｉｉｉ族窒化物一体化ショットキおよび電力素子
JP2007042813A (ja) * 2005-08-02 2007-02-15 Toshiba Corp 半導体装置
JP2007526633A (ja) * 2004-02-12 2007-09-13 インターナショナル レクティファイアー コーポレイション Ｉｉｉ族窒化膜双方向スイッチ
JP2009200149A (ja) * 2008-02-20 2009-09-03 Sanken Electric Co Ltd 半導体スイッチング装置
JP2009539259A (ja) * 2006-05-31 2009-11-12 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 高圧バイポーラｃｍｏｓ−ｄｍｏｓ集積回路装置およびこれを形成するためのモジュール式方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166867B2 (en) * 2003-12-05 2007-01-23 International Rectifier Corporation III-nitride device with improved layout geometry
CN101523614B (zh) 2006-11-20 2011-04-20 松下电器产业株式会社 半导体装置及其驱动方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851202A (ja) * 1994-08-08 1996-02-20 Fuji Electric Co Ltd 半導体双方向性スイッチおよびその駆動方法
JP2000269438A (ja) * 1999-03-17 2000-09-29 Ntt Data Corp 電界効果トランジスタ装置
JP2007526633A (ja) * 2004-02-12 2007-09-13 インターナショナル レクティファイアー コーポレイション Ｉｉｉ族窒化膜双方向スイッチ
JP2006310769A (ja) * 2005-02-02 2006-11-09 Internatl Rectifier Corp Ｉｉｉ族窒化物一体化ショットキおよび電力素子
JP2007042813A (ja) * 2005-08-02 2007-02-15 Toshiba Corp 半導体装置
JP2009539259A (ja) * 2006-05-31 2009-11-12 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 高圧バイポーラｃｍｏｓ−ｄｍｏｓ集積回路装置およびこれを形成するためのモジュール式方法
JP2009200149A (ja) * 2008-02-20 2009-09-03 Sanken Electric Co Ltd 半導体スイッチング装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570435B2 (en) * 2012-12-26 2017-02-14 Panasonic Intellectual Property Management Co., Ltd. Surge protection element and semiconductor device
US10892528B2 (en) 2015-12-14 2021-01-12 Lg Chem, Ltd. Battery module, battery pack comprising battery module, and vehicle comprising battery pack
US11362653B2 (en) 2020-01-09 2022-06-14 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
WO2011064955A1 (ja) 2011-06-03
US20120217542A1 (en) 2012-08-30
CN102612753A (zh) 2012-07-25
US8604512B2 (en) 2013-12-10

Similar Documents

Publication Publication Date Title
WO2011064955A1 (ja) 双方向スイッチ
JP5608322B2 (ja) 双方向スイッチ
JP6413104B2 (ja) サージ保護素子
JP4967236B2 (ja) 半導体素子
JP5457046B2 (ja) 半導体装置
JP4645313B2 (ja) 半導体装置
JP5672756B2 (ja) 半導体装置
WO2011013500A1 (ja) 半導体装置およびその製造方法
JP5645304B2 (ja) ダイオード
WO2011027490A1 (ja) 窒化物半導体装置
US8742467B2 (en) Bidirectional switching device and bidirectional switching circuit using the same
KR20140001191A (ko) 2deg와 2dhg를 갖는 반도체장치
JP2009164158A (ja) 半導体装置及びその製造方法
WO2016147541A1 (ja) 窒化物半導体装置
JP7182599B2 (ja) 半導体装置及びパワーモジュール
JP5511019B2 (ja) 半導体装置
JP2012109599A (ja) 半導体素子
JP2009124667A (ja) 双方向スイッチ及びその駆動方法
JP2013016627A (ja) 窒化物半導体装置
JP4964797B2 (ja) 半導体装置
US20110012171A1 (en) Semiconductor device
US10727228B2 (en) Stacked integrated circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140415

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140610

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150120