KR20140001191A - 2deg와 2dhg를 갖는 반도체장치 - Google Patents

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아키라 나카지마
산카라 나라야난 에카나스 마다틸
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Abstract

반도체장치가 3개의 반도체층으로 구성된다. 이들 반도체층은 분극층으로 분리되는 2DEG 및 2DHG를 형성하도록 배열된다. 장치는 제1 및 제2 전극과, 제3 전극으로 구성되는 다수의 전극으로 구성되고, 제1 및 제2 전극은 2DHG를 통하여 이들 사이에 전류가 흐를 수 있도록 전기적으로 연결되며, 제3 전극은 다른 전극들의 하나에 대하여 제3 전극에 정전압이 인가될 때 2DEG와 2DHG가 적어도 부분적으로 공핍화될 수 있도록 2DEG에 전기적으로 연결된다.

Description

2DEG와 2DHG를 갖는 반도체장치 {SEMICONDUCTOR DEVICE WITH 2DEG AND 2DHG}
본 발명은 반도체장치에 관한 것으로, 특히 2차원정공가스(two dimensional hole gas)로 구성되고 초접합개념(super junction concept)을 이용한 반도체장치에 관한 것이다.
실리콘분야에서 초접합(SJ)개념은 한 층의 전하가 다음 층의 반대극성 전하에 의하여 보상됨으로서 전체적으로 높은 전하밀도를 얻을 수 있도록 p-형 도판트 또는 n-형 도판트가 교대로 도핑된 층들의 적층체를 이용한다. 이는 정밀한 도핑을 요구한다. 오늘날 초접합형의 전력 MOSFET는 상업적으로 입수할 수 있다.
III 족 질화물 반도체는 차세대 전력장치로서 훌륭한 대안이 될 수 있을 것으로 생각된다. 이들은 높은 전자포화속도, 높은 항복전장 및 넓은 밴드갭을 가지고, 헤테로접합(heterojunction)을 제공할 수 있다. 그러나, 이때에 이들 반도체에 대한 도핑이 충분히 정밀하게 조절될 수 없기 때문에 III 족 질화물 반도체에서는 SJ 개념을 구현할 수 없다. 실제로 일반적으로는 III 족 질화물 반도체장치에 성공적으로 p-형 도핑이 이루어질 수 있도록 하는 것이 불가능하였다.
다수의 III 족 반도체장치는 무엇보다도 이들 III 족 장치에서 이루어질 수 있는 헤테로접합의 이점을 갖는다. 헤테로접합은 상이한 반도체 물질의 두 층 또는 두 영역 사이의 계면이다. 예를 들어, 알루미늄 갈륨 질화물(AlGaN)과 갈륨 질화물(GaN) 사이와 같은 상이한 III-질화물 반도체 사이의 헤테로접합은 고이동성의 고집중전자의 얇은 층을 형성함으로서 이 영역에서 초저 비저항을 가질 수 있다. 이러한 층을 2차원전자가스(two-dimensional electron gas; 2DEG)라 한다.
이러한 장치에서 전체적인 채널비저항을 줄이기 위한 연구결과 각각 2DEG를 이용한 병렬 n-채널을 포함하는 장치를 개발하게 되었다. 예를 들어, 특허출원 US 2009/0114948 A1을 참고하기 바란다. 그러나, 전력소모를 줄일 수 있는 이러한 장치의 개발이 더욱 더 요구된다.
본 발명은 2차원정공가스로 구성되고 초접합개념을 이용한 반도체장치를 제공하는데 그 목적이 있다.
본 발명은 기판, 기판상에 지지되고 분극층에 의하여 분리되는 2DHG 및 2DEG를 형성하도록 배열되는 3개의 반도체층과, 복수 또는 그룹의 전극으로 구성되고, 복수의 전극이 제1 및 제2 전극과, 제3 전극으로 구성되며, 제1 및 제2 전극은 2DHG를 통하여 이들 사이에 전류가 흐를 수 있도록 전기적으로 연결되고, 제3 전극은 다른 전극들의 하나에 대하여 제3 전극에 정전압(positive voltage)이 인가될 때 2DEG와 2DHG가 적어도 부분적으로 공핍화될 수 있도록 2DEG에 전기적으로 연결된다.
2DEG와 2DHG의 형성을 위하여 요구되는 자발분극(spontaneous polarization)은 다수의 상이한 반도체 물질에서 크거나 작게 나타난다. 적당한 반도체는 III-V 반도체, II-V 반도체와, PVDF(폴리플루오린화비닐리덴)와 같은 유기(폴리머)반도체를 포함한다. III-V 반도체의 경우, 일부 실시형태에서 III족 질화물이 특별히 적합하다. II-VI 반도체의 예로서는 ZnO 및 MgZnO가 있다.
반도체층은 모두 동일한 반도체 물질이거나 또는 이들은 상이한 물질일 수 있다.
따라서, 적어도 하나의 반도체층은 III 족 질화물일 수 있는 III-V 반도체일 수 있다. 일부의 경우에 있어서, 모든 3개의 반도체층이 III-V 반도체이고 III 족 질화물일 수 있다.
전기적인 연결은 직접적으로, 또는 예를 들어 물질의 하나 이상의 중간층을 통하여 간접적으로 이루어질 수 있다. 또한 전기적인 연결은 저항접촉 또는 쇼트키접촉 등으로 이루어질 수 있다.
하나의 반도체층이 다른 두 반도체층 사이에 놓일 수 있다. 이는 분극층을 형성할 것이다. 2DHG는 분극층과 다른 하나의 반도체층 사이의 계면에 형성될 수 있다. 2DEG는 분극층과 또 다른 하나의 반도체층 사이의 계면에 형성될 수 있다.
제1 및 제2 전극은 각각 캐소드와 애노드로 구성된다. 이들 전극의 하나는 반도체층과의 사이에 쇼트키 배리어(Schottky barrier)를 형성하도록 구성되고 연결되어 이를 통하여 애노드와 캐소드 사이에서 전류가 한 방향으로만 흐를 수 있도록 한다.
캐소드는 쇼트키 배리어를 형성하도록 구성되고 제3 전극에 연결될 것이다.
장치는 복수의 전극이 각각 반도체층의 하나에 연결되는 소오스 전극, 게이트 전극 및 드레인 전극으로 구성되는 트랜지스터로 구성된다. 소오스 전극과 드레인 전극은 2DHG 또는 2DEG에 연결될 수 있다. 게이트 전극은 소오스 전극과 드레인 전극 사이에 흐르는 전류를 변화시키도록 작동될 수 있다.
소오스 전극은 2DHG에 연결되고 또한 제3 전극을 통하여 2DEG에 연결될 수 있다.
트랜지스터는 게이트 전극이 2DHG 또는 2DEG를 통하여 연장된 증가형 트랜지스터(enhancement mode transistor)일 수 있다.
트랜지스터는 게이트 전극이 2DHG 또는 2DEG의 일부에 지지되는 공핍형 트랜지스터(depletion mde transistor)일 수 있다.
장치는 제2 복수 또는 그룹의 전극으로 구성될 수 있다. 적어도 하나의 전극이 제1 복수전극과 제2 복수전극에 공통이다. 따라서 하나의 전극이 상이한 두 기능을 갖는 바, 하나는 제1 복수전극에 결합되고 다른 하나는 제2 복수전극에 결합된다. 제2 복수전극은 각각 하나의 반도체층에 연결되는 제1 및 제2 전극으로 구성된다. 제2 복수전극의 제1 전극은 2DEG 또는 2DHG를 통하여 제2 복수전극의 제2전극에 연결된다.
제2 복수전극은 각각 반도체층의 하나에 연결되는 애노드와 캐소드로 구성된다. 제2 복수전극의 하나는 이러한 전극과 이러한 전극이 연결되는 반도체층 사이에 쇼트키 배리어를 형성할 수 있도록 배열될 수 있다. 제2 복수전극의 애노드는 쇼트키 배리어 다이오드를 구성할 수 있도록 2DEG 또는 2DHG를 통하여 제2 복수전극의 캐소드에 연결된다.
제2 복수전극의 애노드는 쇼트키 배리어를 형성하도록 배열될 수 있다. 애노드가 2DEG 및 2DHG에 연결된다.
애노드는 드레인 전극에 연결된다. 캐소드는 소오스 전극에 연결된다.
장치는 n-채널 트랜지스터를 포함할 수 있다. 제2 복수전극은 각각 하나의 층에 연결되는 소오스 전극, 게이트 전극 및 드레인 전극으로 구성된다. 제2복수전극의 소오스 전극은 2DEG를 통하여 제2 복수전극의 드레인 전극에 연결된다. 제2 복수전극의 게이트 전극은 제2 복수전극의 소오스 전극과 드레인 전극 사이에 흐르는 전류를 변화시킬 수 있도록 작동된다.
트랜지스터는 증가형 트랜지스터이고, 제2 복수전극의 게이트 전극은 2DEG 를 통하여 연장된다.
트랜지스터는 공핍형 트랜지스터이고, 제2 복수전극의 게이트 전극은 2DEG 상에 지지된다.
제1 복수전극의 드레인 전극과 제2 복수전극의 드레인 전극은 함께 연결될 수 있다.
장치는 제2 복수전극이 쇼트키 배리어 다이오드를 구성하는 역전도형 트랜지스터를 포함한다.
본 발명은 또한 본 발명에 따른 두개의 장치로 구성되는 집적장치와 같은 장치를 제공하는 바, 한 장치의 애노드는 다른 장치의 소오스 전극에 연결되고 한 장치의 캐소드는 다른 장치의 드레인 전극에 연결되어 역전도형 트랜지스터를 구성하게 된다.
본 발명은 또한 본 발명에 따른 제1 장치와 본 발명에 따른 제2 장치로 구성되는 장치를 제공하는 바, 제1 장치의 드레인 전극은 제2 장치의 드레인 전극에 연결되어 양방향 트랜지스터(bi-directional transistor)를 구성하게 된다.
제1 반도체층은 비도핑(undpoed) 알루미늄 갈륨 질화물 'u-AlGaN' 반도체층과 같은 III 족 질화물로 구성된다. 제2 반도체층은 비도핑 갈륨 질화물 'u-GaN' 반도체층과 같은 III 족 질화물로 구성된다. 제3 반도체층은 u-GaN' 반도체층과 같은 III 족 질화물로 구성된다.
제2 반도체층은 제1 반도체층의 두께의 반 이하의 두께를 갖는다. 제3 반도체층은 제1 반도체층의 두께 보다 10배 이상의 두께를 갖는다.
또한 본 발명은 기판, 기판상에 지지되고 분극층에 의하여 분리된 2DHG 및 2DEG를 형성하도록 배열된 3개의 반도체층과, 복수전극으로 구성되고, 복수전극은 소오스 전극과 드레인 전극, 적어도 하나의 2DEG와 2DHG를 통하여 소오스 및 드레인 전극사이를 흐르는 전류를 변화시킬 수 있도록 구성된 게이트 전극과, 역전도 전로를 제공하기 위한 하나의 층을 갖는 쇼트키 배리어 다이오드를 형성하기 위하여 배열된 다른 전극으로 구성된 역전도형 트랜지스터를 제공한다. 이 트랜지스터는 상기 언급된 본 발명에 따른 반도체장치의 선택적인 특징부를 포함할 수 있다.
또한 본 발명은 기판, 기판상에 지지되고 분극층에 의하여 분리된 2DHG 및 2DEG를 형성하도록 배열된 3개의 반도체층과, 복수전극으로 구성되고, 복수전극은 제1 소오스, 제2 소오스와, 적어도 하나의 2DEG와 2DHG를 통하여 두 소오스 사이를 흐르는 전류를 변화시킬 수 있도록 구성된 게이트 전극로 구성되는 양방향 트랜지스터를 제공한다. 이 트랜지스터는 상기 언급된 본 발명에 따른 반도체장치의 선택적인 특징부를 포함할 수 있다.
또한 본 발명은 기판, 기판상에 지지되고 분극층에 의하여 분리된 2DHG 및 2DEG를 형성하도록 배열된 3개의 반도체층과, 복수전극으로 구성되고, 복수전극은 두개의 소오스-드레인 쌍을 포함하며, 각 쌍은 2DEG와 2DHG의 하나를 통하여 함께 연결되고, 두 게이트 전극은 각 하나의 게이트-소오스 쌍에서 전극 사이를 흐르는 전류를 변화시킬 수 있도록 구성된 게이트 전극로 구성되는 양방향 트랜지스터를 제공한다. 이 트랜지스터는 상기 언급된 본 발명에 따른 반도체장치의 선택적인 특징부를 포함할 수 있다.
전극의 하나는 층의 하나에 착설되고 2DEG에 연결되며 전극의 다른 하나는 다른 층에 착설되고 다른 전극에 착설될 수 있다. 하나의 상부 층은 하나의 하부 층의 일부만을 커버한다. 전극의 하나는 상부 층에 의하여 커버되지 않는 하부 층의 일부분에 착설된다.
또한 본 발명은 상기 언급된 바와 같이 2DHG 트랜지스터 또는 2DEG 트랜지스터인 트랜지스터와, 상기 언급된 바와 같은 쇼트키 배리어 다이오드로 구성되는 장치를 제공하는 바, 다이오드의 애노드와 캐소드가 역전도형 트랜지스터를 구성하기 위하여 트랜지스터의 소오스 전극과 드레인 전극에 연결된다.
또한 본 발명은 상기 언급된 바와 같은 제1 2DHG 트랜지스터와, 상기 언급된 바와 같은 제2 2DEG 트랜지스터로 구성되고 제1 트랜지스터의 드레인 전극이 제2 트랜지스터의 드레인 전극에 연결되는 장치를 제공한다.
p-형 및 n-형 캐리어의 각 영역은 다양한 III 족 질화물 물질들이 상하로 층을 형성할 때 헤테로접합에 의하여 층 사이의 각 계면에 유도된다. 이러한 경우에 있어서 캐리어는 계면에 집중될 수 있다. 또한 영역은 불순물 도핑을 통하여 형성될 수 있고, 이들이 형성되어 있는 반도체층의 전부 또는 일부를 통하여 전개될 수 있다. 이들 영역은 각 계면 또는 반도체층에 같은 넓이로 전개되거나, 또는 이들은 각 계면 또는 반도체층의 일부에만 연장될 수 있다.
본 발명의 실시형태들이 첨부도면을 참조하여 상세히 설명될 것이다.
도 1은 본 발명의 제1 실시형태에 따른 2DHG 쇼트키 배리어 다이오드를 개략적으로 보인 설명도.
도 1a는 도 1의 다이오드의 특성을 보인 다이아그램.
도 1b 내지 도 1d는 도 1에서 보인 다이오드의 여러 상태를 보인 설명도.
도 2는 본 발명의 실시형태에 따른 공핍형 p-채널 트랜지스터의 설명도.
도 2a는 도 2의 트랜지스터의 특성을 보인 다이아그램.
도 2b 내지 도 2f는 도 2에서 보인 트랜지스터의 여러 상태를 보인 설명도.
도 3은 본 발명의 실시형태에 따른 증가형 p-채널 트랜지스터를 개략적으로 보인 설명도.
도 3a는 도 3의 트랜지스터의 특성을 보인 다이아그램.
도 3b 내지 도 3f는 도 3에서 보인 트랜지스터의 여러 상태를 보인 설명도.
도 4는 본 발명의 다른 실시형태에 따른 트랜지스터 보상형 쌍을 위한 집적장치를 개략적으로 보인 설명도.
도 5는 본 발명의 실시형태에 따른 역전도형 트랜지스터를 개략적으로 보인 설명도.
도 5a는 도 5에서 보인 역전도형 트랜지스터의 특성을 보인 다이아그램.
도 5b 내지 도 5g는 도 5에서 보인 트랜지스터의 여러 상이한 상태를 보인 설명도.
도 6은 본 발명의 다른 실시형태에 따른 역전도형 트랜지스터를 개략적으로 보인 설명도.
도 7은 본 발명의 실시형태에 따른 역전도형 트랜지스터를 개략적으로 보인 설명도.
도 7a는 도 7에서 보인 역전도형 트랜지스터의 특성을 보인 다이아그램.
도 7b 내지 도 7f는 도 7에서 보인 트랜지스터의 여러 상이한 상태를 보인 설명도,
도 8은 본 발명의 다른 실시형태에 따른 역전도형 트랜지스터를 개략적으로 보인 설명도.
도 9는 본 발명의 다른 실시형태에 따른 단일게이트형 양방향 트랜지스터를 보인 설명도.
제1 실시형태 (2 DHG SJ SBD )
도 1에서, 본 발명의 한 실시형태에 따른 쇼트키 배리어 다이오드(SBD)(100)는 3개의 III-질화물 반도체층(110, 115, 120)이 성장된 기판(105)으로 구성된다. 3개의 전극(125, 130, 135)이 반도체층(110, 115, 120)에 형성되어 있다.
비도핑 갈륨 질화물(u-GaN)층(110)은 기판(105)에 직접 형성된다. 비도핑 알루미늄 갈륨 질화물(u-AlGaN)층(115)이 제1의 u-GaN 층(110)상에 형성되어 이들 u-GaN 및 u-AlGaN 층(110, 115) 사이의 헤테로계면(heterointerface)에 이동형 2차원전자가스(2DEG)(145)가 형성된다. 제2 u-GaN 층을 구성하는 제3 층(120)은 u-AlGaN 층(115)상에 배치되어 대부분의 p-형 캐리어를 갖는 평면영역 또는 평면층인 2차원정공가스(2DHG)(150)가 u-AlGaN 층과 제3 층(115, 120) 사이의 헤테로계면에 유도된다. 2DEG(145)는 전체 2DHG(150)의 하측, 특히 모든 전극(125, 130, 135)의 하측에서 연속층 또는 평면영역으로서 연장된다.
반도체층은 2DHG 및 2DEG에서 양전하 및 음전하의 각 전하량이 거의 동일하도록 배열됨으로서, 고전압을 유지할 수 있는 고도의 전하균형조건이 이루어질 수 있다. 이 점에 대한 다른 정보는 "Improvement of unipolar power device performance using a polarization junction" Nakajima, A et. al., Applied Physis Letters, 2006, vol.89 no.19, pages 193501로부터 얻을 수 있다.
제3 층(120)의 상부에는 2개의 전극, 애노드(125)와 캐소드(130)가 제공된다. 이러한 제3 층(120)은 애노드(125)와 캐소드(130)가 각 전로(125a, 130a)에 의하여 2DHG(150)에 전기적으로 연결될 수 있을 정도로 얇다. 애노드(125)는 2DHG(150)에 저항접속을 허용하는 일함수(work function)를 갖는 금속, 예를 들어 니켈이나 백금과 같은 금속으로 구성된다. 캐소드(130)는 2DHG(150)에 쇼트키 배리어 접속을 허용하는 일함수를 갖는 금속, 예를 들어 Ti와 Al의 함금과 같은 금속으로 구성된다. 따라서, 애노드(125)는 2DHG(150)에 의하여 쇼트키 배리어 접합을 통해 캐소드(130)에 전기적으로 연결됨으로서 2DHG 초접합(SJ) 쇼트키 배리어 다이오드를 구성하게 된다. 참고로, 2DEG 및 2DHG에 대하여 저항접촉 및 쇼트키 접촉이 이루어질 수 있도록 하는 전형적은 금속은 다음 표 1과 같다.
큰 일함수
(예를 들어, Ni, Pt)		 작은 일함수
(예를 들어, Ti와 Al 합금)
2DHG 저항 쇼트키
2DEG 쇼트키 저항
이러한 다이오드(100)에서, 제3 층(120)은 일측단부에서 u-AlGaN 층(115)의 노출된 상면(115a)을 제외하고 대부분의 u-AlGaN 층(115)상에 연장되어 있다. 노출된 상면(115a)에는 추가적으로 제공되는 추가 캐소드(135)가 제공되어 캐소드(130)가 이러한 추가 캐소드(135)와 애노드(125) 사이에 배치된다. 다이오드(100)에서, 이들 두 캐소드(130)(135)는 함께 전기적으로 연결된다. 추가 캐소드(135)는 GaN 층(110)과 그리고 2DEG(145)에 저항접속될 수 있도록 하는 일함수를 갖는 금속으로 구성된다. 예를 들어, 티타늄(Ti)과 알루미늄(Al)의 합금이 2DEG(145)에 대한 저항접속을 위하여 사용될 수 있다. u-AlGaN 층(115)은 추가 캐소드(135)가 2DEG(145)에 전기적으로 연결될 수 있을 정도로 얇다. 이러한 경우에 있어서, 2DEG(145)는 이후 상세히 설명되는 바와 같이 전하균형을 통한 전계강도감소층으로서 작용한다. 이러한 추가 캐소드는 장치의 단면(도 1의 평면에서 수직방향의 단면)에서 전폭을 통하여 연장되어 있지 않다. 장치의 폭으로 따라 아무 곳에서나 접속이 이루어질 수 있으면 된다. 이러한 실시형태의 수정형태에서, 두 캐소드(130)(135)는 함께 연결되지 않고 독립적으로 제어된다.
도 1a에서, 애노드(125)와 캐소드(130, 135) 사이에 순방향 전압이 인가되는 경우, 쇼트키 배리어 다이오드의 임계전압, 약 1V의 임계전압이 초과될 때, 다이오드는 도 1b에서 보인 바와 같이, 그리고 도 1a에서 부호 (b)로 보인 바와 같이 2DHG(150)를 통하여 애노드(125)와 제1 캐소드(130) 사이에 전도가 이루어지기 시작할 것이다. 만약 순방향 전압이 더욱 증가되면 p-n 접합 다이오드로서 작용하는 AlGaN 층(115)과 두 GaN 층(110, 120) 사이의 p-n 접합은 2DEG(145)를 통하여 애노드(125)와 제2 캐소드(135) 사이에 전도가 이루어지기 시작할 것이다. 이는 저항을 감소시켜 이러한 상태에서 도 1c에서 보인 바와 같이 그리고 도 1a의 부호(c)에서 보인 바와 같이 이들 2DHG와 2DEG가 전도되어 양극전도(bipolar conduction)가 이루어질 수 있도록 한다. 만약 역방향 전압이 두 캐소드(130, 135)와 애노드(125) 사이에 인가되는 경우, 이들 캐소드는 애노드에 대하여 양전위에 놓이므로서 제1 캐소드(130)와 상부층(120) 사이의 쇼트키 다이오드는 전도되지 않을 것이다. 또한 캐소드의 양전위는 도 1d에서 보인 바와 같이 그리고 도 1a의 부호(d)에서 보인 바와 같이 2DEG(145)의 공핍화와 GaN 층(115)에서의 분극화, 그리고 2DHG(150)의 공핍화가 이루어지기 시작하도록 할 것이다. 만약 2DEG 및 2DHG의 균형이 잘 이루어져 있다면 이들의 공핍화는 거의 완성되어 이들의 전도를 중단될 것이다. 이는 전극 주위의 전계가 역방향 전압의 증가로 신속히 증가되지 않아 장치가 항복전에 높은 역방향 전압에 견딜 수 있음을 의미한다.
제2 실시형태
도 2에서, 본 발명의 제2 실시형태에 따른 공핍형 p-채널 트랜지스터(200)가 제1 실시형태를 참고하여 상기 언급된 구조를 갖는 웨이퍼로부터 제작된다. 이러한 실시형태에서는 제1 실시형태에 대응하는 웨이퍼의 층에 대하여서는 제1 실시형태의 부호에 100을 더하여 표시하였다. 이와 같이, 트랜지스터(200)는 3개의 III-질화물 반도체층(210, 215, 220)이 성장된 기판(205)으로 구성된다. 반도체층(210, 215, 220)상에 4개의 전극(225, 230, 235, 240)이 형성되어 있다.
제3 층(220)의 상부에는 3개의 전극, 즉, 드레인 전극(225), 게이트 전극(230) 및 소오스 전극(235)이 제공된다. 드레인 전극(225)과 소오스 전극(235)은 2DHG(250)에 대하여 저항접속이 이루어질 수 있도록 하는 일함수를 갖는 금속으로 구성된다. 제3 층(220)은 드레인 전극(225)과 소오스 전극(235)이 각각의 전로(225a, 235a)에 의하여 2DHG(250)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 드레인 전극(225)은 2DHG(250), 즉, p-채널에 의하여 소오스 전극(235)에 전기적으로 연결된다.
게이트 전극(230)은 이러한 게이트 전극과 상부 GaN 층(220) 사이와 그리고 2DHG(250)과의 쇼트키 배리어 접합이 이루어지도록 하는 작은 일함수를 갖는 금속으로 구성된다. 이는 2DHG(250)에 형성된 p-채널의 상부에서 드레인 전극(225)과 소오스 전극(235) 사이에 배치되고 p-채널에 영향을 주도록 작동할 수 있다. 따라서, 드레인 전극(225), 게이트 전극(230) 및 소오스 전극(235)들은 공핍형 p-채널 트랜지스터를 구성하도록 배열된다.
이러한 트랜지스터(200)에서, 제3 층(220)은 일측단부에서 u-AlGaN 층(215)의 노출된 상면(215a)만을 제외하고 u-AlGaN 층(215)의 대부분에 연장되어 있다. 추가적으로 부가되는 추가 소오스 전극(240)이 노출된 상면(215a)에 제공되고, 이러한 실시형태에서 제1 소오스 전극(235)에 전기적으로 연결되나, 다른 실시형태에서 이는 독립적으로 제어될 수 있다. 추가 소오스 전극(240)은 AlGaN 층(215)에 대하여 그리고 2DEG(245)에 대하여 저항접속이 이루어질 수 있도록 하는 일함수를 갖는 금속으로 구성된다. 추가 소오스 전극은 장치의 단면(도 2의 평면에서 수직인 방향의 단면)에서 전폭에 걸쳐 연장되어 있지는 않다. 장치의 폭으로 따라 어느 곳에서나 접속이 이루어질 수 있으면 된다. u-AlGaN 층(215)은 추가 소오스 전극(240)이 저항전로(240a)에 의하여 2DEG(245)에 전기적으로 연결될 수 있을 정도로 얇다. 2DEG(245)는 소오스 전극(235), 게이트 전극(230) 및 드레인 전극(225)의 하측에서 연속층의 형태로 연장된다.
도 2a에서, 공핍형 p-채널 트랜지스터(200)는 잘 알려진 p-채널 전계효과트랜지스터(FET)와 유사한 방식으로 작동한다.
공핍형 p-채널 트랜지스터(200)는 정임계전압(positive threshold voltage)을 갖는 '평상시 온 상태를 유지하는 형태(normally-on)'의 트랜지스터이다. 따라서, 소오스에 대한 게이트의 전위, 즉, 게이트-소오스 전압(Vgs)이 제로일 때, 트랜지스터(200)는 도 2b에서 보인 바와 같이 그리고 도 2a에서 부호(b)로 표시한 바와 같이 소오스와 드레인 사이에 순방향 바이어스 전압(Vds)이 인가될 때, 즉, 드레인이 소오스에 대하여 부전압(negative voltage)일 때에 전도된다. 트랜지스터(220)는 p-채널(2DHG) 장치이므로 이것이 전도될 때 전류는 소오스 전극(235)으로부터 드레인 전극(235)으로 흐른다. 도 2c에서, 만약 전류가 포화한계에 이르는 경우, 항복전압(breakdown voltage)에 이를 때까지 전압이 더욱 증가되고 전류가 더 증가하지 않으므로 2DEG 및 2DHG는 공핍화되기 시작한다.
Vgs가 제로로부터 임계전압 이상으로 증가하는 경우 게이트 전극(230) 주위의 공핍영역이 확대되어 이것이 2DHG를 따라 채널을 잠식함으로서 트랜지스터를 스위치-오프 시킨다. 즉, 이는 도 2d에서 보인 바와 같이 전류가 소오스 전극(235)으로부터 드레인 전극(225)으로 흐르는 것을 중지시킨다. 도 2d에서 보인 바와 같이 순방향 바이어스인 경우, 2DEG와 2DHG 사이의 전하균형(공핍화)이 이루어져 소오스-드레인 전압(Vds)은 항복이 일어나기 전에 하이레벨로 증가될 수 있다,
소오스와 드레인 사이에 역방향 바이어스 전압이 인가될 때, 장치는 도 2e에서 보인 바와 같이 게이트가 턴-온 될 때 전도된다. 만약 게이트가 턴-오프 되는 경우, 장치는 낮은 역방향 바이어스 전압에서 전도되지 않고 임계전압에 도달하였을 때 2DEG가 도 2f에서 보인 바와 같이 전도되기 시작한다.
다른 실시형태에서 동일한 웨이퍼에 서로 인접하여 이 실시형태의 두 p-채널 트랜지스터(200)가 제공되며 각 드레인 전극(225)이 함께 연결되어 집적회로로서 양방향 트랜지스터를 구성한다.
도 2의 실시형태에서, 게이트 전극(230)은 턴-오프가 이루어질 수 있도록 하는 임계전압을 변화시키기 위하여 제3 층(220)으로 다양한 차이를 두고 연장될 수 있다. 이후 상세히 설명되는 다른 실시형태에서, 이는 제3 층(220)의 전체와 2DHG(250)를 통하여 연장될 수 있는 바, 이 경우 트랜지스터는 증가형 트랜지스터이다. 이러한 경우에 있어서, 이것이 제2 층(215)으로 연장될 수 있는 거리는 턴-온이 이루어질 수 있도록 하는 임계전압을 변화시킬 수 있도록 달라질 수 있다.
제3 실시형태
도 3에서, 본 발명의 제3 실시형태에 따른 증가형 p-채널 트랜지스터(300)가 제1 실시형태를 참고하여 상기 언급된 구조를 갖는 웨이퍼로부터 제작된다. 이러한 실시형태에서는 제1 실시형태에 대응하는 웨이퍼의 층에 대하여서는 제1 실시형태의 부호에 200을 더하여 표시하였다. 이와 같이, 트랜지스터(300)는 기판(305)과 3개의 III-질화물 반도체층(310, 315, 320)으로 구성된다. 반도체층(310, 315, 320)상에 4개의 전극(325, 330, 335, 340)이 형성되어 있다.
제3 층(320)의 상부에는 2개의 전극, 즉, 드레인 전극(325)과 소오스 전극(335)이 제공된다. 소오스 전극(335)과 드레인 전극(325)은 각각 2DHG(350)에 대하여 저항접속이 이루어질 수 있도록 하는 일함수를 갖는 금속으로 구성된다. 제3 층(320)은 드레인 전극(325)과 소오스 전극(335)이 각각의 저항전로(325a, 335a)에 의하여 2DHG(350)에 전기적으로 연결될 수 있을 정도로 얇다.
제2의 노출된 상면(315a)을 제공하기 위하여 갭(355)이 제3 층(320)을 통하여 u-AlGaN 층(315)을 향하여 에칭되었다. 이에 게이트 전극(330)이 제공되고 갭(355)을 통하여 연장된다. 이러한 게이트 전극(330)은 금속절연막반도체(MIS) 게이트이고 갭(355)의 표면으로부터 절연체에 의하여 분리된 금속으로 구성된다. 게이트 전극(330)은 다른 전극, 즉, 일측의 드레인 전극(325)과 타측의 소오스 전극(335) 사이에 배치되고 2DHG(350)을 따라 형성된 p-채널을 통하여 연장된다. 따라서, 게이트 전압이 인가되지 않을 때, 2DHG(350)는 게이트 전극(330)의 주위의 영역이 차단되어 장치가 오프 된다. 실제로, 소오스 전극(335)에 대하여 임계전압 이상의 부전압이 게이트 전극(330)에 인가될 때, 게이트 전극(330)의 주위에 2DHG가 형성된다. 이러한 상태에서, 2DHG는 드레인 전극(325)을 소오스 전극(330)에 연결한다. 따라서, 이들 전극은 증가형 p-채널 (2DHG) 트랜지스터를 구성하도록 배열된다.
제3 층(320)은 일측단부에서 u-AlGaN 층(315)의 노출된 상면(315a)만을 제외하고 u-AlGaN 층의 대부분에 연장되어 있다. 추가적으로 부가되는 추가 소오스 전극(340)이 노출된 상면(315a)에 제공된다. 추가 소오스 전극(340)은 2DEG(345)에 대하여 저항접속이 이루어질 수 있도록 하는 일함수를 갖는 금속으로 구성된다. u-AlGaN 층(315)은 추가 소오스 전극(340)이 저항전로(340a)에 의하여 2DEG(345)에 전기적으로 연결될 수 있을 정도로 얇다. 추가 소오스 전극은 장치의 단면(도 1의 평면에서 수직인 방향의 단면)에서 전폭에 걸쳐 연장되어 있지는 않다. 장치의 폭으로 따라 아무 곳에서나 접속이 이루어질 수 있으면 된다. 2DEG(345)는 두개의 소오스 전극(335, 340), 게이트 전극(330) 및 드레인 전극(325)의 하측에서 연속층의 형태로 연장된다.
도 3a에서, 증가형 p-채널 트랜지스터(300)는 다른 증가형 FET와 유사한 방식으로 작동한다.
증가형 p-채널 트랜지스터는 부임계전압(negative threshold voltage)을 가짐으로서 '평상시 오프 상태를 유지하는 형태(normally-off)'의 트랜지스터이다. 즉, Vgs=0 일 때 드레인과 소오스 전극(325, 335) 사이에 전류가 흐르지 않는다. 도 3b에서, 임계전압 이상 크기의 부 Vgs가 인가될 때, 게이트 전극(330)의 주위에 정공가스가 형성되어 소오스와 드레인 전극(335, 325) 사이에 p-채널이 완성됨으로서 도 3b에서 보인 바와 같이 소오스와 드레인 전극 사이에 순방향 바이어스 전압이 인가될 때 전류가 소오스 전극(335)으로부터 드레인 전극(325) 측으로 흐르게 된다. Vgs의 크기가 더욱 증가하면 포화점에 이를 때까지 전류가 증가할 것이다. 포화후에 전압이 더욱 증가하는 것은 전류를 증가시키지 않을 것이며, 도 3c에서 보인 바와 같이 항복전압에 도달할 때까지 2DEG 및 2DHG가 공핍화되기 시작하고, 이때에 전류는 신속히 증가하기 시작할 것이다. Vgs가 임계전압 이하일 때에 게이트 전극 주위에 2DHG가 존재하지 않고 게이트는 턴-오프 된다. 따라서, 순방향 바이어스 전압은 이러한 전압이 항복전압에 이를 때까지 전류가 흐르도록 하지 않을 것이다. 도 3d에서 보인 바와 같이, 이러한 상태에서 증가하는 전압은 초접합효과에 의하여 2DEG와 2DHG 사이에 전하균형이 이루어질 수 있도록 한다. 이는 전압이 항복전에 높은 레벨에 이르도록 한다.
역방향 바이어스 전압이 인가되고 게이트가 턴-온 될 때, 장치는 도 3e에서 보인 바와 같이 2DHG를 통하여 전도된다. 만약 게이트가 턴-오프 되는 경우, 저전압에서 전류는 흐르지 않으나 역방향 바이어스 전압이 임계전압에 이르렀을 때 2DEG와 2DHG가 전도되기 시작하여 도 3f에서 보인 바와 같이 게이트 전극의 주위에 전로가 형성될 수 있도록 한다.
다른 실시형태에서 동일한 웨이퍼에 서로 인접하여 이 실시형태의 두 p-채널 트랜지스터(300)가 제공되며 각 드레인 전극(325)이 함께 연결되어 집적장치로서 양방향 트랜지스터를 구성한다.
제4 실시형태
본 발명의 한 실시형태에 따른 상보형 트랜지스터 쌍(complementary transistor pair)(400)이 제1 실시형태에 관련하여 상기 언급된 구조를 갖는 웨이퍼로부터 제작된다. 이러한 실시형태에서는 제1 실시형태에 대응하는 웨이퍼의 층에 대하여서는 제1 실시형태의 부호에 300을 더하여 표시하였다. 이와 같이, 트랜지스터 쌍(400)는 기판(405)과 3개의 III-질화물 반도체층(410, 415, 420)으로 구성된다. 반도체층(410, 415, 420) 상에는 8개의 전극(425n, 430n, 435n, 440n, 425p, 430p, 435p, 440p)이 형성되어 있다.
전극들은 트랜지스터 쌍(400)의 일측 트랜지스터(400n)(도 4에서 좌측)가 증가형 n-채널 트랜지스터를 구성하고, 타측 트랜지스터(400p)가 p-채널 트랜지스터를 구성한다. 제1 갭(455)이 제3 층(420)과 u-AlGaN 층(415)을 통하여 연장되고 이들의 p-측 트랜지스터(400p)으로부터 이들 층의 n-측 트랜지스터(400n)를 분리한다.
먼저 n-채널측 트랜지스터(400n)에 관련하여, 제3 층(420)의 양측에서 일측단부에 AlGaN 층(415)의 제1 및 제2의 노출된 상면(415a, 415b)을 제외하고 이러한 트랜지스터(400n)에서 u-AlGaN 층(415)의 일부에만 연장되어 있다. n-측 트랜지스터(400n)의 두 전극, 즉, 드레인 전극(425n)과 소오스 전극(435n)이 노출된 상면(415a, 415b)에 형성된다. 드레인 전극(425n)과 소오스 전극(435n)은 2DHG(445)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. u-AlGaN 층(415)은 소오스 전극(435n)과 드레인 전극(425n)이 각각의 전로(436n, 426n)를 통하여 2DEG(445)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 드레인 전극(425n)은 n-채널에 의하여 소오스 전극(435n)에 연결될 수 있다.
제2 갭(460)이 u-AlGaN 층(415)의 제1의 노출된 상면(415a)을 통하여 제1의 u-GaN 층(410)으로 에칭되었다. 이러한 에칭으로 제1의 u-GaN 층(410)에 노출면(410b)이 형성되고 이러한 노출면(410b)의 상측에서 u-AlGaN 층(415)의 노출된 측벽(415a)이 형성된다.
게이트 전극(430n)이 제2 갭(460)에 제공되고 이를 통하여 연장되어 있다. 이와 같이 게이트 전극(430n)은 n-측 트랜지스터(400n)의 소오스 전극(435n)과 드레인 전극(425n) 사이에 배치되고 2DEG(435)를 통하여 연장되어 있다. 게이트 전극(430n)은 금속절연막반도체(MIS) 게이트이고 절연체에 의하여 갭(460)의 노출면(410b)로부터 분리된 금속으로 구성된다. 실제로, 임계전압 이상의 크기를 갖는 정 Vgs가 인가될 때, '증가'영역이 게이트 전극(430n)의 주위의 u-GaN 층(410)에 형성된다. 이러한 상태에서 n-채널이 증가영역을 통하여 2DEG(445)를 따라 형성되어 드레인 전극(425n)을 소오스 전극(435n)에 연결한다. 따라서, n-측 트랜지스터(400n)는 n-채널 증가형 트랜지스터를 제공하도록 구성된다. 상기 언급된 바와 같이 게이트 전극의 깊이는 임계전압을 변화시키거나 또는 트랜지스터가 공핍형 트랜지스터가 되도록 변화될 수 있다.
제3 층(420)에는 추가로 부가되는 추가 소오스 전극(440n)이 제공된다. 이러한 추가 소오스 전극(440n)은 2DEG(450)에 저항접속이 이루어질 수 있도록 하는 일함수를 갖는 금속으로 구성된다. 제3 층(420)은 추가 소오스 전극(440n)이 2DEG(450)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 2DEG와 2DHG를 포함하는 SJ가 형성된다. 이로써 도 3의 2DHG 트랜지스터와 유사한 방식으로 게이트와 드레인 전극 사이의 피크전기강도(peak electric strength)를 감소시킨다.
이제 도 4에서 보인 p-채널측 트랜지스터(400p)에 관련하여, 제3 층(420)의 상부에 두개의 전극, 즉, 드레인 전극(425p)과 소오스 전극(435p)이 제공된다. 드레인 전극(425p)과 소오스 전극(435p)은 2DHG(450)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. 제3 층(420)은 드레인 전극(425p)과 소오스 전극(435p)이 각각의 전로(426p, 436p)를 통하여 2DHG(450)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 드레인 전극(425p)은 2DHG(450)를 따라 p-채널에 통하여 소오스 전극(435p)에 전기적으로 연결될 수 있다.
제3 갭(465)이 p-측 트랜지스터(400p)에서 제3 층(420)을 통하여 u-AlGaN 층(415)으로 에칭되었다. 이러한 에칭으로 u-AlGaN 층(415)에 제4 노출면(415e)이 형성되고 이러한 노출면(415e)의 상측에서 제3 층(420)의 노출된 측벽(420a)이 형성된다. 게이트 전극(430p)이 제3 갭(465)에 제공되고 이를 통하여 연장되어 있다. 이와 같이 게이트 전극(430p)은 드레인 전극(425p)과 소오스 전극(435p) 사이에 배치되고 2DHG(450)를 통하여 연장되어 있다. n-측 트랜지스터(400n)의 게이트 전극(430n)과 마찬가지로, p-측 트랜지스터(400p)의 게이트 전극(430p)도 금속절연막반도체(MIS) 게이트이다. 제3 실시형태에 관련하여 상기 언급된 바와 같이, 실제로 p-채널은 일부가 게이트 전극(430p)의 주위에 형성된 2DEG(445)를 따라 형성되고 드레인 전극(425p)을 소오스 전극(435p)에 연결한다. 따라서, p-측 트랜지스터(400p)의 전극들은 p-측 트랜지스터(400p)에서 p-채널 증가형 트랜지스터를 제공하도록 배열된다.
제3 층(420)은 제1 갭(455)에 인접한 단부에 대향된 단부에서 u-AlGaN 층(415)의 제5의 노출된 상면(415c)을 제외하고 p-측 트랜지스터(400p)의 u-AlGaN 층(415)의 일부에 연장되어 있다. 제5 노출면(415b)에 추가로 부가되는 추가 소오스 전극(440p)이 제공되며, 이는 2DEG(445)에 저항접속이 이루어질 수 있도록 하는 일함수를 갖는 금속으로 구성된다. u-AlGaN 층(415)은 추가 소오스 전극(440p)이 2DEG(445)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 도 3의 실시형태에 관련하여 상세히 설명된 바와 같이, 추가 소오스 전극(440p)는 2DEG(445)에 연결되어 2DEG와 2DHG를 포함하는 SJ와 같이 작용한다. 이로써 어떠한 조건하에서 게이트와 소오스 전극 사이의 피크전기강도를 감소시킨다.
p-측 및 n-측 트랜지스터(400p, 400n)으로부터의 각 드레인 전극(425p, 425n)은 양측 드레인 전극을 포함하는 단일체를 구성하도록 갭(465)에서 금속으로 함께 연결된다. 조합된 드레인 전극(425p, 425n)은 두 장치 사이에서 AlGaN 층(415)의 갭에 삽입되어 두 장치 사이에서 2DEG(445)를 단절한다. 그러나, 이 실시형태의 변형실시형태에서, 이들은 예를 들어 와이어에 의하여 함께 연결되는 물리적으로 분리된 분리형 전극으로서 구성될 수 있다.
p-측 및 n-측 트랜지스터(400p, 400n)으로부터의 각 게이트 전극(430p, 430n)은 와이어로 함께 연결된다. 그러나, 이들은 금속으로 결합되어 단일체의 전극으로 구성되거나 이들이 상대측에 대하여 독립적으로 제어될 수 있다.
최종적으로 패키지화된 장치에서, n-측 트랜지스터(400n)의 소오스 전극(430n, 435n)은 함께 전기적으로 연결될 것이고, p-측 트랜지스터(400p)의 소오스 전극(430p, 435p)도 함께 전기적으로 연결될 것이다.
n-측 트랜지스터(400n)는 그 전달특성으로부터 이해될 수 있는 바와 같이 증가형 n-채널 트랜지스터로서 작동한다. 증가형 n-채널 트랜지스터는 정임계전압을 가지므로 '평상시 오프상태가 유지되는 형태(normally off)'의 트랜지스터이다. 즉, Vgs=0 일 때, 드레인과 소오스 전극(425, 435) 사이에 전류가 흐르지 않는다. Vgs가 임계전압 이상으로 증가될 때, 2DEG가 게이트 전극의 주위에 형성되어 전류가 증가영역에 의하여 형성된 n-채널을 통하여 드레인 전극(425)으로부터 소오스 전극(435)측으로 흐른다. Vgs가 더욱 증가하면 포화점에 이를 때까지 드레인 전류를 증가시킬 것이다.
도 4의 양 트랜지스터가 증가형 장치이지만 이들 각각 또는 모두는 게이트 전극이 적당히 재배열된 공핍형 장치로 수정될 수 있다.
이 실시형태의 수정실시형태에서, p-측 및 n-측 트랜지스터의 각 게이트 전극(430p, 430n)은 각각 제3 층(420)과 u-AlGsN 층(415)에 형성될 수 있다. 게이트 전극(4300p, 430n)은 증가형 트랜지스터가 아닌 공핍형 트랜지스터를 구성할 수 있도록 2DHG(450)와 2DEG(445)에 대한 쇼트키 배리어 접속을 허용하는 금속으로 구성된다. 또한 일부 다른 n-채널 또는 2DEG 장치를 구성하기 위하여 n-채널측 트랜지스터에 상이한 배열로 제공될 수 있다.
제5 실시형태
도 5에서, 본 발명의 한 실시형태에 따른 역전도형 트랜지스터(RCT)(500)이 제1 실시형태에 관련하여 상기 언급된 구조를 갖는 웨이퍼로부터 제작된다. 이러한 실시형태에서는 제1 실시형태에 대응하는 웨이퍼의 층에 대하여서는 제1 실시형태의 부호에 400을 더하여 표시하였다. 이와 같이, RCT(500)는 기판(505)과 3개의 III-질화물 반도체층(510, 515, 520)으로 구성된다. 반도체층(510, 515, 520)상에는 5개의 전극(525, 530, 535, 540, 542)이 형성되어 있다.
제3 층(520)은 양측의 일측단부에서 u-AlGaN 층(515)의 제1 및 제2의 노출된 상면(515a, 515b)을 제외하고 u-AlGaN 층(515)의 일부에 연장되어 있다. 제1 소오스 전극(535)이 제1의 노출된 상면(515a)에 제공되고 드레인 전극(525)이 제2의 노출된 상면(515b)에 제공된다. 드레인 전극(525)과 제1 소오스 전극(535)은 2DEG(545)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. u-AlGaN 층(515)은 드레인 전극(525)과 제1 소오스 전극(535)이 각각의 전로(525a, 535a)에 의하여 2DEG(545)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 드레인 전극(525)은 2DEG(545)에 의하여 제1 소오스 전극(535)에 전기적으로 연결된다.
또한 u-AlGaN 층(515)의 제1의 노출된 상면(515a)에 게이트 전극(530)과 제2 소오스 전극(540)이 제공된다. 게이트 전극(530)과 제2 소오스 전극(540)은 2DEG(545)와의 사이에 쇼트키 배리어 접합이 이루어질 수 있도록 하는 큰 일함수를 갖는 금속으로 구성된다.
게이트 전극(530)은 드레인 전극(525)과 제1 소오스 전극(535) 사이에서 그리고 2DEG(545)를 따라 형성된 n-채널상에 배치된다. 따라서, 드레인 전극(525)과 제1 소오스 전극(535) 사이의 n-채널에 영향을 주도록 작동될 수 있다. 따라서, 드레인 전극(525), 게이트 전극(530) 및 제1 소오스 전극(535)은 공핍형 n-채널 (2DEG) 트랜지스터를 구성하도록 배열된다.
제2 소오스 전극(540)은 게이트 전극(530)과 드레인 전극(525) 사이에 배치되며, u-AlGaN 층(515)은 제2 소오스 전극(540)이 전로(540a)에 의하여 2DEG에 연결될 수 있을 정도로 얇다(그 방향은 정전류의 경우를 보인 것으로, 음전하캐리어의 흐름방향과는 반대이다). 따라서 게이트 전극(530)은 제2 소오스 전극(540)과 드레인 전극(525) 사이의 2DEG에 큰 영향을 주지 않는다. 따라서, 제2 소오스 전극(540)과 드레인 전극(525)은 제2 소오스 전극(540)이 애노드인 2DEG 쇼트키 배리어 다이오드를 구성하도록 배열된다.
제3 소오스 전극(542)은 제1의 노출된 상면에 인접한 단부에서 제3 층(520)상에 제공된다. 이러한 제3 소오스 전극(542)은 전로(542a)를 통하여 2DHG(550)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. 따라서, 2DEG 및 2EHG로 구성되는 SJ가 형성된다. 이로써 게이트와 드레인 전극 사이의 피크전기강도가 감소된다.
도 5a에서, Vds(즉, 소오스에 대하여 드레인에 인가된 전압)이 정전압, 즉, 순방향 바이어스 전압일 때, 역전도형 트랜지스터(500)는 공핍형 n-채널 트랜지스터로서 작동한다. 공핍형 n-채널 트랜지스터는 부임계전압을 가지며 이에 따라 Vgs=0 일 때 2DEG 및 2EHG 사이의 전하균형이 한계에 이르는 포화상태가 되고 도 5c에서 보인 바와 같이 전류가 더욱 흘러 항복전압에 도달할 때까지 음전하캐리어(전자)는 도 5b에서 보인 바와 같이 드레인 전극(525)로부터 제1 소오스 전극(5350으로 흐른다(정전류가 반대방향으로 흐른다고 할 수 있다). 도 5c의 화살표, 그리고 도 5e 및 도 5g의 화살표는 음전하의 흐름을 보인 것이다. Vgs가 제로로부터 임계전압 보다 크기가 큰 부전압으로 감소하는 경우 게이트 전극 주위의 공핍영역은 드레인 및 제1 소오스 전극(525, 535) 사이의 채널을 '핀치오프(pinch off)'시키도록 확장되어 이들 사이에 전류가 흐르는 것을 차단한다. 바이어스 전압 Vds의 증가는 도 5d에서 보인 바와 같이 전하균형에 의하여 2DEG 및 2DHG가 공핍화되도록 하여 고압의 항복전압에 이를 때까지 전류가 흐르지 않을 것이다.
역방향 전압이 인가되어 소오스에 대한 드레인의 전위, 즉, 드레인-소오스 전압(Vds)이 부전압이고 게이트가 턴-온 될 때 이는 도 5e에서 보인 바와 같이 2DEG를 통하여 전도된다. 게이트가 턴-오프 될 때, 역전도형 트랜지스터(500)는 도 5f에서 보인 바와 같이 애노드(제2 소오스 전극 540)가 제1 소오스 전극(535)에 연결되고 드레인 전극(525)이 캐소드로서 사용되는 2DEG SJ 쇼트키 배리어 다이오드로서 작동한다. 부전압 Vds의 크기가 제2 소오스 전극(540)에서 쇼트키 배리어 접합의 임계전압을 초과할 때, 전류가 2DEG(545)와 2DHG를 통하여 제2 소오스 전극(540)으로부터 드레인 전극(525)으로 흐른다.
이러한 실시형태의 수정실시형태에서 게이트 전극은 GaN 층(515)을 통하여 하측의 AlGaN 층(515)으로 연장되어 트랜지스터가 도 4와 유사한 증가형 트랜지스터가 될 수 있다.
제6 실시형태
도 6에서, 본 발명의 제6 실시형태에 따른 역전도형 트랜지스터(RCT)(600)이 제1 실시형태에 관련하여 상기 언급된 구조를 갖는 웨이퍼로부터 제작된다. 이러한 실시형태에서는 제1 실시형태에 대응하는 웨이퍼의 층에 대하여서는 제1 실시형태의 부호에 500을 더하여 표시하였다. 이와 같이, RCT(600)는 기판(605)과 3개의 III-질화물 반도체층(610, 615, 620)으로 구성된다. 반도체층(610, 615, 620)상에는 5개의 전극(625, 630, 635, 640, 642)이 형성되어 있다.
제3 층(620)은 RCT(600)의 양측의 일측단부에서 제3 층(620)이 존재하는 영역의 반대측에 u-AlGaN 층(615)의 제1 및 제2의 노출된 상면(615a, 615b)을 제외하고 u-AlGaN 층(615)의 일부에 연장되어 있다. 소오스 전극(635)이 제1의 노출된 상면(615a)에 제공되고 드레인 전극(625)이 제2의 노출된 상면(615b)에 제공된다. 드레인 전극(625)과 소오스 전극(635)은 각각의 전로(625a, 635a)에 의하여 2DEG(645)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. 따라서, 드레인 전극(625)은 2DEG(645)에 의하여 소오스 전극(635)에 전기적으로 연결된다.
또한 게이트 전극(630)은 소오스 전극(635)과 제3 층(620)이 존재하는 영역 사이에서 제1의 노출된 상면(615a)에 제공된다. 게이트 전극(630)은 2DEG(645)와의 사이에 쇼트키 배리어 접합이 이루어질 수 있도록 하는 큰 일함수를 갖는 금속으로 구성된다. 게이트 전극(630)은 2DEG(645)상에서 드레인 전극(625)과 소오스 전극(635) 사이에 배치된다. 따라서, 게이트 전극(630)은 2DEG(645)를 따라 형성되어 드레인 전극(625)을 소오스 전극(635)에 연결하는 n-채널에 영향을 주도록 작동한다. 따라서, 드레인 전극(625), 게이트 전극(630) 및 소오스 전극(635)은 공핍형 2DEG 트랜지스터(600)을 구성한다.
추가로 부가되는 추가 소오스 전극(640)과 추가 드레인 전극(642)이 각 제1 및 제2의 노출된 상면(615a, 615b)에 인접한 단부에서 제3 층(620)에 제공되고, 각각 소오스 전극(635) 및 드레인 전극(625)에 전기적으로 연결된다. 추가 소오스 전극(640)은 2DHG(650)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. 추가 드레인 전극(642)은 2DHG(650)와의 사이에 쇼트키 배리어 접합이 이루어질 수 있도록 하는 일함수를 갖는 금속으로 구성된다. 추가 소오스 전극(640)과 추가 드레인 전극(642)은 각각의 전로(640a, 642a)에 의하여 2DHG(650)에 전기적으로 연결된다. 게이트 전극(630)은 2DEG(645)에는 영향을 주고 2DHG(650)에는 영향을 주지 않도록 작동한다. 따라서, 2DHG(650)는 추가 소오스 전극(640)을 추가 드레인 전극(642)에 연결하여 추가 소오스 전극(640)이 애노드로서 사용되는 2DHG 쇼트키 배리어 다이오드를 구성한다.
Vds(즉, 소오스에 대하여 드레인에 인가된 전압)가 정전압일 때, 역전도형 트랜지스터(600)는 실질적으로 제5 실시형태에 관련하여 상기 언급된 바와 같이 공핍형 n-채널 트랜지스터로서 작동한다.
Vds가 부전압이고 게이트 전극이 2DEG를 통한 전도가 방지되는 전위일 때에 역전도형 트랜지스터(600)는 역결합형 2DHG 쇼트키 배리어 다이오드로서 작동한다. Vds의 크기가 다이오드의 임계전압을 초과할 때, 전류는 먼저 유니폴라 모드(unipolar mode)에서 그리고 도 5a에서 보인 바와 같이 전압이 임계전압이상으로 증가할 때는 바이폴라 모드(bipolar mode)로 2DHG(650)를 통하여 추가 소오스 전극(640)으로부터 추가 드레인 전극(642)으로 흐른다. 다른 상태에서, 장치는 도 5의 장치와 같은 방식으로 2DEG d-모드 트랜지스터로서 작동한다.
제7 실시형태
도 7에서, 본 발명의 제7 실시형태에 따른 역전도형 트랜지스터(RCT)(700)이 제1 실시형태에 관련하여 상기 언급된 구조를 갖는 웨이퍼로부터 제작된다. 이러한 실시형태에서는 제1 실시형태에 대응하는 웨이퍼의 층에 대하여서는 제1 실시형태의 부호에 600을 더하여 표시하였다. 이와 같이, RCT(700)는 기판(705)과 3개의 III-질화물 반도체층(710, 715, 720)으로 구성된다. 반도체층(710, 715, 720)상에는 5개의 전극(725, 730, 735, 740, 742)이 형성되어 있다.
제3 층(720)은 양측의 일측단부에서 u-AlGaN 층(715)의 제1 및 제2의 노출된 상면(715a, 715b)을 제외하고 u-AlGaN 층(715)의 일부에 연장되어 있다. 소오스 전극(735)이 제1의 노출된 상면(615a)에 제공되고 드레인 전극(725)이 제2의 노출된 상면(715b)에 제공된다.
소오스 전극(735)은 2DEG(745)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. 드레인 전극(725)은 2DEG(745)와의 사이에 쇼트키 배리어 접합이 이루어질 수 있도록 하는 큰 일함수를 갖는 금속으로 구성된다. u-AlGaN 층(715)은 드레인 전극(725)과 소오스전극(735)이 각각 전로(725a, 735a)에 의하여 2DEG(745)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 2DEG(745)는 드레인 전극(725)을 소오스 전극(735)에 전기적으로 연결하여 드레인 전극(725)이 애노드로 사용되는 2DEG 쇼트키 배리어 다이오드를 구성한다.
추가로 부가되는 추가 소오스 전극(740)과 추가 드레인 전극(742)이 각 제1 및 제2의 노출된 상면(615a, 615b)에 인접한 단부에서 제3 층(720)에 제공된다. 완전히 패키지화된 RCT에서 두 소오스 전극(735, 740)이 전기적으로 함께 연결되고 두 드레인 전극(725, 742)이 전기적으로 함께 연결된다. 게이트 전극(730)이 추가 소오스 전극(740)과 추가 드레인 전극(742) 사이의 제3 층(720)에 제공된다.
각 추가 소오스 전극(740)과 추가 드레인 전극(742)은 2DHG(750)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. 추가 소오스 전극(740)과 추가 드레인 전극(742)는 각 전로(740a, 742a)에 의하여 2DHG(750)에 전기적으로 연결된다. 따라서, 2DHG(750)는 추가 소오스 전극(740)을 추가 드레인 전극(742)에 연결한다.
게이트 전극(730)은 2DHG(750)와의 사이에 쇼트키 배리어 접합이 이루어질 수 있도록 하는 작은 일함수를 갖는 금속으로 구성된다. 이러한 게이트 전극(730)은 2DHG(750) 상에서 추가 소오스 전극(740)과 추가 드레인 전극(742) 사이에 배치된다. 따라서, 게이트 전극(730)은 추가 소오스 전극(740)을 추가 드레인 전극(742)에 연결하는 2DHG(750)에는 영향을 주나 2DEG(745)에는 크게 영향을 주지 않도록 작동한다. 따라서, 드레인 전극(725), 게이트 전극(730)과 소오스 전극(735, 740)은 도 2의 트랜지스터와 같이 작동하는 공핍형 2DHG 트랜지스터(700)을 구성한다. 부가적인 전극(725)은 역방향 바이어스 전압하에 SBD를 구성한다.
도 7a에서 부호(b)(c)(d)(e)(f)는 도 2a의 부호와 동일한 것으로 장치는 도 2의 장치와 같이 작동한다. 그러나, Vds가 정전압일 때에 역전도형 트랜지스터(700)는 2DEG 쇼트키 배리어 다이오드와 같이 작동한다. Vds의크기가 다이오드의 임계전압을 초과할 때, 도 7a의 부호(f)로 보인 바와 같이 전류는 유니폴라 모드에서 2DEG(745)를 통하여 드레인 전극(725)으로부터 소오스 전극(735)으로 흐른다. 임게전압에 도달하였을 때 전류는 도 7a의 부호(g)로 보인 바와 같이 바이폴라 모드로 2DEG 및 2DHG를 통하여 흐르기 시작한다.
제8 실시형태
도 8에서, 본 발명의 제8 실시형태에 따른 역전도형 트랜지스터(RCT)(800)이 제1 실시형태에 관련하여 상기 언급된 구조를 갖는 웨이퍼로부터 제작된다. 이러한 실시형태에서는 제1 실시형태에 대응하는 웨이퍼의 층에 대하여서는 제1 실시형태의 부호에 700을 더하여 표시하였다. 이와 같이, RCT(800)는 기판(805)과 3개의 III-질화물 반도체층(810, 815, 820)으로 구성된다. 반도체층(810, 815, 820)상에는 5개의 전극(825, 830, 835, 840, 842)이 형성되어 있다.
드레인 전극(825), 게이트 전극(830)과 제1 및 제2 소오스 전극(835, 840)이 제3 층(820)에 형성된다. 제2 소오스 전극(840)은 제3 층(820)의 일측 단부에 형성되고, 드레인 전극(825)은 반대측 단부에 형성된다. 각 제2 소오스 전극(840)과 드레인 전극(825)은 2DHG(850)에 대항 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. 제3 층(820)은 제2 소오스 전극(840)과 드레인 전극(825)이 2DHG(850)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 2DHG(850)는 제2 소오스 전극(840)을 드레인 전극(825)에 연결한다.
게이트 전극(830)은 드레인 전극(825)과 제2 소오스 전극(840) 사이에 형성된다. 게이트 전극(830)은 2DHG(850)와의 사이에 쇼트키 배리어 접합이 이루어질 수 있도록 하는 작은 일함수를 갖는 금속으로 구성된다. 게이트 전극(830)은 2DHG(850) 상에서 제2 소오스 전극(840)과 드레인 전극(825) 사이에 배치된다. 따라서, 게이트 전극(830)은 2DHG(850)를 따라서 형성되고 제2 소오스 전극(840)를 드레인 전극(825)에 연결하는 p-채널에 영향을 주도록 작동한다. 따라서, 드레인 전극(825), 게이트 전극(830)과 제2 소오스 전극(840)은 공핍형 p-채널 트랜지스터(800)를 구성한다.
제1 소오스 전극(835)은 게이트 전극(830)과 드레인 전극(825) 사이에 형성된다. 제1 소오스 전극(835)은 2DHG(850)와의 사이에 쇼트키 배리어 접합이 이루어질 수 있도록 하는 작은 일함수를 갖는 금속으로 구성된다. 제3 층(820)은 제1 소오스 전극(835)이 2DHG(850)에 전기적으로 연결될 수 있을 정도로 얇다. 따라서, 2DHG(850)는 드레인 전극(825)을 제1 소오스 전극(835)에 연결하여 소오스 전극(835)이 애노드로 사용되는 p-채널 쇼트키 배리어 다이오드를 구성한다.
제3 층(820)은 u-AlGaN 층의 노출된 상면(815a)을 제외하고 u-AlGaN 층의 일부에 연장되어 있다. 노출된 상면(815a)에 제3 소오스 전극(842)이 형성된다. 완전히 패키지화된 RCT에서 3개의 소오스 전극(835, 840, 842)이 함께 와이어(855)로 연결된다. 제3 소오스 전극(842)은 2DEG(845)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다. 따라서, 실질적으로 제3 실시형태에 관련하여 언급된 바와 같이, SJ가 2DEG 및 2DHG로 구성된다. 이로써 게이트와 드레인 전극 사이의 피크전기강도가 감소된다.
대부분의 조건하에서 이러한 장치는 2DHG d-모드 트랜지스터로서 작동하는 도 7의 장치와 같이 작동한다. 그러나, Vds가 정전압일 때 역전도형 트랜지스터(800)는 p-채널 쇼트키 배리어 다이오드로서 작동한다. Vds의 크기가 다이오드의 임계전압을 초과할 때, 전류가 2DHG(850)를 통하여 드레인 전극(825)으로부터 제1 소오스 전극(835)으로 흐른다.
제9 실시형태
도 9에서, 본 발명의 제9 실시형태에 따른 양방향 트랜지스터(BT)(900)이 제1 실시형태에 관련하여 상기 언급된 구조를 갖는 웨이퍼로부터 제작된다. 이러한 실시형태에서는 제1 실시형태에 대응하는 웨이퍼의 층에 대하여서는 제1 실시형태의 부호에 800을 더하여 표시하였다. 이와 같이, BT(900)는 기판(905)과 3개의 III-질화물 반도체층(910, 915, 920)으로 구성된다. 반도체층(910, 915, 920)상에는 5개의 전극(925, 930, 935, 940, 942)이 형성되어 있다.
게이트 전극(930)과 제1 및 제2 소오스 전극(940, 942)는 제3 층(920)의 상부에 형성된다. 이들 소오스 전극(940, 942)는 2DHG(950)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성된다.
게이트 전극(930)은 두 소오스 전극(940, 942) 사이에 배치되고 2DHG(950)에 대한 쇼트키 배리어 접합을 허용하는 일함수를 갖는 금속으로 구성된다.
제3 층(920)은 BT(900)의 양측 단부에서 U-AlGaN 층(915)의 각 노출된 상면(915a, 915b)를 제외하고 u-AlGaN 층(915)의 일부에 연장되어 있다. 제1 및 제2의 추가 게이트 전극(925, 935)이 u-AlGaN 층(915)에 형성된다. 제1 및 제2의 추가 게이트 전극(925, 935)이 u-AlGaN 층(915) 상에서 각 노출된 상면(915a, 915b)에 형성? 있다. 두개의 추가 게이트 전극(925, 935)은 게이트 전극(930)에 전기적으로 연결된다.
이들 추가 게이트 전극(925, 935)은 2DEG(945)에 대한 저항접속을 허용하는 일함수를 갖는 금속으로 구성되며, u-AlGaN 층(915)은 각 전로(925a, 935a)를 통하여 이들이 2DEG(945)에 연결될 수 있을 정도로 얇다. 2DEG(945)는 게이트 전극(930)과 두 소오스 전극(940, 942)의 하측에 연속층으로 연장되어 있다.
두 소오스 전극(940, 942) 사이의 전압은 게이트 전극에 인가되는 게이트 전압의 제어하에 전류가 이들 사이에서 2DEG를 통하여 양방향으로 흐를 수 있도록 하며, 전압이 정전압이면 소오스 전극은 소오스로서 작용하고 전압이 부전압이면 소오스 전극은 드레인으로서 작용한다. D-모드 장치의 경우와 같이 게이트 전극(930)에 인가된 정전압 Vgs(소오스에 대하여)는 트랜지스터에 어느 방향으로 전류가 흐르든 간에 트랜지스터를 턴-오프 시킨다. 게이트에 정전압이 인가될 때, 두개의 추가 게이트 전극(925, 935)는 소오스에 대하여 정전위가 되어 2DEG와 2DHG를 공핍하여 장치의 항복전압을 증가시킬 것이다.
수정실시형태 및 다른 실시형태
본 발명에 따른 장치는 n-채널, 예를 들어 2DEG 및/또는 p-채널, 예를 들어 2DHG를 포함하기에 적합한 여러 웨이퍼로부터 제작될 수 있다. 예를 들어 하나의 적당한 웨이퍼 구조로서는 사파이어 기판상에 성장된 4개의 III-질화물 반도체층으로 구성되는 것이 있다. 하부의 두 층은 u-GaN 층과 그 아래의 u-AlGaN 층이며 두께는 각각 약 1000nm 및 약 47nm 이다. 상기 언급된 실시형태에서 제3 층(120, 220, 320)은 두개의 층, 즉, u-GaN 하부층과, p-형 GaN(p-GaN) 상부층으로 대체된다. u-GaN 하부층의 두께는 약 10nm 이고, p-GaN 상부층의 두께는 약 30nm 이며 약 3e19cm-3의 도핑밀도에서 마그네슘(Mg)로 도핑된다.
이러한 예시구조의 한가지 적당한 변형예에서, 상부 두개의 층을 대신하여 인듐 갈륨 질화물(InGaN)과 Mg 도핑형 InGaN 층이 사용된다. 다른 변형예에서, InGaN 층은 하부층으로 대체된다. 더 많은 적당한 변형예는 당해 기술분야의 전문가에게는 명백할 것이다.
제5, 제6, 제7 및 제8 실시형태는 공핍형 트랜지스터와 쇼트키 배리어 다이오드를 포함하는 각 역전도형 트랜지스터로 구성된다. 당해 기술분야의 전문가이면 이들 실시형태의 변형실시형태에서 증가형 트랜지스터를 공핍형 트랜지스터로 대체할 수 있고 PN 접합 다이오드는 적용가능하다면 쇼트키 배리어 다이오드로 대체할 수 있음을 이해할 수 있을 것이다. 이러한 변형실시형태는 본 발명의 범위내에 포함되는 것으로 간주된다.
공핍형 및 증가형 트랜지스터로 구성되는 실시형태에서, 게이트 전극은 2DEG 또는 2DHG에 대하여 쇼트키 배리어 접합을 허용하는 금속으로 구성되는 것으로 설명되었다. 이들 실시형태의 변형실시형태에서, 게이트 전극은 MIS 게이트로 대신할 수 있을 것이다. 실제로 쇼트키 배리어 게이트 전극이 언급되고 있는 모든 실시형태에서, MIS 전극이 대신하여 사용될 수 있다.
실시형태에서, 비도핑 갈륨 질화물 층이 기판에 직접 제공된다. 전문가라면 비도핑 갈륨 질화물 층과 기판사이에 초기층(initial layer), 예를 들어 알루미늄 질화물 버퍼층이 개재될 수 있음을 알 수 있을 것이다.
상기 언급된 실시형태가 III 족 질화물을 포함하는 한, 자발분극의 특성을 보이므로서 2DEG 및 2DHG를 구성할 수 있는 다른 물질이 사용될 수 있다. 적당한 반도체로서는 다른 III-V 반도체, II-VI 반도체와, PVDF(폴리플루오린화비닐리덴)와 같은 유기(폴리머)반도체를 포함한다. II-VI 반도체의 예로서는 ZnO 및 MgZnO가 있다.
상기 언급된 많은 실시형태에서, 두개의 전극은 도 1의 두 캐소드 전극의 경우와 같이 함께 연결된다. 전문가라면 각각의 경우 전극이 함께 연결될 필요가 없고 동일한 결과를 얻을 수 있거나 장치가 제어되는 보다 많은 다양성을 허용할 수 있도록 독립적으로 제어될 수 있음을 알 수 있을 것이다.
웨이퍼의 구조, 이러한 웨이퍼로 제작되는 본 발명의 실시형태가 한가지 순서로 형성되는 층을 설명하고 있으나, 이들 층은 다른 순서로 형성될 수 있음을 이해할 수 있을 것이다. 예를 들어, 이들 층은 2DHG가 2DEG의 상부에 놓이지 않고 그 하부에 놓이도록 형성될 수 있다.
전문가라면 하나의 설명된 실시형태의 특징적 구성이 적당한 경우 다른 실시형태에도 포함될 수 있음을 이해할 수 있을 것이다. 일부의 특징적 구성은 선택적인 것이며 전부가 배제될 수 있다.
100: 쇼트키 배리어 다이오드, 105: 기판, 110, 115, 120: III-질화물 반도체층, 125, 130, 135: 전극, 145: 2DEG, 150: 2DHG

Claims (37)

  1. 분극층으로 분리되는 2DHG 및 2DEG를 형성하도록 배열되는 3개의 반도체층과, 다수의 전극으로 구성되고, 다수의 전극이 제1 및 제2 전극과, 제3 전극으로 구성되며, 제1 및 제2 전극은 2DHG를 통하여 이들 사이에 전류가 흐를 수 있도록 전기적으로 연결되고, 제3 전극은 다른 전극들의 하나에 대하여 제3 전극에 정전압이 인가될 때 2DEG와 2DHG가 적어도 부분적으로 공핍화될 수 있도록 2DEG에 전기적으로 연결됨을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 하나의 반도체층이 다른 두 반도체층 사이에 배치되어 분극층을 형성하고, 2DHG는 분극층과 다른 하나의 반도체층 사이의 계면에 형성되며, 2DEG는 분극층과 또 다른 하나의 반도체층 사이의 계면에 형성됨을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 제1 및 제2 전극이 각각 캐소드와 애노드이고, 이들 전극의 하나는 반도체층과의 사이에 쇼트키 배리어를 형성하도록 구성되고 연결되어 이를 통하여 애노드와 캐소드 사이에서 전류가 흐를 수 있음을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 캐소드는 쇼트키 배리어를 형성하도록 구성되고 제3전극에 연결됨을 특징으로 하는 반도체장치.
  5. 제1항 또는 제2항에 있어서, 복수의 전극이 각각 반도체층의 하나에 연결되는 소오스 전극, 게이트 전극 및 드레인 전극으로 구성되는 트랜지스터로 구성되고, 소오스 전극과 드레인 전극은 2DHG에 연결되며, 게이트 전극이 소오스 전극과 드레인 전극 사이에 흐르는 전류를 변화시키도록 작동될 수 있음을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 소오스 전극이 2DHG에 연결되고 또한 제3전극을 통하여 2DEG에도 연결됨을 특징으로 하는 반도체장치.
  7. 제5항 또는 제6항에 있어서, 트랜지스터가 증가형 트랜지스터임을 특징으로 하는 반도체장치.
  8. 제5항 또는 제6항에 있어서, 트랜지스터가 공핍형 트랜지스터임을 특징으로 하는 반도체장치.
  9. 전기 청구항의 어느 한 항에 있어서, 제2의 복수의 전극으로 구성되고, 이러한 제2 복수전극은 각각 하나의 반도체층에 연결되는 제1 및 제2 전극으로 구성되며, 제2 복수전극의 제1 전극이 2DEG를 통하여 제2 복수전극의 제2전극에 연결됨을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 제2 복수전극이 각각 반도체층의 하나에 연결되는 애노드와 캐소드로 구성되고, 제2 복수전극의 하나는 이러한 전극과 이러한 전극이 연결되는 반도체층 사이에 쇼트키 배리어를 형성할 수 있도록 배열되며, 제2 복수전극의 애노드는 쇼트키 배리어 다이오드를 구성할 수 있도록 2DEG를 통하여 제2 복수전극의 캐소드에 연결됨을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 제2 복수전극의 애노드가 쇼트키 배리어를 형성하도록 배열되고, 2DEG 및 2DHG에 연결됨을 특징으로 하는 반도체장치.
  12. 제5항에 직접 또는 간접적으로 종속할 때 제11항에 있어서, 애노드가 드레인 전극에 연결되고 캐소드가 소오스 전극에 연결됨을 특징으로 하는 반도체장치.
  13. 제9항에 있어서, 제2 복수전극이 각각 반도체층의 하나에 연결되는 소오스 전극, 게이트 전극 및 드레인 전극으로 구성되고, 제2 복수전극의 소오스 전극이 2DEG를 통하여 제2 복수전극의 드레인 전극에 연결되며, 제2 복수전극의 게이트 전극이 소오스 전극과 드레인 전극 사이에 흐르는 전류를 변화시키도록 작동될 수 있는 트랜지스터로 구성됨을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 트랜지스터가 증가형 트랜지스터임을 특징으로 하는 반도체장치.
  15. 제13항에 있어서, 트랜지스터가 공핍형 트랜지스터이고, 제2 복수전극의 게이트 전극이 2DEG 상에 지지됨을 특징으로 하는 반도체장치.
  16. 제5항에 직접 또는 간접적으로 종속할 때 제13항에 있어서, 제1 복수전극의 드레인 전극과 제2 복수전극의 드레인 전극이 함께 연결되고, 제1 복수전극의 게이트 전극가 제2 복수전극의 게이트 전극이 함께 연결됨을 특징으로 하는 반도체장치.
  17. 제9항 내지 제11항의 어느 한 항에 있어서, 제2 복수전극이 쇼트키 배리어 다이오드를 구성함을 특징으로 하는 반도체장치.
  18. 제3항 또는 제4항에 따른 장치와, 제5항 내지 제8항의 어느 한 항에 따른 장치로 구성되고, 캐소드가 소오스 전극에 연결되고 애노드가 드레인 전극에 연결되어 역전도형 트랜지스터를 구성함을 특징으로 하는 반도체장치.
  19. 제5항 내지 제8항의 어느 한 항에 따른 제1 장치와, 제5항 내지 제8항의 어느 한 항에 따른 제2 장치로 구성되고, 양방향 트랜지스터를 구성하기 위하여 제1 장치의 드레인 전극이 제2 장치의 드레인 전극에 연결됨을 특징으로 하는 반도체장치.
  20. 전기 청구항의 어느 한 항에 있어서, 제1 반도체층이 비도핑 알루미늄 갈륨 질화물 'u-AlGaN' 반도체층으로 구성됨을 특징으로 하는 반도체장치.
  21. 전기 청구항의 어느 한 항에 있어서, 제2 반도체층이 비도핑 갈륨 질화물 'u-GaN' 반도체층으로 구성됨을 특징으로 하는 반도체장치.
  22. 전기 청구항의 어느 한 항에 있어서, 제3 반도체층이 u-GaN 반도체층으로 구성됨을 특징으로 하는 반도체장치.
  23. 제21항에 있어서, u-GaN 반도체층의 두께가 제1 반도체층의 두께의 반 이하임을 특징으로 하는 반도체장치.
  24. 제22항에 있어서, 제3 반도체층의 u-GaN 반도체층이 제1 반도체층의 두께 보다 10배 이상 두꺼운 두께를 가짐을 특징으로 하는 반도체장치.
  25. 분극층으로 분리되는 2DHG 및 2DEG를 형성하도록 배열되는 3개의 반도체층과, 다수의 전극으로 구성되고, 다수의 전극이 소오스 전극과 드레인 전극, 그리고 2DEG와 2DHG의 적어도 하나를 통하여 소오스 전극과 드레인 전극 사이에 흐르는 전류를 변화시키도록 배열된 게이트 전극으로 구성되고, 역전도의 전로를 제공하기 위하여 반도체층의 하나와 쇼트키 배리어 다이오드를 구성하도록 배열되는 추가 전극을 포함함을 특징으로 하는 역전도형 트랜지스터.
  26. 분극층으로 분리되는 2DHG 및 2DEG를 형성하도록 배열되는 3개의 반도체층과, 다수의 전극으로 구성되고, 다수의 전극이 제1 소오스 전극, 제2 소오스 전극과, 2DEG와 2DHG의 적어도 하나를 통하여 두 소오스 전극 사이에 흐르는 전류를 변화시키도록 배열된 적어도 하나의 게이트 전극으로 구성됨을 특징으로 하는 양방향 트랜지스터.
  27. 분극층으로 분리되는 2DHG 및 2DEG를 형성하도록 배열되는 3개의 반도체층과, 다수의 전극으로 구성되고, 다수의 전극이 두개의 소오스-드레인 쌍으로 구성되며, 각 쌍이 2DEG와 2DHG의 하나를 통하여 함께 연결되고, 두 게이트 전극이 각 게이트-소오스 쌍에서 전극 사이에 흐르는 전류를 변화시키도록 배열됨을 특징으로 하는 양방향 트랜지스터.
  28. 전기 청구항의 어느 한 항에 따른 장치 또는 트랜지스터에 있어서, 전극의 하나가 반도체층의 하나에 착설되어 2DEG에 연결되고 전극의 다른 하나가 반도체층의 다른 하나에 착설되어 2DEG에 연결됨을 특징으로 하는 장치 또는 트랜지스터.
  29. 제28항에 있어서, 반도체층에서 상부의 층이 하부의 층을 부분적으로 커버하고 전극의 하나가 상부의 층에 의하여 커버되지 않은 하부의 층의 일부분에 착설됨을 특징으로 하는 장치.
  30. 도 1을 참조하여 본문에 상술한 바와 같은 실질적인 반도체장치.
  31. 도 2를 참조하여 본문에 상술한 바와 같은 실질적인 반도체장치.
  32. 도 3을 참조하여 본문에 상술한 바와 같은 실질적인 반도체장치.
  33. 도 4를 참조하여 본문에 상술한 바와 같은 실질적인 반도체장치.
  34. 도 5를 참조하여 본문에 상술한 바와 같은 실질적인 반도체장치.
  35. 도 6을 참조하여 본문에 상술한 바와 같은 실질적인 반도체장치.
  36. 도 7을 참조하여 본문에 상술한 바와 같은 실질적인 반도체장치.
  37. 도 8을 참조하여 본문에 상술한 바와 같은 실질적인 반도체장치.
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