KR101927411B1 - 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법 - Google Patents

2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법 Download PDF

Info

Publication number
KR101927411B1
KR101927411B1 KR1020120109276A KR20120109276A KR101927411B1 KR 101927411 B1 KR101927411 B1 KR 101927411B1 KR 1020120109276 A KR1020120109276 A KR 1020120109276A KR 20120109276 A KR20120109276 A KR 20120109276A KR 101927411 B1 KR101927411 B1 KR 101927411B1
Authority
KR
South Korea
Prior art keywords
compound semiconductor
semiconductor layer
electrode
electrodes
forming
Prior art date
Application number
KR1020120109276A
Other languages
English (en)
Other versions
KR20140042474A (ko
Inventor
전우철
신재광
오재준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120109276A priority Critical patent/KR101927411B1/ko
Priority to US13/860,153 priority patent/US9214517B2/en
Publication of KR20140042474A publication Critical patent/KR20140042474A/ko
Application granted granted Critical
Publication of KR101927411B1 publication Critical patent/KR101927411B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Abstract

2DEG와 2DHG를 이용한 반도체 소자 및 그 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 2DEG와 2DHG를 이용한 반도체 소자는 기판 상에 형성된 제1 화합물 반도체층과, 상기 제1 화합물 반도체층 상에 형성되고 서로 이격된 제1 내지 제3 전극과, 상기 제1 내지 제3 전극 사이의 상기 제1 화합물 반도체층 상에 형성되고, 상기 제1 화합물 반도체층보다 밴드갭이 큰 제2 화합물 반도체층과, 상기 제1 및 제2 전극 사이의 상기 제2 화합물 반도체층 상에 구비되고, 2DHG를 포함하는 제3 화합물 반도체층과, 상기 제3 화합물 반도체층 상에 형성된 제1 게이트 전극과, 상기 제2 및 제3 전극 사이의 상기 제2 화합물 반도체층의 일부 영역 상에 구비되고, 상기 제3 화합물 반도체층보다 두께가 얇은 제4 화합물 반도체층과, 상기 제4 화합물 반도체층 상에 구비된 제2 게이트 전극을 포함한다. 상기 제2 및 제3 전극 사이의 상기 제1 화합물 반도체층은 2DEG를 포함하며, 상기 제1 및 제2 게이트 전극은 제1 배선으로 서로 연결되어 있다.

Description

2ＤＥＧ와 2ＤＨＧ를 이용한 반도체 소자 및 제조방법{Semiconductor device using 2-dimensional electron gas and 2-dimensional hole gas and method of manufacturing the same}
본 발명의 일 실시예는 반도체 소자에 관한 것으로, 보다 자세하게는 2DEG2(2-dimensional electron gas)와 2DHG(2-dimensional hole gas)를 이용한 반도체 소자 및 제조방법에 관한 것이다.
갈륨 나이트라이드(GaN) 기반의 파워소자(power device)는 기존의 실리콘 RF 및 파워소자를 대체하기 위한 유력한 후보 중 하나이다. 이러한 GaN을 기반으로 한 소자는 RF 파워 증폭기로 이용되거나 스위칭 소자로 이용될 수 있다. 스위칭 소자로 사용되는 경우, 각종 모터를 구동하는데 사용될 수 있고, 교류에서 직류로(AC to DC), 직류에서 교류로(DC to AC), 직류에서 직류로(DC to DC) 전류를 변화하는 전력 변환 시스템에서 전류 흐름을 제어하는데 사용될 수도 있다. 따라서 RF 및 전력 변환 시스템의 효율은 증폭 및 스위칭 소자의 효율에 좌우될 수도 있다.
현재 이용되는 스위칭 소자는 실리콘을 이용한 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이나 IGBT가 대부분이다. 따라서 실리콘의 재료적인 한계로 인하여 스위칭 소자의 효율을 증가시키는데 한계가 있다.
이를 해결하기 위해 GaN 반도체를 이용한 트랜지스터를 제작하여 변환 효율을 높이려는 연구가 진행되고 있다. 그러나 벌크 GaN 웨이퍼는 제작이 어려울 뿐만 아니라 기판의 크기에도 제한이 있다. 이러한 이유로, 현재는 실리콘 기판에 GaN층을 성장시키는 방법이 이용되고 있다.
현재 주로 이용되고 있는 GaN 스위치는 n-type 소자이며, n-type 소자용 에피 성장을 이용하여 제작되고 있다. 이에 따라 n-type GaN 스위치와 p-type GaN 스위치를 동일 기판에 형성하기 어려운 바, 소자의 고집적화가 어렵고, 소자의 응용범위는 제한될 수 있다.
본 발명의 일 실시예는 소자의 집적도를 높이고, 그 적용범위도 확장할 수 있는, 2DEG와 2DHG를 이용한 반도체 소자를 제공한다.
본 발명의 일 실시예는 이러한 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 의한 2DEG와 2DHG를 이용한 반도체 소자는
기판 상에 형성된 제1 화합물 반도체층과, 상기 제1 화합물 반도체층 상에 형성되고 서로 이격된 제1 내지 제3 전극과, 상기 제1 내지 제3 전극 사이의 상기 제1 화합물 반도체층 상에 형성되고, 상기 제1 화합물 반도체층보다 밴드갭이 큰 제2 화합물 반도체층과, 상기 제1 및 제2 전극 사이의 상기 제2 화합물 반도체층 상에 구비되고, 2DHG를 포함하는 제3 화합물 반도체층과, 상기 제3 화합물 반도체층 상에 형성된 제1 게이트 전극과, 상기 제2 및 제3 전극 사이의 상기 제2 화합물 반도체층의 일부 영역 상에 구비되고, 상기 제3 화합물 반도체층보다 두께가 얇은 제4 화합물 반도체층과, 상기 제4 화합물 반도체층 상에 구비된 제2 게이트 전극을 포함한다. 상기 제2 및 제3 전극 사이의 상기 제1 화합물 반도체층은 2DEG를 포함하며, 상기 제1 및 제2 게이트 전극은 제1 배선으로 서로 연결되어 있다.
이러한 반도체 소자에서, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결될 수 있다.
상기 제3 및 제4 화합물 반도체층의 밴드갭은 상기 제2 화합물 반도체층보다 작을 수 있다.
상기 제3 및 제4 화합물 반도체층은 동일하거나 다른 화합물 반도체일 수 있다. 상기 제3 및 제4 화합물 반도체층은 p-GaN층일 수 있다.
본 발명의 다른 실시예에 의한 2DEG와 2DHG를 이용한 반도체 소자는,
기판 상에 형성된 n형 스위칭 소자, 상기 기판 상에 형성된 p형 스위칭 소자를 포함하고, 상기 n형 및 p형 스위칭 소자는 공통전극을 구비하고, 상기 n형 스위칭 소자는 채널 캐리어로 2DEG를 포함하고, 상기 p형 스위칭 소자는 채널 캐리어로 2DHG를 포함하며, 상기 n형 스위칭 소자의 게이트와 상기 p형 스위칭 소자의 게이트는 제1 배선으로 서로 연결된다.
이러한 반도체 소자에서, 상기 n형 스위칭 소자의 드레인과 상기 p형 스위칭 소자의 드레인은 제2 배선으로 서로 연결될 수 있다.
상기 p형 스위칭 소자는 FRD(Freewheeling Diode)일 수 있다.
상기 n형 스위칭 소자는,
상기 기판 상에 순차적으로 적층된 제1 및 제2 화합물 반도체층과, 상기 제2 화합물 반도체층의 일부 영역 상에 형성된 제4 화합물 반도체층과, 상기 제4 화합물 반도체층 상에 형성된 게이트 전극과, 상기 제1 화합물 반도체층 상에 형성되고, 상기 게이트 전극 및 상기 제4 화합물 반도체층과 이격된 소스 및 드레인 전극을 포함하고, 상기 제2 화합물 반도체층의 밴드갭은 상기 제1 및 제4 화합물 반도체층보다 크고, 상기 2DEG는 상기 제4 화합물 반도체층 둘레의 상기 제1 화합물 반도체층에 포함될 수 있다.
상기 p형 스위칭 소자는,
상기 기판 상에 순차적으로 적층된 제1 내지 제3 화합물 반도체층과, 상기 제3 화합물 반도체층 상에 형성된 게이트 전극과, 상기 제1 화합물 반도체층 상에 형성되고, 상기 제2 및 제3 화합물 반도체층과 접촉된 소스 및 드레인 전극을 포함하고, 상기 제2 화합물 반도체층의 밴드갭은 상기 제1 및 제3 화합물 반도체층보다 크고, 상기 2DHG는 상기 제3 화합물 반도체층에 포함될 수 있다.
본 발명의 일 실시예에 의한 2DEG와 2DHG를 이용한 반도체 소자의 제조방법은 기판 상에 제1 화합물 반도체층, 제2 화합물 반도체층 및 다른 화합물 반도체층을 순차적으로 형성하고, 상기 다른 화합물 반도체층과 상기 제2 화합물 반도체층을 순차적으로 패터닝하여 상기 제1 화합물 반도체층의 이격된 제1 내지 제3 영역을 노출시키고, 상기 제1 내지 제3 영역 상에 각각 제1 내지 제3 전극을 형성하고, 상기 제1 및 제2 전극 사이의 상기 다른 화합물 반도체층과 상기 제2 및 제3 전극 사이의 상기 다른 화합물 반도체층 중 어느 하나의 두께를 줄이고, 상기 두께가 얇아진 상기 다른 화합물 반도체층의 일부를 제거하여 상기 제1 화합물 반도체층에 2DEG를 형성하고, 두께가 얇아지지 않은 상기 다른 화합물 반도체층(이하, 제3 화합물 반도체층)과 두께가 얇아진 상기 다른 화합물 반도체층(이하, 제4 화합물 반도체층) 상에 각각 제1 및 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 과정을 포함하고, 상기 다른 화합물 반도체층은 자체에 2DHG가 나타나는 두께로 형성한다.
이러한 제조방법에서, 상기 제2 전극은 상기 제1 및 제2 게이트 전극 사이에 위치하도록 형성하고, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결할 수 있다.
상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 과정은,
상기 제1 및 제2 게이트 전극이 형성된 결과물을 덮는 제1 층간 절연층을 형성하고, 상기 제1 층간 절연층에 상기 제1 게이트 전극이 노출되는 제1 콘택홀과 상기 제2 게이트 전극이 노출되는 제2 콘택홀을 형성하고, 상기 제1 층간 절연층 상에 상기 제1 및 제2 콘택홀을 채우는 도전막을 형성하고, 상기 도전막을 상기 제1 배선으로 패터닝하는 과정을 포함할 수 있다.
또한, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결하는 과정은,
상기 제1 배선이 형성된 결과물을 덮는 제2 층간 절연층을 형성하고, 상기 제2 층간 절연층에 상기 제1 전극이 노출되는 제3 콘택홀과 상기 제3 전극이 노출되는 제4 콘택홀을 형성하고, 상기 제2 층간 절연층 상에 상기 제3 및 제4 콘택홀을 채우는 상기 제2 배선을 형성하는 과정을 포함할 수 있다.
본 발명의 다른 실시예에 의한 2DEG와 2DHG를 이용한 반도체 소자의 제조방법은,
기판 상에 제1 화합물 반도체층, 제2 화합물 반도체층 및 다른 화합물 반도체층을 순차적으로 형성하고, 상기 다른 화합물 반도체층의 일부 영역의 두께를 줄이고, 상기 다른 화합물 반도체층을 두께가 두꺼운 부분(이하, 제3 화합물 반도체층)과 두께가 얇은 부분(이하, 제4 화합물 반도체층)으로 분리하여 상기 제1 제1 화합물 반도체층의 이격된 제1 내지 제3 영역을 노출시키고, 상기 제1 내지 제3 영역 상에 각각 제1 내지 제3 전극을 형성하고, 상기 제4 화합물 반도체층의 일부를 제거하여 상기 제1 화합물 반도체층에 2DEG를 형성하고, 상기 제3 화합물 반도체층과 상기 제4 화합물 반도체층 상에 각각 제1 및 제2 게이트 전극을 형성하며, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 과정을 포함하고, 상기 다른 화합물 반도체층은 자체에 2DHG가 나타나는 두께로 형성한다.
이러한 제조방법에서, 상기 제2 전극은 상기 제1 및 제2 게이트 전극 사이에 위치하도록 형성하고, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결할 수 있다.
또한, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결할 수 있다.
또한, 상기 제1 및 제2 게이트 전극이 형성된 결과물을 덮는 제1 층간 절연층을 형성하는 과정은,
상기 제1 층간 절연층에 상기 제1 게이트 전극이 노출되는 제1 콘택홀과 상기 제2 게이트 전극이 노출되는 제2 콘택홀을 형성하고, 상기 제1 층간 절연층 상에 상기 제1 및 제2 콘택홀을 채우는 도전막을 형성하며, 상기 도전막을 상기 제1 배선으로 패터닝하는 과정을 포함할 수 있다.
또한, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결하는 과정은, 상기 제1 배선이 형성된 결과물을 덮는 제2 층간 절연층을 형성하고, 상기 제2 층간 절연층에 상기 제1 전극이 노출되는 제3 콘택홀과 상기 제3 전극이 노출되는 제4 콘택홀을 형성하며, 상기 제2 층간 절연층 상에 상기 제3 및 제4 콘택홀을 채우는 상기 제2 배선을 형성하는 과정을 포함할 수 있다.
본 발명의 또 다른 실시예에 의한 2DEG와 2DHG를 이용한 반도체 소자의 제조방법은,
기판 상에 제1 화합물 반도체층을 형성하고, 상기 제1 화합물 반도체층 상에 이격된 제1 내지 제3 전극을 형성하고, 상기 제1 및 제2 전극 사이의 상기 제1 화합물 반도체층 상에 제2 화합물 반도체층과 제3 화합물 반도체층을 순차적으로 형성하고, 상기 제2 및 제3 전극 사이의 상기 제1 화합물 반도체층 상에 상기 제2 화합물 반도체층과 제4 화합물 반도체층을 순차적으로 형성하고, 상기 제3 및 제4 화합물 반도체층 중 하나의 두께를 줄이고, 상기 제3 및 제4 화합물 반도체층 중 두께가 얇아진 화합물 반도체층의 일부를 제거하여 상기 제1 화합물 반도체층에 2DEG를 형성하고, 상기 두께를 줄인 후, 상기 제3 및 제4 화합물 반도체층 상에 각각 제1 및 제2 게이트 전극을 형성하며, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 과정을 포함하고, 상기 다른 화합물 반도체층은 자체에 2DHG가 나타나는 두께로 형성한다.
이러한 제조방법에서, 상기 제2 전극은 상기 제1 및 제2 게이트 전극 사이에 위치하도록 형성하고, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결할 수 있다.
본 발명의 일 실시예에 의한 2DEG와 2DHG를 이용한 반도체 소자는 하나의 기판에 p형 GaN 스위칭 소자와 n형 GaN 스위칭 소자를 모두 형성할 수 있어 집적도를 높일 수 있다. 집적화로 불필요한 배선을 줄일 수 있는 바, 기생성분도 줄일 수 있다. 또한 2DEG와 2DHG를 이용하는 바, CMOS 인버터를 구성할 수 있을 뿐만 아니라 파워 스위칭 소자도 구성할 수 있는 바, 파워소자분야까지 응용범위를 확장할 수 있다.
도 1은 본 발명의 일 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자의 등가회로이다.
도 2는 도 1의 등가회로를 갖는 반도체 소자의 단면도이다.
도 3은 본 발명의 다른 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자의 등가회로이다.
도 4는 도 3의 등가회로를 갖는 반도체 소자의 단면도이다.
도 5는 도 4에 도시한 반도체 소자의 게이트에 인가되는 전압이 문턱전압보다 클 때, 전류의 흐름을 나타낸 회로이다.
도 6은 도 4에 도시한 반도체 소자의 게이트에 인가되는 전압이 OV일 때, 전류의 흐름을 나타낸 회로이다.
도 7 내지 도 13은 본 발명의 일 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 14 내지 도 17은 본 발명의 다른 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자의 제조 방법의 일부를 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자를 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자는 제1 스위칭 소자(30P)와 제2 스위칭 소자(30N)를 포함한다. 제1 스위칭 소자(30P)는 p형 스위칭 소자이다. 제2 스위칭 소자(30N)는 n형 스위칭 소자일 수 있다. 제1 스위칭 소자(30P)는 2차원 홀 가스(2DHG)를 채널 캐리어로 사용하는 파워소자일 수 있다. 제1 스위칭 소자(30P)에서 “+”는 2DHG가 채널 캐리어로 사용되는 것을 상징한다. 제2 스위칭 소자(30N)는 2차원 전자가스(2DEG)를 채널 캐리어로 사용하는 파워소자일 수 있다. 제2 스위칭 소자(30N)에서 “-”는 2DEG가 채널 캐리어로 사용되는 것을 상징한다. 제1 및 제2 스위칭 소자(30P, 30N)의 게이트는 공통 배선으로 연결되어 있다. 이 공통배선을 통해 게이트에 전압이 인가된다. 그리고 제1 스위칭 소자(30P)와 제2 스위칭 소자(30N)의 마주하는 단자들은 공통배선으로 연결되어 있다. 이 공통배선은 출력전압(Vout) 배선이다. 제1 스위칭 소자(30P)의 드레인은 Vdd에 연결된다. 제2 스위칭 소자(30N)의 소스는 접지(GND)된다. 도 1에 도시한 등가회로는 CMOS 인버터를 나타낸다.
도 2는 도 1의 등가회로를 갖는, 2DEG와 2DHG를 이용한 반도체 소자의 구성을 보여주는 단면도이다.
도 2를 참조하면, 기판(20) 상에 제1 화합물 반도체층(30)이 구비되어 있다. 기판(20)은, 예를 들면 실리콘 기판일 수 있다. 제1 화합물 반도체(30)는 III-V족 화합물 반도체일 수 있는데, 예를 들면 GaN층일 수 있다. 제1 화합물 반도체층(30) 상에 제1 내지 제3 전극(60, 62, 64)이 존재한다. 제1 내지 제3 전극(60, 62, 64)은 이격되어 있다. 제1 내지 제3 전극(60, 62, 64)은 소스 또는 드레인 전극일 수 있다. 제2 전극(62)은 공통전극일 수 있다. 따라서 제2 전극(62)은 소스 전극으로 사용될 수 있고, 드레인 전극으로 사용될 수 있다. 제1 내지 제3 전극(60, 62, 64) 사이의 제1 화합물 반도체층(30) 상에 제2 화합물 반도체층(40a, 40b)이 존재한다. 제2 화합물 반도체층(40a, 40b)은 제1 내지 제3 전극(60, 62, 64) 사이의 제1 화합물 반도체층(30)의 상부면 전체를 덮는다. 제2 화합물 반도체층(40a, 40b)의 분극률 또는 밴드갭은 제1 화합물 반도체층(30)보다 클 수 있다. 제2 화합물 반도체층(40a, 40b)는 III-V족 화합물 반도체를 포함할 수 있다. 예를 들면, 제2 화합물 반도체층(40a, 40b)은 AlGaN층일 수 있다. 제1 및 제2 전극(60, 62) 사이의 제2 화합물 반도체층(40a) 상에 제3 화합물 반도체층(50a)이 존재한다. 제3 화합물 반도체층(50a)은 제2 화합물 반도체층(40a)의 상부면 전체를 덮는다. 제3 화합물 반도체층(50a)은 제2 화합물 반도체층(40a)보다 분극률 또는 밴드갭이 작을 수 있다. 제3 화합물 반도체층(50a)은 p형 III-V족 화합물 반도체층일 수 있다. 예를 들면, 제3 화합물 반도체층(50a)은 p-GaN층일 수 있다.
한편, 제2 화합물 반도체층(40a)과 제1 화합물 반도체층(30) 사이의 밴드갭 차이로 인해 제2 화합물 반도체층(40a) 아래에 해당되는 제1 화합물 반도체층(30)의 일부 영역에 2DEG가 나타낸다. 그런데 제3 화합물 반도체층(50a)이 구비되면서 2DEG는 상쇄된다. 제3 화합물 반도체층(50a)이 소정 이상의 두께로 구비되면서, 제3 화합물 반도체층(50a)에 2DHG(2H)가 나타난다. 2DHG(2H)는 제2 화합물 반도체층(40a)의 상부면과 마주하는 제3 화합물 반도체층(50a)의 밑면 위에 존재할 수 있다. 2DHG(2H)는 p형 스위칭 소자의 채널 캐리어로 사용될 수 있다.
제2 전극(62)과 제3 전극(64) 사이의 제2 화합물 반도체층(40b) 상에는 제4 화합물 반도체층(50b)이 존재한다. 제4 화합물 반도체층(50b)은 제2 화합물 반도체층(40b)의 일부 영역 상에 형성되어 있다. 제4 화합물 반도체층(50b)은 제2 및 제3 전극(62, 64)으로부터 이격되어 있다. 제4 화합물 반도체층(50b)의 분극률 또는 밴드갭은 제2 화합물 반도체층(40b)보다 작을 수 있다. 제4 화합물 반도체층(50b)은 제3 화합물 반도체층(50a)과 동일한 화합물 반도체일 수 있으나, 다른 화합물 반도체일 수도 있다. 제4 화합물 반도체층(50b)의 두께는 제3 화합물 반도체층(50a)의 두께보다 얇다. 제4 화합물 반도체층(50b)의 두께는 제4 화합물 반도체층(50b)에 2DHG가 나타나는 두께보다 얇을 수 있다. 이에 따라 제4 화합물 반도체층(50b)에는 2DHG가 나타나지 않는다. 제4 화합물 반도체층(50b)의 존재로 인해, 제1 화합물 반도체층(30)에서 제4 화합물 반도체층(50b) 아래에 해당하는 영역에는 2DEG가 나타나지 않거나 나타나더라도 2DEG의 밀도는 다른 영역보다 훨씬 낮을 수 있다. 따라서 제1 화합물 반도체층(30)에서 제4 화합물 반도체층(50b) 아래에 대응하는 영역은 공핍영역이 될 수 있다. 제1 화합물 반도체층(30)에서 제2 전극(62)과 제4 화합물 반도체층(50b) 사이에 대응하는 영역과 제3 전극(64)과 제4 화합물 반도체층(50b) 사이에 대응하는 영역에는 2DEG(2E)가 나타난다. 2DEG(2E)는 n형 스위칭 소자의 채널 캐리어로 사용될 수 있다.
계속해서, 제3 화합물 반도체층(50a) 상에 제1 게이트 전극(70)이 형성되어 있고, 제4 화합물 반도체층(50b) 상에 제2 게이트 전극(72)이 형성되어 있다. 제1 게이트 전극(70)은 제1 및 제2 전극(60, 62)으로부터 이격되어 있다. 제2 게이트 전극(72)은 제2 및 제3 전극(62, 64)으로부터 이격되어 있다. 제1 게이트 전극(70)과 제2 게이트 전극(72)은 제1 배선(90)으로 연결되어 있다. 제1 배선(90)은 공통배선이다. 제1 배선(90)을 통해 제1 및 제2 게이트 전극(70, 72)에 동시에 동일한 크기의 전압이 인가될 수 있다.
제1 배선(90)과 제1 내지 제3 전극(60, 62, 64) 사이에 층간 절연층(80)이 존재한다. 층간 절연층(80)은 제1 및 제2 전극(60, 62)과 제1 게이트 전극(70) 사이에도 존재한다. 층간 절연층(80)은 제2 및 제3 전극(62, 64)과 제2 게이트 전극(72) 사이에도 존재한다. 층간 절연층(80)은 제2 및 제3 전극(62, 64)과 제4 화합물 반도체층(50b) 사이를 채워 제2 화합물 반도체층(40b)의 노출된 상부면을 덮는다. 층간 절연층(80)은 또한 제1 게이트 전극(70) 둘레의 제3 화합물 반도체층(50a)의 상부면도 덮는다. 제1 배선(90)은 층간 절연층(80)에 형성된, 제1 게이트 전극(70)이 노출되는 제1 콘택홀(H1)과 제2 게이트 전극(72)이 노출되는 제2 콘택홀(H2)을 채워 제1 및 제2 게이트 전극(70, 72)과 연결된다. 제1 배선(90)은 층간 절연층(80) 상에 형성된다.
도 2에서 기판(20), 제1 화합물 반도체층(30), 제2 화합물 반도체층(40a), 제3 화합물 반도체층(50a), 제1 전극(60), 제2 전극(62) 및 제1 게이트 전극(70)은 p형 스위칭 소자를 구성할 수 있는데, 예를 들면 p형 파워 FET를 이룰 수 있다.
또한, 도 2에서 기판(20), 제1 화합물 반도체층(30), 제2 화합물 반도체층(40b), 제4 화합물 반도체층(50b), 제2 전극(62), 제3 전극(64) 및 제2 게이트 전극(72)은 n형 스위칭 소자를 구성할 수 있는데, 예를 들면 n형 파워 FET를 이룰 수 있다.
이와 같이 하나의 기판(20) 상에 n형 파워 FET와 p형 파워 FET를 함께 구비할 수 있는 바, 집적도를 높일 수 있고, 다양한 분야에 응용될 수 있다.
도 3은 본 발명의 다른 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자의 등가회로를 보여준다.
도 3을 참조하면, 본 발명의 다른 실시예에 의한, 2DEG와 2DHG를 포함하는 반도체 소자는 제1 스위칭 소자(30P)와 제2 스위칭 소자(30N)를 포함한다. 제1 및 제2 스위칭 소자(30P, 30N)는 도 1에서 설명한 바와 같을 수 있다. 제1 및 제2 스위칭 소자(30P, 30N)의 게이트는 공통배선으로 연결되어 있다. 이 공통배선을 통해서 게이트 전압(Vg)이 인가된다. 제1 및 제2 스위칭 소자(30P, 30N)의 드레인은 서로 연결되어 있다. 제1 및 제2 스위칭 소자(30P, 30N)는 또한 소스가 서로 연결되어 있다.
도 4는 도 3의 등가회로를 갖는 반도체 소자의 구성을 보여준다.
도 4를 참조하면, 도 3의 등가회로를 갖는 반도체 소자의 구성은 도 2와 유사하다. 따라서 도 2의 구성과 다른 부분에 대해서만 설명하고, 동일한 부재에 대해서는 동일한 참조번호를 그대로 인용한다.
층간 절연층(80)(이하, 제1 층간 절연층) 상에 제1 배선(90)을 덮는 제2 층간 절연층(94)이 존재한다. 제1 및 제2 층간 절연층(80, 94)으로 구성된 층간 절연층에 제1 전극(60)의 상부면이 노출되는 제3 콘택홀(H3)과 제3 전극(64)이 노출되는 제4 콘택홀(H4)이 형성되어 있다. 제2 층간 절연층(94) 상에 제3 및 제4 콘택홀(H3, H4)을 채우는 제2 배선(96)이 형성되어 있다. 제2 배선(96)은 금속배선 또는 오믹 콘택 배선일 수 있다. 제2 배선(96)을 통해 제1 전극(60)과 제3 전극(64)이 연결된다.
도 5와 도 6은 도 3의 등가회로를 이용하여 도 4의 반도체 소자의 동작시에 전류의 흐름을 보여준다.
제1 및 제2 게이트 전극(70, 72)을 연결하는 제1 배선(90)을 통해 제1 및 제2 게이트 전극(70, 72)에 인가되는 전압(Vg)이 문턱전압보다 큰 경우, p형 제1 스위칭 소자(30P)는 오프상태가 된다. 따라서 도 5에 도시한 바와 같이 전류(점선)는 n형인 제2 스위칭 소자(30N)를 통해 흐른다. 상기 문턱전압은 n형 제2 스위칭 소자(30N)의 문턱전압이다.
한편, 제1 배선(90)을 통해 인가되는 전압(Vg)이 0V인 경우, 도 6에 도시한 바와 같이 제2 스위칭 소자(30N)는 오프되고, 전류(점선)는 p형 제1 스위칭 소자(30P)를 통해 흐르고, 도 5와 반대 방향으로 흐른다.
이와 같이, 도 4의 반도체 소자의 경우, p형 제1 스위칭 소자(30P)는 FRD(FReewheeling Diode) 역할을 하므로, 도 4의 반도체 소자는 양방향 전류 흐름을 제어하는 파워소자로 사용될 수 있다.
다음에는 본 발명의 일 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자의 제조 방법을 도 7 내지 도 13를 참조하여 설명한다. 이 과정에서 앞에서 설명한 부재와 동일한 부재에 대해서는 기 사용한 참조번호를 그대로 사용하고, 그에 대한 설명은 생략한다.
도 7을 참조하면, 기판(20) 상에 제1 화합물 반도체층(30)을 형성한다. 제1 화합물 반도체층(30) 상에 제2 화합물 반도체층(40)을 형성한다. 제2 화합물 반도체층(40) 상에 다른 화합물 반도체층(50)을 형성한다. 다른 화합물 반도체층(50)은 제1 화합물 반도체층(30)과 마찬가지로 제2 화합물 반도체층(40)보다 분극률 또는 밴드갭이 작다. 다른 화합물 반도체층(50)은 p형의 III-V족 화합물 반도체층으로 형성할 수 있는데, 예를 들면, 다른 화합물 반도체층(50)은 p-GaN층으로 형성할 수 있다.
제2 화합물 반도체층(40)이 형성되면서 제1 화합물 반도체층(30)에 2DEG(미도시)가 나타나지만, 다른 화합물 반도체층(50)이 형성되면서 상기 2DEG는 사라지고, 오히려 다른 화합물 반도체층(50)과 제2 화합물 반도체층(40)의 밴드갭 차이에 의해 다른 화합물 반도체층(50)에 2DHG(2H)가 나타난다. 2DHG(2H)는 제2 화합물 반도체층(40)과 다른 화합물 반도체층(50) 사이의 계면 근처에 나타난다. 다른 화합물 반도체층(50)은 상기한 바와 같이 상기 2DEG는 상쇄시키고, 2DHG(2H)가 나타나는 두께로 형성할 수 있다. 예를 들면, 다른 화합물 반도체층(50)은 0보다 크고 1㎛이하의 두께로 형성할 수 있으나, 필요할 경우, 1㎛보다 두꺼울 수도 있다. 제1 및 제2 화합물 반도체층(30, 40)과 다른 화합물 반도체층(50)은 에피텍셜(epitaxial) 성장방법으로 형성할 수 있다.
계속해서, 다른 화합물 반도체층(50)의 일부 영역을 마스킹한 상태에서 다른 화합물 반도체층(50)과 제2 화합물 반도체층(40)을 순차적으로 식각하여 패터닝한다. 이 결과 도 8에 도시한 바와 같이, 제1 화합물 반도체층(30) 상에 이격된 2개의 제2 화합물 반도체층(40a, 40b)이 형성되고, 제2 화합물 반도체층(40a) 상에는 제3 화합물 반도체층(50a)이, 제2 화합물 반도체층(40b) 상에는 제4 화합물 반도체층(50b)이 형성된다. 제3 및 제4 화합물 반도체층(50a, 50b)는 다른 화합물 반도체층(50)의 식각 결과로 얻어진 패턴들이다. 이격된 2개의 제2 화합물 반도체층(40a, 40b) 사이를 통해 제1 화합물 반도체층(30)의 일부 영역이 노출된다. 이러한 패터닝에 의해 제1 화합물 반도체층(30)의 이격된 제1 내지 제3 영역(A1, A2, A3)이 노출된다.
도 9를 참조하면, 제1 화합물 반도체층(30)의 노출된 제1 내지 제3 영역(A1-A3) 상에 각각 제1 내지 제3 전극(60, 62, 64)을 형성한다. 제1 내지 제3 전극은 금속전극 또는 오믹 콘택 전극일 수 있다. 제1 내지 제3 전극(60, 62, 64)은 이격되어 있다. 제1 전극(60)은 제2 화합물 반도체층(40a)의 왼쪽에, 제2 전극(62)은 제2 화합물 반도체층들(40a, 40b) 사이에, 제3 전극(64)은 제2 화합물 반도체층(40b)의 오른 쪽에 각각 위치한다.
다음에는 도 10의 결과를 얻기 위하여, 제4 화합물 반도체층(50b)의 두께를 줄인다. 이때, 제4 화합물 반도체층(50b)의 두께는 제4 화합물 반도체층(50b)에서 2DHG(2H)가 사라질 때까지 줄일 수 있다. 제4 화합물 반도체층(50b)의 두께를 줄이는 과정에서, 제4 화합물 반도체층(50b)을 제외한 나머지 부분은 마스크(감광막)로 덮고, 상기 줄이는 과정이 완료된 후, 상기 마스크는 제거할 수 있다. 제4 화합물 반도체층(50b)의 두께를 줄이는 과정은 건식 방식 또는 습식 방식으로 수행할 수 있다. 습식 방식으로 수행할 경우, 전극들(60, 62, 64)보다 제4 화합물 반도체층(50b)에 대한 식각 선택비가 높은 에쳔트(etchant)를 사용할 수 있다.
도 10에 도시한 바와 같이, 제4 화합물 반도체층(50b)의 두께를 제3 화합물 반도체층(50a)의 두께보다 줄인 후, 도 11에 도시한 결과를 얻기 위해, 제4 화합물 반도체층(50b)에서 일부만 남기고 나머지는 제거한다. 제4 화합물 반도체층(50b)의 일부만 남기고 나머지는 제거하는 공정은 제4 화합물 반도체층(50b)에서 제거될 부분만 노출시키는 마스킹 공정과 상기 마스킹 공정에서 제4 화합물 반도체층(50b)의 노출된 부분을 식각하는 공정을 포함할 수 있다. 식각 공정은 제2 화합물 반도체층(40)이 노출될 때까지 실시할 수 있다.
이러한 공정의 결과, 도 11에 도시한 바와 같이, 제4 화합물 반도체층(50b)은 제2 화합물 반도체층(40b)의 일부 영역 상에만 존재하고, 제2 및 제3 전극(62, 64)과 이격된다. 이에 따라 제1 화합물 반도체층(30)에서 제2 전극(62)과 제4 화합물 반도체층(50b) 사이에 대응하는 영역에 2DEG(2E)가 나타나고, 제3 전극(64)과 제4 화합물 반도체층(50b) 사이에 대응하는 영역에도 2DEG(2E)가 나타난다.
다음, 도 12를 참조하면, 제3 화합물 반도체층(50a) 상에 제1 게이트 전극(70)을, 제4 화합물 반도체층(50b) 상에는 제2 게이트 전극(72)을 각각 형성한다. 제1 게이트 전극(70)은 제1 및 제2 전극(60, 62)과 이격되도록 형성한다. 제1 및 제2 게이트 전극(70, 72)은 리프트 오프((lift-off) 방식으로 형성하거나 게이트 전극 물질의 증착과 사진 및 식각 공정으로 형성할 수도 있다.
다음, 도 13을 참조하면, 제1 및 제2 게이트 전극(70, 72)과 그 둘레를 덮는 제1 층간 절연층(80)을 형성한다. 이후, 제1 층간 절연층(80)에 제1 및 제2 콘택홀(H1, H2)을 형성한다. 제1 콘택홀(H1)을 통해 제1 게이트 전극(70)이 노출된다. 제2 콘택홀(H2)을 통해 제2 게이트 전극(72)이 노출된다. 제1 콘택홀(H1)은 제1 게이트 전극(70) 상에, 제2 콘택홀(H2)은 제2 게이트 전극(72) 상에 각각 형성된다. 제1 층간 절연층(80) 상에 제1 및 제2 콘택홀(H1, H2)을 채우는 제1 배선(90)을 형성한다. 제1 배선(90)은 제1 및 제2 게이트 전극(70, 72)에 동시에 연결된 공통배선이다. 제1 배선(90)은 제1 및 제2 콘택홀(H1, H2)을 채우는 도전막(미도시)을 제1 층간 절연층(80) 상에 형성한 다음, 패터닝하여 형성될 수 있다.
이렇게 해서, 본 발명의 일 실시예에 의한, 2DEG와 2DHG를 이용한 반도체 소자, 예를 들면 CMOS 인버터가 형성된다.
도 13에서 제1 배선(90)을 형성한 다음, 도 4에 도시한 바와 같이 제1 배선(90)을 덮는 제2 층간 절연층(94)을 형성할 수 있다. 이어서, 제1 및 제2 층간 절연층(80, 94)으로 이루어진 층간 절연층에 제1 전극(60)이 노출되는 제3 콘택홀(H3)과 제3 전극(64)이 노출되는 제4 콘택홀(H4)을 형성할 수 있다. 그 다음, 제2 층간 절연층(94) 상에 제3 및 제4 콘택홀(H3, H4)을 채우는 제2 배선(96)을 형성할 수 있다.
이렇게 해서, n형 FET를 메인 스위치로 하고, p형 FET를 FRD로 이용하는 양방향 전류 흐름을 제어하는 반도체 소자가 형성된다.
한편, 도면으로 도시하지는 않았지만, 다른 화합물 반도체층(50)이 형성된 후, 제1 내지 제3 전극(60, 62,64)이 형성되기 전에, 다른 화합물 반도체층(50)에서 n형 FET가 형성될 영역의 두께를 먼저 줄인 후, 제1 내지 제3 전극(60, 62, 64)을 형성할 수도 있다.
다른 한편으로는, 도 9의 결과를 얻기 위해서, 제1 화합물 반도체층(30) 상에 제1 내지 제3 전극(60, 62, 64)을 먼저 형성한 다음, 제1 내지 제3 전극(60, 62, 64) 사이의 제1 화합물 반도체층(30) 상에 제 화합물 반도체층들(40a, 40b)과 제3 및 제4 화합물 반도체층(50a, 50b)을 성장시킬 수 있다. 이후의 과정은 도 10 내지 도 13을 따라 진행할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20:기판
30, 40, 50a, 50b:제1 내지 제4 화합물 반도체층
40a, 40b:이격된 2개의 제2 화합물 반도체층
50:다른 화합물 반도체층 60, 62, 64:제1 내지 제3 전극
70, 72:제1 및 제2 게이트 전극 80, 94:제1 내지 제2 층간 절연층
90, 96:제1 및 제2 배선 2E:2DEG
2H:2DHG H1-H4:제1 내지 제4 콘택홀

Claims (21)

  1. 기판;
    상기 기판 상에 형성된 제1 화합물 반도체층;
    상기 제1 화합물 반도체층 상에 형성되고 서로 이격된 제1 내지 제3 전극;
    상기 제1 내지 제3 전극 사이의 상기 제1 화합물 반도체층 상에 형성되고, 상기 제1 화합물 반도체층보다 밴드갭이 큰 제2 화합물 반도체층;
    상기 제1 및 제2 전극 사이의 상기 제2 화합물 반도체층 상에 구비되고, 2DHG를 포함하는 제3 화합물 반도체층;
    상기 제3 화합물 반도체층 상에 형성된 제1 게이트 전극;
    상기 제2 및 제3 전극 사이의 상기 제2 화합물 반도체층의 일부 영역 상에 구비되고, 상기 제3 화합물 반도체층보다 두께가 얇은 제4 화합물 반도체층; 및
    상기 제4 화합물 반도체층 상에 구비된 제2 게이트 전극;을 포함하고,
    상기 제2 및 제3 전극 사이의 상기 제1 화합물 반도체층은 2DEG를 포함하며, 상기 제1 및 제2 게이트 전극은 제1 배선으로 서로 연결되며,
    상기 제1 전극, 제2 전극 및 제3 전극은 모두 상기 제1 화합물 반도체층 바로 위에서 상기 제1 화합물 반도체층과 접촉되게 배치된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제3 및 제4 화합물 반도체층의 밴드갭은 상기 제2 화합물 반도체층보다 작은 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제3 및 제4 화합물 반도체층은 동일하거나 다른 화합물 반도체인 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제3 및 제4 화합물 반도체층은 p-GaN층인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 화합물 반도체층은 III-V 족 화합물 반도체층인 반도체 소자.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 기판 상에 제1 화합물 반도체층, 제2 화합물 반도체층 및 다른 화합물 반도체층을 순차적으로 형성하는 단계;
    상기 다른 화합물 반도체층과 상기 제2 화합물 반도체층을 순차적으로 패터닝하여 상기 제1 화합물 반도체층의 이격된 제1 내지 제3 영역을 노출시키는 단계;
    상기 제1 내지 제3 영역 상에 각각 제1 내지 제3 전극을 형성하는 단계;
    상기 제1 및 제2 전극 사이의 상기 다른 화합물 반도체층과 상기 제2 및 제3 전극 사이의 상기 다른 화합물 반도체층 중 어느 하나의 두께를 줄이는 단계;
    상기 두께가 얇아진 상기 다른 화합물 반도체층의 일부를 제거하여 상기 제1 화합물 반도체층에 2DEG를 형성하는 단계;
    두께가 얇아지지 않은 상기 다른 화합물 반도체층(이하, 제3 화합물 반도체층)과 두께가 얇아진 상기 다른 화합물 반도체층(이하, 제4 화합물 반도체층) 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계; 및
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 단계;를 포함하고, 상기 첫째 단계의 상기 다른 화합물 반도체층은 자체에 2DHG가 나타나는 두께로 형성하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제2 전극은 상기 제1 및 제2 게이트 전극 사이에 위치하도록 형성하고, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결하는 단계를 더 포함하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 단계는,
    상기 제1 및 제2 게이트 전극이 형성된 결과물을 덮는 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층에 상기 제1 게이트 전극이 노출되는 제1 콘택홀과 상기 제2 게이트 전극이 노출되는 제2 콘택홀을 형성하는 단계; 및
    상기 제1 층간 절연층 상에 상기 제1 및 제2 콘택홀을 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 상기 제1 배선으로 패터닝하는 단계;를 포함하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결하는 단계는,
    상기 제1 배선이 형성된 결과물을 덮는 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층에 상기 제1 전극이 노출되는 제3 콘택홀과 상기 제3 전극이 노출되는 제4 콘택홀을 형성하는 단계; 및
    상기 제2 층간 절연층 상에 상기 제3 및 제4 콘택홀을 채우는 상기 제2 배선을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  16. 기판 상에 제1 화합물 반도체층, 제2 화합물 반도체층 및 다른 화합물 반도체층을 순차적으로 형성하는 단계;
    상기 다른 화합물 반도체층의 일부 영역의 두께를 줄이는 단계;
    상기 다른 화합물 반도체층을 두께가 두꺼운 부분(이하, 제3 화합물 반도체층)과 두께가 얇은 부분(이하, 제4 화합물 반도체층)으로 분리하여 상기 제1 제1 화합물 반도체층의 이격된 제1 내지 제3 영역을 노출시키는 단계;
    상기 제1 내지 제3 영역 상에 각각 제1 내지 제3 전극을 형성하는 단계;
    상기 제4 화합물 반도체층의 일부를 제거하여 상기 제1 화합물 반도체층에 2DEG를 형성하는 단계;
    상기 제3 화합물 반도체층과 상기 제4 화합물 반도체층 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계; 및
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 단계;를 포함하고, 상기 첫째 단계의 상기 다른 화합물 반도체층은 자체에 2DHG가 나타나는 두께로 형성하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 제2 전극은 상기 제1 및 제2 게이트 전극 사이에 위치하도록 형성하고, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결하는 단계를 더 포함하는 반도체 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 단계는,
    상기 제1 및 제2 게이트 전극이 형성된 결과물을 덮는 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층에 상기 제1 게이트 전극이 노출되는 제1 콘택홀과 상기 제2 게이트 전극이 노출되는 제2 콘택홀을 형성하는 단계; 및
    상기 제1 층간 절연층 상에 상기 제1 및 제2 콘택홀을 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 상기 제1 배선으로 패터닝하는 단계;를 포함하는 반도체 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결하는 단계는,
    상기 제1 배선이 형성된 결과물을 덮는 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층에 상기 제1 전극이 노출되는 제3 콘택홀과 상기 제3 전극이 노출되는 제4 콘택홀을 형성하는 단계; 및
    상기 제2 층간 절연층 상에 상기 제3 및 제4 콘택홀을 채우는 상기 제2 배선을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  20. 기판 상에 제1 화합물 반도체층을 형성하는 단계;
    상기 제1 화합물 반도체층 상에 이격된 제1 내지 제3 전극을 형성하는 단계;
    상기 제1 및 제2 전극 사이의 상기 제1 화합물 반도체층 상에 제2 화합물 반도체층과 제3 화합물 반도체층을 순차적으로 형성하고, 상기 제2 및 제3 전극 사이의 상기 제1 화합물 반도체층 상에 상기 제2 화합물 반도체층과 제4 화합물 반도체층을 순차적으로 형성하는 단계;
    상기 제3 및 제4 화합물 반도체층 중 하나의 두께를 줄이는 단계;
    상기 제3 및 제4 화합물 반도체층 중 두께가 얇아진 화합물 반도체층의 일부를 제거하여 상기 제1 화합물 반도체층에 2DEG를 형성하는 단계;
    상기 두께를 줄인 후, 상기 제3 및 제4 화합물 반도체층 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계; 및
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 제1 배선으로 서로 연결하는 단계;를 포함하고, 상기 셋째 단계에서 상기 제3 및 제4 화합물 반도체층은 자체에 2DHG가 나타나는 두께로 형성하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제2 전극은 상기 제1 및 제2 게이트 전극 사이에 위치하도록 형성하고, 상기 제1 전극과 상기 제3 전극은 제2 배선으로 서로 연결하는 단계를 더 포함하는 반도체 소자의 제조방법.
KR1020120109276A 2012-09-28 2012-09-28 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법 KR101927411B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120109276A KR101927411B1 (ko) 2012-09-28 2012-09-28 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법
US13/860,153 US9214517B2 (en) 2012-09-28 2013-04-10 Semiconductor device using 2-dimensional electron gas and 2-dimensional hole gas and method of manufacturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120109276A KR101927411B1 (ko) 2012-09-28 2012-09-28 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법

Publications (2)

Publication Number Publication Date
KR20140042474A KR20140042474A (ko) 2014-04-07
KR101927411B1 true KR101927411B1 (ko) 2018-12-10

Family

ID=50384325

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120109276A KR101927411B1 (ko) 2012-09-28 2012-09-28 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법

Country Status (2)

Country Link
US (1) US9214517B2 (ko)
KR (1) KR101927411B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102021765B1 (ko) * 2013-06-17 2019-09-17 삼성전자 주식회사 반도체 장치
US20150041820A1 (en) 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
US10325774B2 (en) 2014-09-18 2019-06-18 Intel Corporation Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices
WO2016048328A1 (en) 2014-09-25 2016-03-31 Intel Corporation Iii-n epitaxial device structures on free standing silicon mesas
WO2016068935A1 (en) 2014-10-30 2016-05-06 Intel Corporation Source/drain regrowth for low contact resistance to 2d electron gas in gallium nitride transistors
EP3221886A4 (en) * 2014-11-18 2018-07-11 Intel Corporation Cmos circuits using n-channel and p-channel gallium nitride transistors
KR102423219B1 (ko) 2014-12-18 2022-07-20 인텔 코포레이션 N-채널 갈륨 질화물 트랜지스터들
WO2016186654A1 (en) 2015-05-19 2016-11-24 Intel Corporation Semiconductor devices with raised doped crystalline structures
CN107667424B (zh) 2015-06-26 2022-02-18 英特尔公司 具有高温稳定基板界面材料的异质外延结构
US9583607B2 (en) 2015-07-17 2017-02-28 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device with multiple-functional barrier layer
US9419121B1 (en) 2015-07-17 2016-08-16 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device with multiple carrier channels
US9876102B2 (en) * 2015-07-17 2018-01-23 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device with multiple carrier channels
WO2017111869A1 (en) 2015-12-24 2017-06-29 Intel Corporation Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers
KR101843917B1 (ko) 2016-09-06 2018-03-30 한국과학기술연구원 스핀-궤도 결합의 차이를 이용한 상보성 논리 소자 및 그 제조 방법
GB2556899B (en) 2016-11-24 2020-09-16 Cambridge Entpr Ltd A gallium nitride transistor
KR102034175B1 (ko) 2017-05-30 2019-10-18 한국과학기술연구원 수평 배열된 반도체 채널을 가지는 반도체 소자 및 이의 제조 방법
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
CN112216736A (zh) 2019-07-10 2021-01-12 联华电子股份有限公司 高电子移动率晶体管与其制作方法
CN110634867B (zh) * 2019-09-10 2023-08-18 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
JP6679036B1 (ja) * 2019-11-29 2020-04-15 株式会社パウデック ダイオード、ダイオードの製造方法および電気機器
US11152471B1 (en) * 2020-03-26 2021-10-19 Mitsubishi Electric Research Laboratories, Inc. 2-dimensional electron gas and 2-dimensional hole gas junction based semiconductor device
US11522077B2 (en) * 2020-05-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of p-channel and n-channel E-FET III-V devices with optimization of device performance
WO2022076338A1 (en) * 2020-10-06 2022-04-14 The Penn State Research Foundation Super-heterojunction schottky diode
CN112670340B (zh) * 2020-12-14 2022-12-23 南方科技大学 P型栅hemt器件
WO2024000433A1 (zh) * 2022-06-30 2024-01-04 广东致能科技有限公司 一种二极管及其制造方法
FR3138564A1 (fr) * 2022-08-01 2024-02-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor à effet de champ ayant un comportement de type p-fet

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090065810A1 (en) * 2007-09-12 2009-03-12 James Honea Iii-nitride bidirectional switches
US20100019279A1 (en) * 2008-04-02 2010-01-28 The Hong Kong University Of Science And Technology Integrated HEMT and Lateral Field-Effect Rectifier Combinations, Methods, and Systems
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
WO2012013943A1 (en) * 2010-07-28 2012-02-02 The University Of Sheffield Semiconductor devices with 2deg and 2dhg

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2619250B1 (fr) 1987-08-05 1990-05-11 Thomson Hybrides Microondes Transistor hyperfrequence a double heterojonction
US4830980A (en) * 1988-04-22 1989-05-16 Hughes Aircraft Company Making complementary integrated p-MODFET and n-MODFET
JP3135939B2 (ja) * 1991-06-20 2001-02-19 富士通株式会社 Ｈｅｍｔ型半導体装置
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
JP4705412B2 (ja) 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP4956155B2 (ja) 2006-11-28 2012-06-20 古河電気工業株式会社 半導体電子デバイス
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
JP2009117485A (ja) 2007-11-02 2009-05-28 Panasonic Corp 窒化物半導体装置
KR101774933B1 (ko) 2010-03-02 2017-09-06 삼성전자 주식회사 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090065810A1 (en) * 2007-09-12 2009-03-12 James Honea Iii-nitride bidirectional switches
US20100019279A1 (en) * 2008-04-02 2010-01-28 The Hong Kong University Of Science And Technology Integrated HEMT and Lateral Field-Effect Rectifier Combinations, Methods, and Systems
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
WO2012013943A1 (en) * 2010-07-28 2012-02-02 The University Of Sheffield Semiconductor devices with 2deg and 2dhg

Also Published As

Publication number Publication date
US20140091310A1 (en) 2014-04-03
US9214517B2 (en) 2015-12-15
KR20140042474A (ko) 2014-04-07

Similar Documents

Publication Publication Date Title
KR101927411B1 (ko) 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법
JP5567513B2 (ja) シリコンおよびｉｉｉ−ｖ族のモノリシック集積デバイス
US11888027B2 (en) Monolithic integration of high and low-side GaN FETs with screening back gating effect
TWI770134B (zh) 半導體裝置及半導體裝置之製造方法
JP5071377B2 (ja) 化合物半導体装置及びその製造方法
KR101045573B1 (ko) Ⅲ족 질화물 인헨스먼트 모드 소자
US9171937B2 (en) Monolithically integrated vertical JFET and Schottky diode
US20180026099A1 (en) Semiconductor device and method of manufacturing the semiconductor device
WO2017015225A1 (en) Field-plate structures for semiconductor devices
KR20130004707A (ko) 질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자
JP2014524150A (ja) Ｉｉｉ−ｖエピタキシャル層を成長させる方法および半導体構造
US20150060946A1 (en) Compound semiconductor device and method of manufacturing the same
US20120025270A1 (en) Enhancement-mode high-electron-mobility transistor and the manufacturing method thereof
JP6834546B2 (ja) 半導体装置及びその製造方法
US10468406B2 (en) Integrated enhancement mode and depletion mode device structure and method of making the same
US9397168B2 (en) Method to define the active region of a transistor employing a group III-V semiconductor material
CN108807524B (zh) 半导体器件及其制造方法
JP4904299B2 (ja) 電力変換装置用ＧａＮ系半導体装置
CN115117055B (zh) 氮化物基半导体双向切换器件和其制造方法
US9450071B2 (en) Field effect semiconductor devices and methods of manufacturing field effect semiconductor devices
JP2011066464A (ja) 電界効果トランジスタ
KR102193085B1 (ko) 갈륨 나이트라이드 소자 및 집적회로 내에 자기-정렬된 격리를 제작하는 방법
WO2012098636A1 (ja) 半導体装置及びその製造方法
US20150364467A1 (en) Semiconductor device
CN114556561A (zh) 基于氮化物的半导体ic芯片及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant