WO2012098636A1 - 半導体装置及びその製造方法 - Google Patents

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metal oxide
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優一 美濃浦
岡本　直哉
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富士通株式会社
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    • H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
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    • H01L2924/12032—Schottky diode

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • GaN which is a compound semiconductor with a wide band gap
  • GaN which is a compound semiconductor with a wide band gap
  • the Schottky barrier diode (SBD) is superior to the pn diode in terms of high-speed response and low loss. For this reason, SBD using GaN (GaN-based SBD) is expected as a next-generation low power consumption power device.
  • a structure has been proposed in which a p-type GaN layer doped with Mg is provided between the outer periphery of the anode electrode and the n-type GaN layer to which the anode electrode is Schottky-bonded in order to increase the breakdown voltage.
  • a p-type GaN layer is formed on the n-type GaN layer, and the p-type GaN layer is patterned by dry etching to expose the surface (Schottky surface) of the n-type GaN layer. It is necessary to form an anode electrode on the surface.
  • the technology for selectively etching the p-type GaN layer with respect to the n-type GaN layer has not been established, not only the n-type GaN layer is etched, but also in this respect, the n-type GaN layer also has a Schottky surface. Roughness is likely to occur. For this reason, it is extremely difficult to put into practical use a structure provided with a p-type GaN layer doped with Mg.
  • An object of the present invention is to provide a semiconductor device capable of improving the reverse breakdown voltage of a Schottky barrier diode and a method for manufacturing the same.
  • an n-type semiconductor layer In one embodiment of the semiconductor device, an n-type semiconductor layer, a Schottky electrode that is in Schottky junction with the n-type semiconductor layer, and a p located between at least a part of the Schottky electrode and the n-type semiconductor layer. And a metal oxide layer.
  • a semiconductor device is provided in one embodiment of the power supply device.
  • the semiconductor device includes an n-type semiconductor layer, a Schottky electrode in Schottky junction with the n-type semiconductor layer, and a p-type metal positioned between at least a part of the Schottky electrode and the n-type semiconductor layer. And an oxide layer.
  • a p-type metal oxide layer is locally formed above an n-type semiconductor layer, and a Schottky electrode that is in Schottky junction with the n-type semiconductor layer is provided at least on the Schottky electrode.
  • the p-type metal oxide layer is formed between a part and the n-type semiconductor layer.
  • the reverse breakdown voltage can be improved by the pn junction between the n-type semiconductor layer and the p-type metal oxide layer.
  • FIG. 1A is a plan view showing the structure of the semiconductor device according to the first embodiment.
  • 1B is a cross-sectional view taken along the line II in FIG. 1A.
  • FIG. 1C is a cross-sectional view showing a modification of the first embodiment.
  • FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment.
  • FIG. 3A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 3B is a cross-sectional view illustrating a method for manufacturing the semiconductor device following FIG. 3A.
  • FIG. 3C is a cross-sectional view illustrating a method for manufacturing the semiconductor device following FIG. 3B.
  • FIG. 3D is a cross-sectional view illustrating a method for manufacturing the semiconductor device following FIG. 3C.
  • FIG. 3E is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 3D.
  • FIG. 3F is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 3E.
  • FIG. 4A is a top view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 4B is a top view showing a method for manufacturing the semiconductor device, following FIG. 4A.
  • FIG. 5 is a diagram showing the results of simulation regarding changes in current-voltage characteristics.
  • FIG. 6A is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 6B is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 6A.
  • 6C is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 6B.
  • FIG. 7A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 7B is a cross-sectional view illustrating a method for manufacturing the semiconductor device following FIG. 7A.
  • FIG. 7C is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 7B.
  • FIG. 7D is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 7C.
  • FIG. 7E is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG.
  • FIG. 7F is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 7E.
  • FIG. 7G is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 7F.
  • FIG. 7H is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 7G.
  • FIG. 7I is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 7H.
  • FIG. 7J is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 7I.
  • FIG. 7K is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 7J.
  • FIG. 7K is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 7J.
  • FIG. 7L is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 7K.
  • FIG. 8A is a diagram showing a layout of electrodes.
  • FIG. 8B is a diagram illustrating a wiring layout.
  • FIG. 9 is a diagram showing a modification of the layout.
  • FIG. 10 is a diagram showing an SBD package including a GaN-based SBD.
  • FIG. 11 is a diagram showing a PFC circuit including the SBD package shown in FIG.
  • FIG. 12 is a diagram showing a server power supply including the PFC circuit shown in FIG.
  • FIG. 1A is a plan view showing the structure of the semiconductor device (Schottky barrier diode) according to the first embodiment
  • FIG. 1B is a cross-sectional view taken along the line II in FIG. 1A.
  • an annular p-type metal oxide layer 3 is formed on the n-type semiconductor layer 1.
  • a Schottky electrode 2 that is Schottky joined to the n-type semiconductor layer 1 is formed inside the p-type metal oxide layer 3.
  • An ohmic electrode 4 is formed on the back surface of the n-type semiconductor layer 1.
  • a pn junction exists between the n-type semiconductor layer 1 and the p-type metal oxide layer 3.
  • the p-type metal oxide layer 3 acts like a guard ring, and the breakdown voltage around the Schottky electrode 2 is improved by the depletion layer generated from the pn junction. Therefore, a high reverse breakdown voltage can be obtained.
  • the p-type metal oxide layer 3 can be formed by, for example, film formation and patterning, it is possible to avoid the occurrence of roughness as in the case of using the p-type GaN layer. Therefore, high reliability and yield can be ensured.
  • the p-type metal oxide layer 3 does not have to be formed on the surface of the flat n-type semiconductor layer 1.
  • an annular groove is formed on the surface of the n-type semiconductor layer 1. 1a may be formed, and p-type metal oxide layer 3 may be embedded in groove 1a.
  • FIG. 2 is a cross-sectional view showing the structure of the semiconductor device (Schottky barrier diode) according to the second embodiment.
  • an n-type GaN layer 11b is formed on an n-type GaN substrate 11a.
  • the GaN substrate 11a is doped with 5 ⁇ 10 17 cm ⁇ 3 of Si as an n-type impurity, for example.
  • the GaN layer 11b is doped with 1 ⁇ 10 16 cm ⁇ 3 of Si as an n-type impurity, for example.
  • the thickness of the GaN layer 11b is, for example, about 1 ⁇ m.
  • a GaN substrate 11 a and a GaN layer 11 b are included in the n-type semiconductor layer 11.
  • An annular Cu 2 O layer 13 is formed on the GaN layer 11b.
  • Cu 2 O is a p-type semiconductor.
  • the Cu 2 O layer 13 contains, for example, 1 ⁇ 10 17 cm ⁇ 3 of carriers.
  • the thickness of the Cu 2 O layer 13 is, for example, about 200 nm.
  • the annular Cu 2 O layer 13 has an inner diameter in a plan view of about 100 ⁇ m and a width of about 10 ⁇ m.
  • an anode electrode 12 (Schottky electrode) that is Schottky joined to the GaN layer 11 b is formed inside the Cu 2 O layer 13.
  • the edge of the anode electrode 12 runs on the Cu 2 O layer 13 by about 2 ⁇ m.
  • the anode electrode 12 includes, for example, a stacked film of a Ni film having a thickness of about 100 nm and an Al film having a thickness of about 300 nm.
  • a passivation film 15 is formed to cover the portion of the Cu 2 O layer 13 exposed from the anode electrode 12, the tip of the anode electrode 12, and the GaN layer 11b.
  • An opening 15a is formed in the passivation film 15, and the anode electrode 12 is exposed from the opening 15a.
  • the passivation film 15 for example, a silicon nitride film having a thickness of about 600 nm is formed.
  • a cathode electrode 14 (ohmic electrode) is formed on the back surface of the GaN substrate 11a.
  • the cathode electrode 14 for example, a laminated film of a Ti film having a thickness of about 10 nm and an Al film having a thickness of about 300 nm is formed.
  • a pn junction exists between the n-type semiconductor layer 11 and the Cu 2 O layer 13 which is a p-type metal oxide layer. For this reason, the breakdown voltage around the anode electrode 12 is improved by the depletion layer generated from the pn junction. Therefore, a high reverse breakdown voltage can be obtained.
  • 3A to 3F are cross-sectional views showing a method of manufacturing the semiconductor device according to the second embodiment in the order of steps.
  • 4A to 4B are top views showing a method of manufacturing the semiconductor device according to the second embodiment in the order of steps.
  • an n-type GaN layer 11b is formed on an n-type GaN substrate 11a.
  • the GaN layer 11b is epitaxially grown by, for example, a metal-organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal-organic chemical vapor deposition
  • a Cu 2 O layer 13 is formed on the entire upper surface of the GaN layer 11b.
  • the Cu 2 O layer 13 can be formed by, for example, a sputtering method using a Cu target. For example, if the temperature of the GaN substrate 11a is set to 200 ° C., the flow rate of Ar gas is set to 35 sccm, and the flow rate of O 2 gas is 4 sccm, Cu 2 O having a carrier concentration of about 1 ⁇ 10 17 cm ⁇ 3. Layer 13 can be obtained.
  • the method for forming the Cu 2 O layer by sputtering is not particularly limited. For example, “J. H. Hsieh et al.
  • the carrier concentration may be increased by flowing N 2 gas during the formation of the Cu 2 O layer.
  • This method is described in, for example, “Y.-M. Lu et al. Thin Solid Films 480 (2005) 482 ".
  • a plating method or a CVD method may be employed as a method for forming the Cu 2 O layer 13 .
  • the Cu 2 O layer 13 may be formed by thermal oxidation of the Cu film.
  • a Cu film may be formed by a sputtering method and oxidized by heat treatment at a low temperature process of about 300 ° C. This method is described, for example, in “H. Matsuura et al. Jpn. J. Appl. Phys., 35 (1996) 5631 ”.
  • the Cu 2 O layer 13 is patterned, and as shown in FIGS. 3C and 4A, the Cu 2 O layer 13 remains in an annular shape in plan view.
  • the inner diameter D and the width W of the Cu 2 O layer 13 are not particularly limited, but are, for example, about 100 ⁇ m and about 10 ⁇ m, respectively.
  • wet etching using an etching mask may be performed.
  • the etching solution for example, an ammonium phosphate solution can be used.
  • FIG. 3C shows a cross section taken along the line II in FIG. 4A.
  • a cathode electrode 14 is formed on the back surface of the GaN substrate 11a.
  • a Ti film is formed on the back surface of the GaN substrate 11 a by, for example, vapor deposition, an Al film is formed thereon, and RTA (rapid thermal annealing) at about 700 ° C. is performed. By this RTA, ohmic is established.
  • the anode electrode 12 can be formed by, for example, a lift-off method. That is, if a resist mask that opens the region for forming the anode electrode 12 is formed, Ni film and Al film are deposited, and the resist mask is removed together with the Ni film and Al film thereon, the anode electrode is formed in a desired region. 12 can be obtained.
  • the length L of the portion of the anode electrode 12 that rides on the Cu 2 O layer 13 is not particularly limited, but is, for example, about 2 ⁇ m.
  • FIG. 3E shows a cross section taken along the line II in FIG. 4B.
  • a passivation film 15 is formed on the GaN layer 11b, and an opening 15a for an anode electrode is formed in the passivation film 15.
  • a silicon nitride film is formed by, for example, a CVD method.
  • a fluorine-based gas is performed in forming the opening 15a.
  • a passivation film 15 covering the portion of the Cu 2 O layer 13 exposed from the anode electrode 12, the tip of the anode electrode 12, and the GaN layer 11b is obtained. And the structure shown in FIG. 2 is obtained.
  • the Cu 2 O layer 13 is formed by film formation and patterning on the entire surface. Therefore, it is not necessary to perform a high-temperature heat treatment for activating the p-type impurities, and the surface roughness of the n-type GaN layer 11b can be avoided. In addition, since the Cu 2 O layer 13 can be etched with a high selectivity with respect to the GaN layer 11b, the surface of the GaN layer 11b can be improved in this respect as well. Therefore, high reliability and yield can be ensured.
  • FIG. 5 is a diagram showing the results of simulation regarding changes in current-voltage characteristics.
  • FIG. 5 shows a current-voltage characteristic (solid line) of the second embodiment and a reference example in which the Cu 2 O layer 13 is removed from the second embodiment and the entire back surface of the anode electrode 12 is in contact with the GaN layer 11b. Current-voltage characteristics (broken line) are shown.
  • the electron affinity of Cu 2 O contained in the Cu 2 O layer 13 was 3.2 eV, and the band gap was 1.95 eV.
  • the thickness of the Cu 2 O layer 13 was 200 nm and the carrier density was 1 ⁇ 10 17 cm ⁇ 3 .
  • the n-type GaN substrate 11a has a carrier concentration of 1 ⁇ 10 18 cm ⁇ 3 and a thickness of 2 ⁇ m
  • the n-type GaN layer 11b has a carrier concentration of 1 ⁇ 10 16 cm ⁇ 3 and a thickness of 1 ⁇ m.
  • the work function of the anode electrode 12 was 4.54 eV.
  • the breakdown voltage (reverse breakdown voltage) of the reference example is 33V
  • the breakdown voltage (reverse breakdown voltage) of the second embodiment is as high as 58V.
  • a high reverse breakdown voltage can be obtained according to the second embodiment.
  • FIGS. 6A to 6C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the third embodiment in the order of steps.
  • an n-type GaN layer 21b is formed on an n-type GaN substrate 21a.
  • the GaN substrate 21 a and the GaN layer 21 b are included in the n-type semiconductor layer 21.
  • a plurality of annular Cu 2 O layers 23 are formed in the same manner as in the second embodiment.
  • the cathode electrode 24 is formed on the back surface of the GaN substrate 21a.
  • a plurality of anode electrodes 22 whose edges run on the Cu 2 O layer 23 are formed, and further a passivation film 25 exposing the anode electrodes 22 is formed.
  • a polyimide film 26 that exposes the anode electrode 22 and covers the passivation film 25 is formed.
  • an anode wiring 27 for commonly connecting the anode electrodes 22 is formed on the polyimide film 26.
  • the anode wiring 27 for example, an Al film having a thickness of about 2 ⁇ m is formed.
  • the cathode electrode 24 may be die-attached to a lead frame with Ag paste or the like, and the anode wiring 27 may be connected to the lead frame via an Al wire or the like.
  • the same mounting is possible if the anode wiring connected to the anode electrode 12 is formed.
  • a fourth embodiment Next, a fourth embodiment will be described.
  • a GaN-based SBD and a GaN-based high electron mobility transistor (HEMT) are formed on the same substrate.
  • 7A to 7L are cross-sectional views showing a method of manufacturing the semiconductor device according to the fourth embodiment in the order of steps.
  • a buffer layer 42, a non-doped i-GaN layer 43, and an n-type n-AlGaN layer 31 are formed on a substrate 41 by, for example, MOCVD.
  • the substrate 41 for example, a semi-insulating SiC substrate, a semi-insulating Si substrate, a sapphire substrate, or the like can be used.
  • the buffer layer 42 for example, a GaN layer or an AlGaN layer having a thickness of about 100 nm is formed.
  • the thickness of the i-GaN layer 43 is about 2 ⁇ m
  • the thickness of the n-AlGaN layer 31 is about 20 nm.
  • an element isolation region 44 that defines a region 51 in which a GaN-based HEMT is to be formed and a region 52 in which a GaN-based SBD is to be formed is formed.
  • Ar ions may be implanted deeper than the heterojunction interface between the i-GaN layer 43 and the n-AlGaN layer 31. By such ion implantation, the two-dimensional electron gas (2DEG) present in the surface layer portion of the i-GaN layer 43 is divided.
  • the cathode electrode 34 is formed in the region 52, and the source electrode 45 s and the drain electrode 45 d are formed in the region 51.
  • the cathode electrode 34, the source electrode 45s, and the drain electrode 45d can be formed by, for example, a lift-off method. That is, a resist mask that opens regions for forming the cathode electrode 34, the source electrode 45s, and the drain electrode 45d is formed. For example, a Ti film having a thickness of about 10 nm and an Al film having a thickness of about 300 nm are deposited. The resist mask is removed together with the Ti film and Al film thereon. Then, RTA at about 700 ° C. is performed. By this RTA, the ohmic of the cathode electrode 34, the source electrode 45s, and the drain electrode 45d is established.
  • a gate electrode 45g is formed in the region 51.
  • the gate electrode 45g can be formed by, for example, a lift-off method. That is, a resist mask that opens a region for forming the gate electrode 45g is formed, for example, a Ni film with a thickness of about 10 nm and an Au film with a thickness of about 200 nm are deposited, and the resist mask is formed with a Ni film and an Au film thereon. Remove with membrane.
  • the anode electrode 32 whose edge runs over the Cu 2 O layer 33 is formed.
  • the anode electrode 32 can be formed by, for example, a lift-off method. That is, a resist mask that opens a region where the anode electrode 32 is to be formed is formed, for example, a Ti film having a thickness of about 30 nm and an Au film having a thickness of about 200 nm are deposited, and the resist mask is formed on the Ti film and It is removed together with the Au film.
  • a passivation film 35 covering the anode electrode 32, the Cu 2 O layer 33, the cathode electrode 34, the gate electrode 45g, the source electrode 45s, and the drain electrode 45d is formed on the n-AlGaN layer 31.
  • a silicon nitride film having a thickness of about 400 nm is formed by, for example, a CVD method.
  • a plurality of openings 35a for the anode electrode, a plurality of openings 35c for the cathode electrode, a plurality of openings 35g for the gate electrode, and a plurality of openings for the source electrode are formed in the passivation film 35.
  • a portion 35s and a plurality of openings 35d for the drain electrode are formed.
  • dry etching using a fluorine-based gas is performed.
  • an Au seed layer 46 is formed on the entire surface by sputtering.
  • a mask for example, a resist mask
  • predetermined openings for exposing portions on the anode electrode 32, the cathode electrode 34, the gate electrode 45g, the source electrode 45s, and the drain electrode 45d are formed on the Au seed layer 46.
  • an Au film 47 having a thickness of about 10 ⁇ m is formed by plating.
  • the mask 111 is removed, and the Au seed layer 46 exposed from the Au film 47 is removed by an ion milling method or the like.
  • a drain wiring 48d that commonly connects the drain electrodes 45d.
  • the photosensitive polyimide film 36 is formed on the passivation film 35 so as to expose the relay wiring layer 48a and the relay wiring layer 48s and cover the cathode wiring 48c, the gate wiring 48g, and the drain wiring 48d. .
  • an anode wiring 37a that commonly connects the relay wiring layers 48a and a source wiring 37s that commonly connects the relay wiring layers 48s are formed.
  • an Au seed layer is formed on the entire surface by a sputtering method, a mask that exposes a region where the anode wiring 37a and the source wiring 37s are to be formed, for example, a resist mask is formed, and plating is performed.
  • An Au film having a thickness of about 10 ⁇ m is formed by the method. Then, the mask is removed, and the Au seed layer exposed from the Au film is removed by an ion milling method or the like.
  • the GaN-based SBD and the GaN-based HEMT are formed on the same substrate.
  • the i-GaN layer 43 functions as an electron transit layer
  • the n-AlGaN layer 31 functions as an electron supply layer.
  • FIG. 8A shows an example of the layout of the anode electrode 32, the cathode electrode 34, the gate electrode 45g, the source electrode 45s, and the drain electrode 45d
  • FIG. 8B shows the anode wiring 37a, the cathode wiring 48c, the gate wiring 48g, and the source wiring 37s.
  • an example of the layout of the drain wiring 48d is shown.
  • the anode wiring 37a and anode electrode 32 of the GaN-based SBD, the cathode wiring 48c, and the cathode electrode 34 may be laid out in a comb shape.
  • each electrode of the GaN-based HEMT may be two-dimensionally arranged like each electrode of the GaN-based SBD in FIG. 8A.
  • a through hole may be formed in the substrate, and the GaN-based HEMT drain wiring may be routed to the back surface of the substrate through the through hole.
  • the cathode wiring of the GaN-based SBD may be routed to the back surface.
  • Al that is less expensive than Au may be used as a wiring material.
  • the cathode electrode may be provided on the surface side of the substrate as in the fourth embodiment.
  • the fifth embodiment is an apparatus such as a server power supply provided with a GaN-based SBD.
  • FIG. 10 is a diagram showing an SBD package including a GaN-based SBD.
  • 11 shows a PFC (power factor) including the SBD package shown in FIG. correction) circuit.
  • FIG. 12 is a diagram showing a server power supply including the PFC circuit shown in FIG.
  • the cathode electrode of the GaN-based SBD 70 is fixed to the package electrode table 81 using a mounting material 82 such as solder.
  • a lead 81 a is connected to the package electrode base 81.
  • the anode electrode of the GaN-based SBD 70 is connected to another lead 83 by bonding using an Al wire 84. These are sealed with a mold resin 85.
  • one terminal of the choke coil 93 and one terminal of the switch element 94 are connected to the lead 83 connected to the anode electrode of the GaN-based SBD 70, and the cathode electrode is connected to the cathode electrode.
  • One terminal of the capacitor 95 is connected to the connected lead 81a.
  • a capacitor 92 is connected to the other terminal of the choke coil 93.
  • the other terminal of the capacitor 92, the other terminal of the switch element 94, and the other terminal of the capacitor 95 are grounded.
  • the capacitor 92 is connected to an AC power supply (AC) via a diode bridge 91. Further, a direct current power source (DC) is taken out between both terminals of the capacitor 95.
  • AC AC power supply
  • DC direct current power source
  • the PFC circuit 90 is used by being incorporated in the server power supply 100 or the like.
  • a power supply device with higher reliability, for example, a DC-DC converter, an AC-DC converter, or the like.
  • FIG. 13A is a plan view showing the structure of the semiconductor device (Schottky barrier diode) according to the sixth embodiment
  • FIG. 13B is a cross-sectional view taken along the line II in FIG. 13A.
  • an n-type GaN layer 61b is formed on an n-type GaN substrate 61a.
  • the n-type semiconductor layer 61 includes a GaN substrate 61a and a GaN layer 61b.
  • a Cu 2 O layer 63 having a plurality of circular openings 63a is formed on the GaN layer 61b.
  • An anode electrode 62 (Schottky electrode) having a recess 62 a that is Schottky joined to the GaN layer 61 b in the opening 63 a is formed on the Cu 2 O layer 63.
  • the anode electrode 62 includes, for example, a stacked film of a Ni film having a thickness of about 100 nm and an Al film having a thickness of about 300 nm.
  • a cathode electrode 64 (ohmic electrode) is formed on the back surface of the GaN substrate 61a.
  • As the cathode electrode 64 for example, a laminated film of a Ti film having a thickness of about 10 nm and an Al film having a thickness of about 300 nm is formed.
  • the sixth embodiment configured as described above.
  • the anode electrode 62 exists on the entire surface, the anode electrode 62 can be easily formed. That is, the lift-off method requires mask patterning, but such a process can be omitted. Further, when forming the anode wiring after that, it is easy to form the anode wiring.
  • an insulating film such as a silicon nitride film may be formed on the Cu 2 O layer 63. In this case, a higher reverse breakdown voltage can be obtained.
  • another nitride semiconductor layer such as an AlGaN layer may be used instead of the whole or a part of the GaN layer of the Schottky barrier diode.
  • Fe 2 O 3 , Co 3 O 4 , or NiO may be used as the p-type metal oxide semiconductor.
  • the p-type metal oxide layer may contain CuO and Cu in addition to Cu 2 O. In this case, it is preferable that the ratio of the p-type metal oxide semiconductor is the highest.
  • the reverse breakdown voltage can be improved by the pn junction between the n-type semiconductor layer and the p-type metal oxide layer.

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Abstract

　半導体装置には、ｎ型半導体層（１）と、ｎ型半導体層（１）とショットキー接合したショットキー電極（２）と、ショットキー電極（２）の少なくとも一部とｎ型半導体層（１）との間に位置するｐ型金属酸化物層（３）と、が設けられている。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　バンドギャップが広い化合物半導体であるＧａＮは、その材料物性により高耐圧で高速動作が可能なデバイスの材料として有望であり、特に高耐圧かつ大電流動作をさせるような電源デバイスへの適用が期待されている。また、ショットキーバリアダイオード（ＳＢＤ）はｐｎダイオードよりも高速応答性及び低損失な点で優れている。このため、ＧａＮを用いたＳＢＤ（ＧａＮ系ＳＢＤ）が、次世代の低消費電源デバイスとして期待される。
　しかし、ＧａＮ系ＳＢＤでは、高い耐圧を得にくい。これは、オフ時に逆方向電界が印加されると、ショットキーバリア電極であるアノード電極のエッジ部に電界が集中しやすく、その箇所においてリーク電流の増大及び破壊が生じることがあるためである。
　そこで、高耐圧化のために、アノード電極の外周部とこのアノード電極がショットキー接合されるｎ型ＧａＮ層との間にＭｇがドーピングされたｐ型ＧａＮ層を設けた構造が提案されている。この構造を得るためには、ｎ型ＧａＮ層上にｐ型ＧａＮ層を形成し、ｐ型ＧａＮ層をドライエッチングによりパターニングしてｎ型ＧａＮ層の表面（ショットキー面）を露出し、ショットキー面上にアノード電極を形成する必要がある。
　しかしながら、Ｍｇの活性化は困難であり、１０００℃以上で活性化アニールを行っても、ドーピングした量の１％程度しか活性化しない。このため、ｐ型ＧａＮ層の形成に際しては、活性化したＭｇを十分に確保するために、１×１０１９ｃｍ－３以上もの多量のＭｇをドーピングし、１０００℃以上で活性化アニールを行う必要がある。多量のＭｇをドーピングすると、ｐ型ＧａＮ層の結晶性が低下しやすい。また、このようなｐ型ＧａＮ層をパターニングした後に露出するｎ型ＧａＮ層のショットキー面にも荒れが生じやすく、歩留まりが低下しやすい。更に、ｎ型ＧａＮ層に対してｐ型ＧａＮ層を選択的にエッチングする技術が確立されていないため、少なからずｎ型ＧａＮ層もエッチングされ、この点でもｎ型ＧａＮ層のショットキー面にも荒れが生じやすい。このため、Ｍｇがドーピングされたｐ型ＧａＮ層を設けた構造の実用化は極めて困難である。
特開２００８－１７７３６９号公報
S. Noor Mohammad et. al. J. Vac. Sci. Technol. B 24, 178 (2006)
　本発明は、ショットキーバリアダイオードの逆方向耐圧を向上することができる半導体装置及びその製造方法を提供することを目的とする。
　半導体装置の一態様には、ｎ型半導体層と、前記ｎ型半導体層とショットキー接合したショットキー電極と、前記ショットキー電極の少なくとも一部と前記ｎ型半導体層との間に位置するｐ型金属酸化物層と、が設けられている。
　電源装置の一態様には、半導体装置が設けられている。前記半導体装置には、ｎ型半導体層と、前記ｎ型半導体層とショットキー接合したショットキー電極と、前記ショットキー電極の少なくとも一部と前記ｎ型半導体層との間に位置するｐ型金属酸化物層と、が設けられている。
　半導体装置の製造方法の一態様では、ｎ型半導体層上方にｐ型金属酸化物層を局所的に形成し、前記ｎ型半導体層にショットキー接合するショットキー電極を、当該ショットキー電極の少なくとも一部と前記ｎ型半導体層との間に前記ｐ型金属酸化物層が位置するように形成する。
　上記の半導体装置等によれば、ｎ型半導体層とｐ型金属酸化物層とのｐｎ接合により、逆方向耐圧を向上することができる。
図１Ａは、第１の実施形態に係る半導体装置の構造を示す平面図である。 図１Ｂは、図１Ａ中のＩ－Ｉ線に沿った断面図である。 図１Ｃは、第１の実施形態の変形例を示す断面図である。 図２は、第２の実施形態に係る半導体装置の構造を示す断面図である。 図３Ａは、第２の実施形態に係る半導体装置を製造する方法を示す断面図である。 図３Ｂは、図３Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図３Ｃは、図３Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図３Ｄは、図３Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図３Ｅは、図３Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図３Ｆは、図３Ｅに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ａは、第２の実施形態に係る半導体装置を製造する方法を示す上面図である。 図４Ｂは、図４Ａに引き続き、半導体装置を製造する方法を示す上面図である。 図５は、電流－電圧特性の変化に関するシミュレーションの結果を示す図である。 図６Ａは、第３の実施形態に係る半導体装置を製造する方法を示す断面図である。 図６Ｂは、図６Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図６Ｃは、図６Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ａは、第４の実施形態に係る半導体装置を製造する方法を示す断面図である。 図７Ｂは、図７Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｃは、図７Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｄは、図７Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｅは、図７Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｆは、図７Ｅに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｇは、図７Ｆに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｈは、図７Ｇに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｉは、図７Ｈに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｊは、図７Ｉに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｋは、図７Ｊに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｌは、図７Ｋに引き続き、半導体装置を製造する方法を示す断面図である。 図８Ａは、電極のレイアウトを示す図である。 図８Ｂは、配線のレイアウトを示す図である。 図９は、レイアウトの変形例を示す図である。 図１０は、ＧａＮ系ＳＢＤを含むＳＢＤパッケージを示す図である。 図１１は、図１０に示すＳＢＤパッケージを含むＰＦＣ回路を示す図である。 図１２は、図１１に示すＰＦＣ回路を含むサーバ電源を示す図である。 図１３Ａは、第６の実施形態に係る半導体装置の構造を示す平面図である。 図１３Ｂは、図１３Ａ中のＩ－Ｉ線に沿った断面図である。
　以下、実施形態について、添付の図面を参照して具体的に説明する。
　（第１の実施形態）
　先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す平面図であり、図１Ｂは、図１Ａ中のＩ－Ｉ線に沿った断面図である。
　第１の実施形態では、図１Ａ及び図１Ｂに示すように、ｎ型半導体層１上に環状のｐ型金属酸化物層３が形成されている。そして、ｐ型金属酸化物層３の内側に、ｎ型半導体層１にショットキー接合されたショットキー電極２が形成されている。また、ｎ型半導体層１の裏面にオーミック電極４が形成されている。
　このように構成された第１の実施形態では、ｎ型半導体層１とｐ型金属酸化物層３との間にｐｎ接合が存在する。このため、ｐ型金属酸化物層３がガードリングのように作用し、このｐｎ接合から生じる空乏層によってショットキー電極２の周辺の耐圧が向上する。従って、高い逆方向耐圧を得ることができる。また、ｐ型金属酸化物層３は、例えば成膜及びパターニングにより形成することができるため、ｐ型ＧａＮ層を用いる場合のような荒れの発生を回避することが可能である。従って、高い信頼性及び歩留まりを確保することもできる。
　なお、ｐ型金属酸化物層３は、平坦なｎ型半導体層１の表面上に形成されている必要はなく、例えば、図１Ｃに示すように、ｎ型半導体層１の表面に環状の溝１ａが形成され、この溝１ａ内にｐ型金属酸化物層３が埋め込まれていてもよい。
　（第２の実施形態）
　次に、第２の実施形態について説明する。図２は、第２の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
　第２の実施形態では、図２に示すように、ｎ型のＧａＮ基板１１ａ上にｎ型のＧａＮ層１１ｂが形成されている。ＧａＮ基板１１ａには、例えばｎ型不純物としてＳｉが５×１０１７ｃｍ―３ドーピングされている。ＧａＮ層１１ｂには、例えばｎ型不純物としてＳｉが１×１０１６ｃｍ―３ドーピングされている。ＧａＮ層１１ｂの厚さは、例えば１μｍ程度である。ＧａＮ基板１１ａ及びＧａＮ層１１ｂがｎ型半導体層１１に含まれている。
　ＧａＮ層１１ｂ上に環状のＣｕ２Ｏ層１３が形成されている。Ｃｕ２Ｏはｐ型の半導体である。本実施形態では、Ｃｕ２Ｏ層１３にキャリアが、例えば１×１０１７ｃｍ―３含まれている。また、Ｃｕ２Ｏ層１３の厚さは、例えば２００ｎｍ程度である。なお、環状のＣｕ２Ｏ層１３の平面視での内径は１００μｍ程度、幅は１０μｍ程度である。
　また、Ｃｕ２Ｏ層１３の内側に、ＧａＮ層１１ｂにショットキー接合されたアノード電極１２（ショットキー電極）が形成されている。アノード電極１２の縁部は２μｍ程度、Ｃｕ２Ｏ層１３に乗り上げている。アノード電極１２には、例えば、厚さが１００ｎｍ程度のＮｉ膜及び厚さが３００ｎｍ程度のＡｌ膜の積層膜が含まれている。
　更に、Ｃｕ２Ｏ層１３のアノード電極１２から露出している部分、アノード電極１２の先端部及びＧａＮ層１１ｂを覆うパッシベーション膜１５が形成されている。パッシベーション膜１５には、開口部１５ａが形成されており、開口部１５ａからアノード電極１２が露出している。パッシベーション膜１５としては、例えば厚さが６００ｎｍ程度のシリコン窒化膜が形成されている。
　また、ＧａＮ基板１１ａの裏面にカソード電極１４（オーミック電極）が形成されている。カソード電極１４としては、例えば厚さが１０ｎｍ程度のＴｉ膜及び厚さが３００ｎｍ程度のＡｌ膜の積層膜が形成されている。
　このように構成された第２の実施形態では、ｎ型半導体層１１とｐ型金属酸化物層であるＣｕ２Ｏ層１３との間にｐｎ接合が存在する。このため、このｐｎ接合から生じる空乏層によってアノード電極１２の周辺の耐圧が向上する。従って、高い逆方向耐圧を得ることができる。
　次に、第２の実施形態に係る半導体装置を製造する方法について説明する。図３Ａ～図３Ｆは、第２の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。図４Ａ～図４Ｂは、第２の実施形態に係る半導体装置を製造する方法を工程順に示す上面図である。
　先ず、図２Ａに示すように、ｎ型のＧａＮ基板１１ａ上にｎ型のＧａＮ層１１ｂを形成する。ＧａＮ層１１ｂは、例えば有機金属気相成長（ＭＯＣＶＤ：metal-organic chemical vapor deposition）法によりエピタキシャル成長させる。
　次いで、図２Ｂに示すように、ＧａＮ層１１ｂの上面の全面にＣｕ２Ｏ層１３を形成する。Ｃｕ２Ｏ層１３は、例えば、Ｃｕターゲットを用いたスパッタリング法により形成することができる。例えば、ＧａＮ基板１１ａの温度を２００℃に設定し、Ａｒガスの流量を３５ｓｃｃｍに設定し、Ｏ２ガスの流量を４ｓｃｃｍとすれば、キャリア濃度が１×１０１７ｃｍ－３程度のＣｕ２Ｏ層１３を得ることができる。スパッタリング法によるＣｕ２Ｏ層の形成方法は特に限定されないが、例えば「J. H. Hsieh et al. Thin
Solid Films 516 (2008) 5449」に記載された方法を採用することができる。また、Ｃｕ２Ｏ層の形成中にＮ２ガスを流してキャリア濃度を高めてもよい。この方法は、例えば「Y.-M. Lu et al. Thin Solid Films 480
(2005) 482」に記載されている。Ｃｕ２Ｏ層１３の形成を形成する方法として、めっき法又はＣＶＤ法を採用してもよい。また、Ｃｕ膜の熱酸化によってＣｕ２Ｏ層１３を形成してもよい。例えば、Ｃｕ膜をスパッタリング法により形成し、３００℃程度の低温プロセスで熱処理によって酸化させてもよい。この方法は、例えば「H. Matsuura et al. Jpn. J.
Appl. Phys., 35(1996) 5631」に記載されている。
　その後、Ｃｕ２Ｏ層１３のパターニングを行い、図３Ｃ及び図４Ａに示すように、Ｃｕ２Ｏ層１３を平面視で環状に残存させる。このとき、Ｃｕ２Ｏ層１３の内径Ｄ及び幅Ｗは特に限定されないが、例えば、それぞれ、１００μｍ程度、１０μｍ程度とする。Ｃｕ２Ｏ層１３のパターニングでは、例えば、エッチングマスクを用いたウェットエッチングを行えばよい。エッチング液としては、例えばリン酸アンモニウム溶液を用いることができる。なお、図３Ｃは、図４Ａ中のＩ－Ｉ線に沿った断面を示している。
　続いて、図３Ｄに示すように、ＧａＮ基板１１ａの裏面にカソード電極１４を形成する。カソード電極１４の形成では、例えば蒸着法により、ＧａＮ基板１１ａの裏面上にＴｉ膜を形成し、その上にＡｌ膜を形成し、７００℃程度のＲＴＡ（rapid thermal annealing）を行う。このＲＴＡにより、オーミックが確立される。
　次いで、図３Ｅ及び図４Ｂに示すように、縁部がＣｕ２Ｏ層１３に乗り上げるアノード電極１２をＣｕ２Ｏ層１３の内側に形成する。アノード電極１２は、例えばリフトオフ法により形成することができる。即ち、アノード電極１２を形成する領域を開口するレジストマスクを形成し、Ｎｉ膜及びＡｌ膜の蒸着を行い、レジストマスクをその上のＮｉ膜及びＡｌ膜と共に除去すれば、所望の領域にアノード電極１２を得ることができる。なお、アノード電極１２のＣｕ２Ｏ層１３に乗り上げる部分の長さＬは特に限定されないが、例えば、２μｍ程度とする。なお、図３Ｅは、図４Ｂ中のＩ－Ｉ線に沿った断面を示している。
　その後、図３Ｆに示すように、ＧａＮ層１１ｂ上にパッシベーション膜１５を形成し、パッシベーション膜１５にアノード電極用の開口部１５ａを形成する。パッシベーション膜１５としては、例えばＣＶＤ法によりシリコン窒化膜を形成する。開口部１５ａの形成では、例えばフッ素系ガスを用いたドライエッチングを行う。このようにして、Ｃｕ２Ｏ層１３のアノード電極１２から露出している部分、アノード電極１２の先端部及びＧａＮ層１１ｂを覆うパッシベーション膜１５が得られる。そして、図２に示す構造が得られる。
　この製造方法では、Ｃｕ２Ｏ層１３を全面の成膜及びパターニングにより形成している。従って、ｐ型不純物を活性化させるための高温の熱処理を行う必要がなく、ｎ型のＧａＮ層１１ｂの表面の荒れを回避することができる。また、Ｃｕ２Ｏ層１３は、ＧａＮ層１１ｂに対して高い選択比でエッチングすることができるため、この点でも、ＧａＮ層１１ｂの表面を良好なものとすることができる。従って、高い信頼性及び歩留まりを確保することもできる。
　図５は、電流－電圧特性の変化に関するシミュレーションの結果を示す図である。図５には、第２の実施形態の電流－電圧特性（実線）、及び第２の実施形態からＣｕ２Ｏ層１３が除かれ、アノード電極１２の裏面全体がＧａＮ層１１ｂと接する参考例の電流－電圧特性（破線）を示してある。なお、Ｃｕ２Ｏ層１３に含まれるＣｕ２Ｏの電子親和力は３．２ｅＶとし、バンドギャップは１．９５ｅＶとした。また、Ｃｕ２Ｏ層１３の厚さは２００ｎｍ、キャリア密度は１×１０１７ｃｍ－３とした。更に、ｎ型のＧａＮ基板１１ａのキャリア濃度は１×１０１８ｃｍ－３、厚さは２μｍとし、ｎ型のＧａＮ層１１ｂのキャリア濃度は１×１０１６ｃｍ－３、厚さは１μｍとした。また、アノード電極１２の仕事関数は４．５４ｅＶとした。
　図５に示すように、参考例のブレークダウン電圧（逆方向耐圧）が３３Ｖであるのに対し、第２の実施形態のブレークダウン電圧（逆方向耐圧）は５８Ｖと高い。このシミュレーションの結果からも明らかなように、第２の実施形態によれば、高い逆方向耐圧が得られる。
　（第３の実施形態）
　次に、第３の実施形態について説明する。第３の実施形態では、複数個のＳＢＤを並列に接続する。図６Ａ～図６Ｃは、第３の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
　先ず、第２の実施形態と同様にして、図６Ａに示すように、ｎ型のＧａＮ基板２１ａ上にｎ型のＧａＮ層２１ｂを形成する。ＧａＮ基板２１ａ及びＧａＮ層２１ｂがｎ型半導体層２１に含まれる。次いで、第２の実施形態と同様にして、環状のＣｕ２Ｏ層２３を複数個形成する。その後、第２の実施形態と同様にして、ＧａＮ基板２１ａの裏面にカソード電極２４を形成する。続いて、第２の実施形態と同様にして、縁部がＣｕ２Ｏ層２３に乗り上げる複数個のアノード電極２２を形成し、更に、アノード電極２２を露出するパッシベーション膜２５を形成する。
　次いで、図６Ｂに示すように、アノード電極２２を露出し、パッシベーション膜２５を覆うポリイミド膜２６を形成する。
　その後、図６Ｃに示すように、各アノード電極２２を共通接続するアノード配線２７をポリイミド膜２６上に形成する。アノード配線２７としては、例えば厚さが２μｍ程度のＡｌ膜を形成する。
　このようなＳＢＤ（半導体装置）の実装では、例えば、カソード電極２４をＡｇペースト等によってリードフレームにダイ付けし、Ａｌワイヤ等を介してアノード配線２７をリードフレームに接続すればよい。第２の実施形態でも、アノード電極１２に接続されるアノード配線を形成すれば、同様の実装が可能である。
　（第４の実施形態）
　次に、第４の実施形態について説明する。第４の実施形態では、ＧａＮ系ＳＢＤ及びＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）を同一の基板上に形成する。図７Ａ～図７Ｌは、第４の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
　先ず、図７Ａに示すように、基板４１上に、バッファ層４２、ノンドープのｉ－ＧａＮ層４３、及びｎ型のｎ－ＡｌＧａＮ層３１を、例えばＭＯＣＶＤ法等により形成する。基板４１としては、例えば半絶縁性のＳｉＣ基板、半絶縁性Ｓｉ基板、サファイア基板等を用いることができる。バッファ層４２としては、例えば厚さが１００ｎｍ程度のＧａＮ層又はＡｌＧａＮ層を形成する。例えば、ｉ－ＧａＮ層４３の厚さは２μｍ程度とし、ｎ－ＡｌＧａＮ層３１の厚さは２０ｎｍ程度とする。
　次いで、図７Ｂに示すように、ＧａＮ系ＨＥＭＴを形成する予定の領域５１及びＧａＮ系ＳＢＤを形成する予定の領域５２を画定する素子分離領域４４を形成する。素子分離領域４４の形成では、例えばＡｒイオンをｉ－ＧａＮ層４３とｎ－ＡｌＧａＮ層３１とのヘテロ接合界面より深く注入すればよい。このようなイオン注入により、ｉ－ＧａＮ層４３の表層部に存在する２次元電子ガス（２ＤＥＧ）が分断される。
　その後、図７Ｃに示すように、第２の実施形態と同様にして、環状のＣｕ２Ｏ層３３を複数個形成する。
　続いて、図７Ｄに示すように、領域５２内にカソード電極３４を形成し、領域５１内にソース電極４５ｓ及びドレイン電極４５ｄを形成する。カソード電極３４、ソース電極４５ｓ、及びドレイン電極４５ｄは、例えばリフトオフ法により形成することができる。即ち、カソード電極３４、ソース電極４５ｓ、及びドレイン電極４５ｄを形成する領域を開口するレジストマスクを形成し、例えば厚さが１０ｎｍ程度のＴｉ膜及び厚さが３００ｎｍ程度のＡｌ膜の蒸着を行い、レジストマスクをその上のＴｉ膜及びＡｌ膜と共に除去する。そして、７００℃程度のＲＴＡを行う。このＲＴＡにより、カソード電極３４、ソース電極４５ｓ、及びドレイン電極４５ｄのオーミックが確立される。
　次いで、図７Ｅに示すように、領域５１内にゲート電極４５ｇを形成する。ゲート電極４５ｇは、例えばリフトオフ法により形成することができる。即ちゲート電極４５ｇを形成する領域を開口するレジストマスクを形成し、例えば厚さが１０ｎｍ程度のＮｉ膜及び厚さが２００ｎｍ程度のＡｕ膜の蒸着を行い、レジストマスクをその上のＮｉ膜及びＡｕ膜と共に除去する。
　その後、図７Ｆに示すように、縁部がＣｕ２Ｏ層３３に乗り上げるアノード電極３２を形成する。アノード電極３２は、例えばリフトオフ法により形成することができる。即ち、アノード電極３２を形成する領域を開口するレジストマスクを形成し、例えば厚さが３０ｎｍ程度のＴｉ膜及び厚さが２００ｎｍ程度のＡｕ膜の蒸着を行い、レジストマスクをその上のＴｉ膜及びＡｕ膜と共に除去する。
　続いて、図７Ｇに示すように、アノード電極３２、Ｃｕ２Ｏ層３３、カソード電極３４、ゲート電極４５ｇ、ソース電極４５ｓ、及びドレイン電極４５ｄを覆うパッシベーション膜３５をｎ－ＡｌＧａＮ層３１上に形成する。パッシベーション膜３５としては、例えばＣＶＤ法により厚さが４００ｎｍ程度のシリコン窒化膜を形成する。
　次いで、図７Ｈに示すように、パッシベーション膜３５にアノード電極用の複数の開口部３５ａ、カソード電極用の複数の開口部３５ｃ、ゲート電極用の複数の開口部３５ｇ、ソース電極用の複数の開口部３５ｓ、及びドレイン電極用の複数の開口部３５ｄを形成する。開口部３５ａ、３５ｃ、３５ｇ、３５ｓ、及び３５ｄの形成では、例えばフッ素系ガスを用いたドライエッチングを行う。
　その後、図７Ｉに示すように、Ａｕシード層４６をスパッタリング法により全面に形成する。続いて、アノード電極３２、カソード電極３４、ゲート電極４５ｇ、ソース電極４５ｓ、及びドレイン電極４５ｄ上の部分を露出する所定の開口部が形成されたマスク（例えばレジストマスク）１１１をＡｕシード層４６上に形成する。次いで、めっき法により厚さが１０μｍ程度のＡｕ膜４７を形成する。
　その後、図７Ｊに示すように、マスク１１１を除去し、Ａｕ膜４７から露出しているＡｕシード層４６をイオンミリング法等により除去する。この結果、アノード電極３２に接続された中継配線層４８ａ、各カソード電極３４を共通接続するカソード配線４８ｃ、各ゲート電極４５ｇを共通接続するゲート配線４８ｇ、ソース電極４５ｓに接続された中継配線層４８ｓ、及び各ドレイン電極４５ｄを共通接続するドレイン配線４８ｄが得られる。
　続いて、図７Ｋに示すように、中継配線層４８ａ及び中継配線層４８ｓを露出し、カソード配線４８ｃ、ゲート配線４８ｇ、及びドレイン配線４８ｄを覆う感光性ポリイミド膜３６をパッシベーション膜３５上に形成する。
　次いで、図７Ｌに示すように、各中継配線層４８ａを共通接続するアノード配線３７ａ、及び各中継配線層４８ｓを共通接続するソース配線３７ｓを形成する。アノード配線３７ａ及びソース配線３７ｓの形成では、例えばＡｕシード層をスパッタリング法により全面に形成し、アノード配線３７ａ及びソース配線３７ｓを形成する予定の領域を露出するマスク、例えばレジストマスクを形成し、めっき法により厚さが１０μｍ程度のＡｕ膜を形成する。そして、マスクを除去し、Ａｕ膜から露出しているＡｕシード層をイオンミリング法等により除去する。
　このようにして、ＧａＮ系ＳＢＤ及びＧａＮ系ＨＥＭＴが同一の基板上に形成された半導体装置を得ることができる。このＧａＮ系ＨＥＭＴでは、ｉ－ＧａＮ層４３が電子走行層として機能し、ｎ－ＡｌＧａＮ層３１が電子供給層として機能する。
　図８Ａに、アノード電極３２、カソード電極３４、ゲート電極４５ｇ、ソース電極４５ｓ、及びドレイン電極４５ｄのレイアウトの一例を示し、図８Ｂに、アノード配線３７ａ、カソード配線４８ｃ、ゲート配線４８ｇ、ソース配線３７ｓ、及びドレイン配線４８ｄのレイアウトの一例を示す。
　なお、図９に示すように、ＧａＮ系ＳＢＤのアノード配線３７ａ及びアノード電極３２とカソード配線４８ｃ及びカソード電極３４とが櫛歯状にレイアウトされていてもよい。
　また、ＧａＮ系ＨＥＭＴの各電極が図８Ａ中のＧａＮ系ＳＢＤの各電極のように２次元的に配列していてもよい。また、基板に貫通孔を形成し、この貫通孔を介してＧａＮ系ＨＥＭＴのドレイン配線を基板の裏面に引き回してもよい。同様に、ＧａＮ系ＳＢＤのカソード配線を裏面に引き回してもよい。更に、配線の材料として、Ａｕよりも安価なＡｌを用いてもよい。
　また、第１の実施形態～第３の実施形態において、第４の実施形態のようにカソード電極を基板の表面側に設けてもよい。
　（第５の実施形態）
　次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＳＢＤを備えたサーバ電源等の装置である。図１０は、ＧａＮ系ＳＢＤを含むＳＢＤパッケージを示す図である。図１１は、図１０に示すＳＢＤパッケージを含むＰＦＣ（power factor
correction）回路を示す図である。図１２は、図１１に示すＰＦＣ回路を含むサーバ電源を示す図である。
　図１０に示すように、ＧａＮ系ＳＢＤ７０を含むＳＢＤパッケージ８０では、ＧａＮ系ＳＢＤ７０のカソード電極が、はんだ等の実装材料８２を用いてパッケージ電極台８１に固定されている。パッケージ電極台８１にはリード８１ａが接続されている。また、ＧａＮ系ＳＢＤ７０のアノード電極は、Ａｌワイヤ８４を用いたボンディングにより、他のリード８３に接続されている。そして、これらがモールド樹脂８５により封止されている。
　ＳＢＤパッケージ８０を含むＰＦＣ回路９０では、図１１に示すように、ＧａＮ系ＳＢＤ７０のアノード電極に接続されたリード８３にチョークコイル９３の一端子及びスイッチ素子９４の一端子が接続され、カソード電極に接続されたリード８１ａにコンデンサ９５の一端子が接続される。チョークコイル９３の他端子にコンデンサ９２が接続される。そして、コンデンサ９２の他端子、スイッチ素子９４の他端子、及びコンデンサ９５の他端子が接地される。また、コンデンサ９２にはダイオードブリッジ９１を介して交流電源（ＡＣ）が接続される。また、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
　そして、図１２に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
　このようなサーバ電源１００と同様に、より信頼度の高い電源装置、例えばＤＣ－ＤＣコンバータ、ＡＣ－ＤＣコンバータ等を構築することも可能である。
　（第６の実施形態）
　次に、第６の実施形態について説明する。図１３Ａは、第６の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す平面図であり、図１３Ｂは、図１３Ａ中のＩ－Ｉ線に沿った断面図である。
　第６の実施形態では、図１３Ａ及び図１３Ｂに示すように、ｎ型のＧａＮ基板６１ａ上にｎ型のＧａＮ層６１ｂが形成されている。ｎ型半導体層６１にＧａＮ基板６１ａ及びＧａＮ層６１ｂが含まれている。ＧａＮ層６１ｂ上に、複数の円状の開口部６３ａが形成されたＣｕ２Ｏ層６３が形成されている。そして、開口部６３ａ内でＧａＮ層６１ｂにショットキー接合された凹部６２ａを備えたアノード電極６２（ショットキー電極）が、Ｃｕ２Ｏ層６３上に形成されている。アノード電極６２には、例えば、厚さが１００ｎｍ程度のＮｉ膜及び厚さが３００ｎｍ程度のＡｌ膜の積層膜が含まれている。また、ＧａＮ基板６１ａの裏面にカソード電極６４（オーミック電極）が形成されている。カソード電極６４としては、例えば厚さが１０ｎｍ程度のＴｉ膜及び厚さが３００ｎｍ程度のＡｌ膜の積層膜が形成されている。
　このように構成された第６の実施形態によっても第２の実施形態と同様の効果を得ることができる。また、アノード電極６２が全面に存在するため、アノード電極６２の形成が容易である。つまり、リフトオフ法ではマスクのパターニングが必要とされるが、このようなプロセスを省略することができる。また、その後にアノード配線を形成する場合、アノード配線の形成も容易である。
　なお、第６の実施形態において、Ｃｕ２Ｏ層６３上にシリコン窒化膜等の絶縁膜が形成されていてもよい。この場合、より高い逆方向耐圧を得ることができる。
　これらの実施形態において、ショットキーバリアダイオードのＧａＮ層の全体又は一部に代えてＡｌＧａＮ層等の他の窒化物半導体層が用いられてもよい。
　また、ｐ型の金属酸化物半導体として、Ｃｕ２Ｏの他に、Ｆｅ２Ｏ３、Ｃｏ３Ｏ４、又はＮｉＯを用いてもよい。また、これら４種から選択された２種以上を含有するｐ型金属酸化物層を用いてもよい。なお、ｐ型金属酸化物層の全体がこれらのｐ型の金属酸化物半導体から構成されている必要はない。例えば、ｐ型金属酸化物層にＣｕ２Ｏの他にＣｕＯ及びＣｕが含有されていてもよい。この場合、ｐ型の金属酸化物半導体の割合が最も高いことが好ましい。
　これらの半導体装置等によれば、ｎ型半導体層とｐ型金属酸化物層とのｐｎ接合により、逆方向耐圧を向上することができる。

Claims (20)

  1. 　ｎ型半導体層と、
    　前記ｎ型半導体層とショットキー接合したショットキー電極と、
    　前記ショットキー電極の少なくとも一部と前記ｎ型半導体層との間に位置するｐ型金属酸化物層と、
    　を有することを特徴とする半導体装置。
  2. 　前記ｐ型金属酸化物層は、平面視で、前記ショットキー電極の外周端の下方に位置することを特徴とする請求項１に記載の半導体装置。
  3. 　前記ｐ型金属酸化物層は、Ｃｕ２Ｏ、Ｆｅ２Ｏ３、Ｃｏ３Ｏ４、及びＮｉＯからなる群から選択された少なくとも一種を含むことを特徴とする請求項１に記載の半導体装置。
  4. 　前記ｎ型半導体層は、窒化物半導体を含むことを特徴とする請求項１に記載の半導体装置。
  5. 　前記ｎ型半導体層は、
    　電子走行層と、
    　前記電子走行層上方に形成された電子供給層と、
    　を有することを特徴とする請求項１に記載の半導体装置。
  6. 　基板上方に複数個の前記ショットキー電極が設けられており、
    　複数個の前記ショットキー電極を接続する配線を有することを特徴とする請求項１に記載の半導体装置。
  7. 　半導体装置を有し、
    　前記半導体装置は、
    　ｎ型半導体層と、
    　前記ｎ型半導体層とショットキー接合したショットキー電極と、
    　前記ショットキー電極の少なくとも一部と前記ｎ型半導体層との間に位置するｐ型金属酸化物層と、
    　を有することを特徴とする電源装置。
  8. 　前記ｐ型金属酸化物層は、平面視で、前記ショットキー電極の外周端の下方に位置することを特徴とする請求項７に記載の電源装置。
  9. 　前記ｐ型金属酸化物層は、Ｃｕ２Ｏ、Ｆｅ２Ｏ３、Ｃｏ３Ｏ４、及びＮｉＯからなる群から選択された少なくとも一種を含むことを特徴とする請求項７に記載の電源装置。
  10. 　前記ｎ型半導体層は、窒化物半導体を含むことを特徴とする請求項７に記載の電源装置。
  11. 　前記ｎ型半導体層は、
    　電子走行層と、
    　前記電子走行層上方に形成された電子供給層と、
    　を有することを特徴とする請求項７に記載の電源装置。
  12. 　基板上方に複数個の前記ショットキー電極が設けられており、
    　複数個の前記ショットキー電極を接続する配線を有することを特徴とする請求項７に記載の電源装置。
  13. 　ｎ型半導体層上方にｐ型金属酸化物層を局所的に形成する工程と、
    　前記ｎ型半導体層にショットキー接合するショットキー電極を、当該ショットキー電極の少なくとも一部と前記ｎ型半導体層との間に前記ｐ型金属酸化物層が位置するように形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  14. 　前記ショットキー電極を形成する工程において、前記ｐ型金属酸化物層が、平面視で、当該ショットキー電極の外周端の下方に位置するように当該ショットキー電極を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 　前記ｐ型金属酸化物層をスパッタリング法、めっき法又は化学気相成長法により形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  16. 　前記ｐ型金属酸化物層を形成する工程は、
    　金属層を形成する工程と、
    　前記金属層を熱酸化して前記ｐ型金属酸化物層に変化させる工程と、
    　を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
  17. 　前記ｐ型金属酸化物層は、Ｃｕ２Ｏ、Ｆｅ２Ｏ３、Ｃｏ３Ｏ４、及びＮｉＯからなる群から選択された少なくとも一種を含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
  18. 　前記ｎ型半導体層は、窒化物半導体を含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
  19. 　前記ｎ型半導体層は、電子走行層と、前記電子走行層上方に形成された電子供給層と、を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
  20. 　前記ショットキー電極を形成する工程において、基板上方に複数個のショットキー電極を形成し、
    　前記複数個のショットキー電極を接続する配線を形成する工程を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
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