JP2008235709A - 半導体デバイス - Google Patents

Abstract

【課題】低コスト及び簡素な構成で、窒化物化合物半導体層と基板との間の直列抵抗を低減できる半導体デバイスを提供すること。
【解決手段】半導体デバイスは、ｐ型シリコン基板１と、ｐ型シリコン基板１上に設けられ、シリコンに対してｐ型の不純物として機能する元素を含むバッファ層９と、バッファ層９上に設けられた窒化物化合物半導体層３と、窒化物化合物半導体層３上に設けられた第１の電極４と、ｐ型シリコン基板１下面に設けられた第２の電極８とを有する。
【選択図】図１

Description

本発明は、窒化物化合物半導体を使用した電子デバイスや光デバイス等の半導体デバイスに関する。

ＧａＮに代表される窒化物化合物半導体を使用した半導体デバイスとして、半導体レーザ（ＬＤ）や発光ダイオード（ＬＥＤ）といった光デバイスの研究が進められてきた。また、窒化物化合物半導体は、高い絶縁耐圧、高い熱伝導度、高い飽和電子速度を有していることから、近年では、これを用いたショットキーバリアダイオード及びパワーＭＯＳＦＥＴ等の電子デバイスの実用化が期待されている。

窒化物化合物半導体を使用した電子デバイスとしては、例えば、シリコン基板上にＧａＮ等の窒化物化合物層をエピタキシャル成長させ、窒化物化合物半導体層上に窒化物化合物層とショットキー接触するショットキー電極を設け、シリコン基板下面にオーミック電極を設けたショットキーバリアダイオードが公知である。

上記のような構造においては、通常、ＳｉとＧａとの反応を抑制するため、且つ、両者の格子定数差の影響を抑制してＳｉ上に結晶性の良好な窒化物化合物層を成長させるために、Ｓｉ基板と窒化物化合物層との間に、ＡｌＮやＡｌＧａＮ等のバッファ層を介在させている。

ＡｌＮやＡｌＧａＮ等のバッファ層を形成した場合、バッファ層の構成元素であるＡｌやＧａがエピタキシャル成長時の熱によってＳｉ基板中に拡散する。Ｓｉ基板がｎ型Ｓｉ基板である場合には、Ｓｉに対してｐ型ドーパントとして機能するＡｌ、ＧａがＳｉ基板に拡散し、ｎ型Ｓｉ基板とバッファ層の界面に低濃度のｎ型Ｓｉ領域、あるいはｐ型Ｓｉ領域が形成される。この結果、比抵抗の高いｎ^-型Ｓｉ領域、あるいは空乏層幅の広いｐｎ接合が形成されることによって高抵抗な層が形成され、半導体デバイスの直列抵抗が増大するという問題がある。

上記の問題を解決できる半導体素子として、下記の特許文献１には、ｎ型Ｓｉ基板上に形成された、Ｓｉに対してｎ型ドーパントとして機能するＰ（リン）を含むバッファ層と、バッファ層上に形成されたＧａＮ層と、ＧａＮ層上に形成されたアノード電極と、Ｓｉ基板の下面に形成されたカソード電極とを備えた半導体発光素子が記載されている。特許文献１によれば、Ｓｉに対してｐ型ドーパントとして機能するＡｌと、Ｓｉに対してｎ型ドーパントとして機能するＰとが一緒にバッファ層からＳｉ基板へと拡散することで、ドナー作用とアクセプタ作用の相殺が生じ、Ｓｉ基板の表面における反転層の形成が防止される。
特開２００３−１７９２５８号公報

上記特許文献１には、Ｐを含むバッファ層として、ＭＯＣＶＤ法によって形成されたＡｌＧａＮＩｎＮＰ層が開示されている。しかしながら、このような多種の元素からなるバッファ層をＳｉ基板上に結晶成長させるのは非常な困難を伴う。例えば、バッファ層として、ＡｌＮ層などの２種の元素からなる化合物膜を結晶成長させる場合でさえ、現状では、ＭＯＣＶＤ装置のガスバルブの開閉タイミングを秒単位で制御する必要がある。また、製造設備が複雑になるという問題もある。したがって、多種の元素からなる化合物膜の結晶成長は、量産時の製造歩留まりの向上や、製造コストの低減に対しては極めて不利である。
このようなことから、製造上の困難や製造コストの増大を伴わずにバッファ層からのＡｌやＧａの拡散に起因する直列抵抗の増大を回避できる対策が望まれている。

本発明の目的は、低コスト及び簡素な構成で、窒化物化合物半導体層と基板との間の直列抵抗を低減できる半導体デバイスを提供することを目的とする。

上記の課題を解決するための本発明の第１の態様は、ｐ型シリコン基板と、前記ｐ型シリコン基板上に設けられ、シリコンに対してｐ型の不純物として機能する元素を含むバッファ層と、前記バッファ層上に設けられた窒化物化合物半導体層と、前記窒化物化合物半導体層上に設けられた第１の電極と、前記ｐ型シリコン基板下面に設けられた第２の電極とを有することを特徴とする半導体デバイスである。

本発明の第２の態様は、前記第１の態様に係る半導体デバイスにおいて、前記元素は、Ａｌ、Ｇａ、及びＩｎから選択される少なくとも１種であること特徴とする。

本発明の第３の態様は、前記第１又は２の態様に係る半導体デバイスにおいて、前記バッファ層内には、ｎ型不純物が１×１０¹⁸／ｃｍ³以上導入されていることを特徴とする。

本発明の第４の態様は、前記第１から３のいずれかの態様に係る半導体デバイスにおいて、前記ｐ型シリコン基板は、比抵抗が０．１Ωｃｍ以下であることを特徴とする。

本発明の第５の態様は、前記第４の態様に係る半導体デバイスにおいて、前記ｐ型シリコン基板は、ｐ型不純物が導入されていることを特徴とする。

本発明によれば、半導体デバイスの基板としてｐ型シリコン基板を用いるので、バッファ層中の、シリコンに対してｐ型の不純物として機能する元素がｐ型シリコン基板へ拡散しても基板がｎ型Ｓｉではないため、基板とバッファ層との界面に低濃度のｎ型Ｓｉ領域、あるいはｐ型Ｓｉ領域が形成されることがない。したがって、製造上の困難や製造コストの増大を伴わずに不要な高抵抗な層の形成を防止することができ、半導体デバイスの直列抵抗を小さく保つことができる。

（第１の実施形態）
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明の第１実施形態に係る半導体デバイスであるショットキーバリアダイオードの製造工程を示す断面図である。

まず、図１（ａ）に示すように、ｐ型シリコン基板１を準備し、ｐ型シリコン基板１上に選択成長用マスク２を形成する。ｐ型シリコン基板１としては、比抵抗が０．１Ωｃｍ以下、好ましくは０．０１Ωｃｍ以下のｐ型導電性のシリコン基板を用いるか、あるいは、イオン注入法や熱拡散法により、Ｂ（ボロン）等のｐ型不純物を導入することで低抵抗化したｐ型シリコン基板を用いる。

選択成長用マスク２は次のような方法で形成される。
例えば、ｐ型シリコン基板１の上に、窒化シリコン（ＳｉＮ_x）、酸化シリコン（ＳｉＯ₂）等の膜をプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。ついで、その膜の上にフォトレジストのパターンを形成し、そのフォトレジストをマスクにして膜をエッチングする。これにより、パターニングされた膜を選択成長用マスク２とする。

選択成長用マスク２は、例えば図２（ａ）に示すように、直径４０μｍの円の開口部２ａを最密充填構造となるように複数、配置する。例えば、隣り合う円の開口部２ａの中心の距離を５０μｍにする。又は、図２（ｂ）に示すように、１辺が４０μｍの正方形の開口部２ａを１０μｍの間隔をおいて縦横に複数、配置する。なお、開口部２ａは、その他の形状、例えば多角形であってもよい。

選択成長用マスク２のパターン形成に用いるエッチング方法は、例えば、その構成材料が窒化シリコン膜の場合にはＣＦ₄をエッチングガスに用いる反応性イオン（ＲＩＥ）エッチングであり、また、構成材料が酸化シリコンの場合には緩衝フッ酸を用いるウェットエッチングである。
選択成長用マスク２の形成に続いて、ｐ型シリコン基板１の表面を例えば１１００℃でサーマルクリーニングする。

次に、図１（ｂ）に示すように、選択成長用マスク２の開口部２ａから露出されたｐ型シリコン基板１上に、シリコンに対してｐ型の不純物として機能するＡｌを含むＡｌＮバッファ層９と、凸状のＧａＮ膜３とを選択成長する。ＧａＮ層３は、電子デバイスのキャリア移動層となる。
なお、バッファ層として、ＡｌＮの代わりに、Ａｌ、Ｇａ、及びＩｎからなる群から選択される少なくとも１種の元素を含む窒化物化合物半導体層、例えばＡｌＧａＮ層、ＩｎＧａＮ層、ＩｎＧａＮＡｌＮ層等を形成してもよい。

ＡｌＮバッファ層９は、例えば有機金属気相成長（ＭＯＣＶＤ）法により約３ｎｍの厚さに成長される。この場合、キャリアガスに水素ガスを使用してIII族元素用のソースガスであるトリメチルアルミニウム（ＴＭＡ）を反応室（不図示）内に１４μｍｏｌ／ｍｉｎの流量で導入するとともに、Ｖ族元素用のソースガスとしてアンモニア（ＮＨ₃）を１２リットル／ｍｉｎの流量で反応室内に導入する。

ＧａＮ層３は、例えばＭＯＣＶＤ法により約１０μｍ又はそれ以上の厚さに成長される。この場合、キャリアガスに１００％の水素ガスを使用してIII族元素用のソースガスであるトリメチルガリウム（ＴＭＧ）を反応室内に５８μｍｏｌ／ｍｉｎの流量で導入するとともに、Ｖ族元素用のソースガスとしてアンモニアを１２リットル／ｍｉｎの流量で反応室内に導入する。
なお、ＡｌＮバッファ層９、ＧａＮ層３の成長時の基板温度は例えば１０５０℃に設定される。

ＡｌＮバッファ層９内にはｎ型ドーパントとしてシリコンが１×１０¹⁸／ｃｍ³の濃度で導入され、ＧａＮ層３内には、ｎ型ドーパントとしてシリコンが１×１０^1６／ｃｍ³の濃度で導入される。シリコン用ソースガスとしてシラン（ＳｉＨ₄）を用いる。

この後に、図１（ｃ）に示すように、複数形成された凸状のＧａＮ層３のそれぞれの上面にショットキー接触するショットキー電極４をリフトオフ法により形成する。即ち、シリコン基板１上にフォトレジスト（不図示）を塗布して各ＧａＮ層３を覆った後に、フォトレジストを露光、現像して、凸状のＧａＮ層３上面のそれぞれに窓を形成し、さらに、窓内とフォトレジスト上に金属膜をスパッタ法、真空蒸着法等により形成した後に、フォトレジストを除去することによりＧａＮ層３上に残った金属膜をショットキー電極４とする。

ショットキー電極４となる金属膜として、例えば厚さ１００ｎｍのプラチナ（Ｐｔ）を採用する。
ＧａＮ層３の上面が丸形の場合には、ショットキー電極４の平面形状を直径４０μｍの丸パターンとし、また、その上面が正方形の場合にはショットキー電極４の平面形状は４０μｍ角の正方形パターンとする。

続いて、図１（ｄ）に示すように、ショットキー電極４の上面を露出するとともに、ＧａＮ層３の全体を覆う絶縁膜５を形成する。即ち、絶縁膜５として、例えばＳｉＯ₂層５ａ、ＳｉＮ_x層５ｂ、ＳｉＯ₂層５ｃの３層構造の膜を採用する。

一層目のＳｉＯ₂層５ａは、ソースガスにＳｉＨ₄とＮ₂Ｏを用いてプラズマＣＶＤ法により１００ｎｍの厚さに形成される。また、二層目のＳｉＮ_x層５ｂは、ＳｉＨ₄、Ｎ₂（又はＮＨ₃）を用いて３００ｎｍの厚さに成長される。

三層目のＳｉＯ₂層５ｃの形成方法として、ＴＥＯＳ（テトラエトキシシラン）と酸素（Ｏ₂）をソースガスに用いてプラズマＣＶＤにより形成する方法、又は、ＴＥＯＳとオゾン（Ｏ₃）をソースガスに用いて熱ＣＶＤにより形成する方法のいずれかが採用され、これにより凸状のＧａＮ層３の相互間の凹部を全て埋め込む。

そのような絶縁膜５の上面は、成膜後に化学機械的研磨（ＣＭＰ）法により平坦化される。この場合、二層目のＳｉＮ_x層５ｂはエッチストップ層として機能して三層目のＳｉＯ₂層５ｃが研磨される。ＣＭＰに使用されるスラリーとしてコロイダルシリカ若しくはセリアをベースとしたものを使用して、ＳｉＮ_x層５ｂの一部が露出するまで平坦化する。

この後に、フォトレジストを使用するフォトリソグラフィー法によりショットキー電極４の上にある二層目のＳｉＮ_x層５ｂと一層目のＳｉＯ₂層５ａをエッチングして開口部７を形成する。
ＳｉＮ_x層５ｂは、エッチングガスとしてＣＦ₄を使用してＲＩＥ法によりエッチングされる。また、ＳｉＯ₂層５ａは緩衝フッ酸によりエッチングされる。

この後に、図１（ｅ）に示すように、ショットキー電極４同士を接続する上部配線６を絶縁膜５上と開口部７内に形成する。上部配線６は、例えばアルミニウム（Ａｌ）膜をスパッタ法、真空蒸着法等により３μｍの厚さに形成する。Ａｌ膜をパターニングする場合には、配線形状のフォトレジストパターンをＡｌ膜上に作成した状態で、ウェットエッチングでＡｌ膜のパターンを形成する。ウェットエッチング液としては、リン酸、硝酸、酢酸、水を１６：１：２：１に混ぜた液が用いられる。

その後に、Ａｌ／Ｔｉ／Ｎｉ／Ａｕの四層構造からなる下部電極８をｐ型シリコン基板１の下面に形成する。この場合、まずｐ型シリコン基板１の下面に、スパッタ法、真空蒸着法等によりＡｌ膜を形成し、６００℃、１分間の条件で熱処理を行う。
この熱処理により、ＡｌとＳｉとが反応してＡｌ膜／Ｓｉ基板界面にアルミニウムシリサイドが形成されるとともに、ＡｌがＳｉ基板側へ拡散してｐ型不純物濃度のより高い領域が界面に形成されるので、Ａｌ膜とｐ型シリコン基板１との接触抵抗が低減され、オーミック接触が可能となる。
その後、Ａｌ膜上にＴｉ／Ｎｉ／Ａｕを蒸着により形成し、積層構造の下部電極８が形成される。
電極を構成するＡｌ層、Ｔｉ層、Ｎｉ層、Ａｕ層の厚さは、例えば、それぞれ１００ｎｍ、２０ｎｍ、７００ｎｍ、２０ｎｍである。

以上により、複数のショットキーバリアダイオードを並列に接続してなるパワー半導体素子が形成される。
このパワー半導体素子では、ｐ型シリコン基板１を採用しているので、ｐ型シリコン基板１上に設けられたＡｌＮバッファ層９からシリコンに対してｐ型の不純物として機能するＡｌが拡散しても基板がｎ型Ｓｉではないため、基板１とＡｌＮバッファ層９との界面に低濃度のｎ型Ｓｉ領域、あるいはｐ型Ｓｉ領域が形成されることがない。したがって、製造上の困難や製造コストの増大を伴わずに不要な高抵抗な層の形成を防止することができ、半導体デバイスの直列抵抗を小さく保つことができる。

ｐ型シリコン基板１は、比抵抗が０．１Ωｃｍ以下のｐ型導電性のシリコン基板、又は、ｐ型不純物を導入されることで低抵抗化したｐ型シリコン基板であり、その上に形成されるＡｌバッファ層９にはｎ型不純物が高濃度にドープされているので、両者のｐｎ接合によって空乏層が形成されても、その空乏層幅は増大せず、電流は問題なく流れる。

さらに、本実施形態のショットキーバリアダイオードのｎ型ＧａＮ層３は、平面の縦横が４０μｍ×４０μｍの広さの素子単位毎に１０μｍ以上の厚さで選択成長法により形成された構造を採用しているので、クラックが発生し難く結晶性の良いＧａＮ層３を形成することができる。これにより、ＧａＮ層３に形成されるショットキーバリアダイオードの耐圧を例えば１２００Ｖ程度にすることが可能である。

次に、本発明の効果を確認した実験結果について説明する。
（１）ｐ型基板を用いたサンプルの作製：
比抵抗がそれぞれ０．０１Ωｃｍ、０．１Ωｃｍ、１Ωｃｍのｐ型シリコン基板を用いて、図１（ｅ）に示すショットキーバリアダイオードを作製した。

（２）ｎ型基板を用いたサンプルの作製
比抵抗０．０１Ωｃｍのｎ型シリコン基板を用い、下部電極としてＴｉ／Ｎｉ／Ａｕの三層構造の電極を形成した以外は、サンプルＡ〜Ｃと同様にしてショットキーバリアダイオードを作製した。
各サンプルのショットキーバリアダイオードのキャリア濃度と直列抵抗の測定結果を表１及び図３のグラフに示す。

比抵抗が０．０１Ωｃｍのｐ型シリコン基板を用いた場合の直列抵抗が０．２９Ωｃｍ^２であったのに対し、比抵抗が０．０１Ωｃｍのｎ型シリコン基板を用いたサンプルＤの直列抵抗は２．４Ωｃｍ^２であり、本発明の効果を確認することができた。

（第２の実施の形態）
図４〜図６は、本発明の第２実施形態に係る半導体デバイスとして縦型のパワーＭＯＳＦＥＴを示す断面図である。なお、図４〜図６において、図１と同じ符号は同じ要素を示している。

図４（ａ）において、ｐ型シリコン基板１上には選択成長マスク２を使用して厚さ１０μｍのｎ型ＧａＮ層３ａとｐ型ＧａＮ層３ｂとｎ⁺型ＧａＮ層３ｃが複数箇所に凸状に選択成長されている。ｎ型ＧａＮ層３ａにはＳｉが１×１０¹⁶ｃｍ^-3の濃度にドーピングされ、ｐ型ＧａＮ層３ｂにはマグネシウム（Ｍｇ）が５×１０¹⁶ｃｍ^-3の濃度にドーピングされ、ｎ⁺型ＧａＮ層３ｃにはＳｉが３×１０¹⁸ｃｍ^-3の濃度にドーピングされている。

その選択成長方法は第１実施形態と同様であり、凸状のｎ型ＧａＮ層３ａの表面ではその上面だけでなく側面にもｐ型ＧａＮ層３ｂ、ｎ⁺型ＧａＮ層３ｃが成長するが、その側面上のｐ型ＧａＮ層３ｂとｎ+型ＧａＮ層３ｃはマスクを使用してエッチングにより除去される。

次に、図４（ｂ）に示すように、ｐ型シリコン基板１上において、ｎ型ＧａＮ層３ａ、ｐ型ＧａＮ層３ｂ、ｎ⁺型ＧａＮ層３ｃからなる凸部の相互間をＳｉＯ₂の第１の絶縁膜２１で埋め込む。ＳｉＯ₂は、例えばＴＥＯＳとＯ₂をソースガスに用いてプラズマＣＶＤにより形成する方法、又は、ＴＥＯＳとＯ₃をソースガスに用いてプラズマＣＶＤにより形成する方法のいずれかの方法で成長される。続いて、ｎ⁺型ＧａＮ層３ｃの頂上部の高さとほぼ同じになるように、第１の絶縁膜２１をＣＭＰ法で研磨して平坦化する。

さらに、第１の絶縁膜２１とｎ⁺型ＧａＮ層３ｃの上に、第２の絶縁膜２２を１００ｎｍの厚さに成膜する（成膜方法は問わない）。続いて、フォトリソグラフィー法と緩衝弗酸を用いて、ｎ⁺型ＧａＮ層３ｃの上面の形状に合わせて、その上面の中心に円形、四角等の孔のパターン２２ａを形成する。直径４０μｍの円形のパターンを採用する場合には孔のパターン２２の直径を３０μmで開け、また、４０μｍ角の正方形のパターンを採用する場合には正方形の孔のパターン２２を３０μｍ角で開ける。

レジストを除去した後に、図４（ｃ）に示すように、第２の絶縁膜２２をマスクに使用して塩素系ＩＣＰ−ＲＩＥによりｎ⁺型ＧａＮ層３ｃをエッチングしてｐ型ＧａＮ層３ｂの上面を露出させる。そのエッチング条件は、例えば、ＩＣＰのパワーが１７０Ｗ、バイアスパワーが５０Ｗ、塩素流量が７ｓｃｃｍ、圧力が０．６Ｔｏｒｒ、基板温度５０℃となるように設定される。

次に、図４（ｄ）に示すように、ＳｉＯ₂からなる第１、第２の絶縁膜２１，２２は、ｐ型ＧａＮ層３ｂが露出する深さよりもさらに５００ｎｍ深くなるまでエッチングされる。

続いて、図５（ａ）に示すように、ゲート酸化膜２３となるＳｉＯ₂を５０ｎｍの厚さに成膜する。その成膜方法は、ＰＣＶＤでも熱ＣＶＤでもよい。また、原料ガスは、ＳｉＨ₄とＮ₂Ｏの組み合わせでもよいし、ＴＥＯＳとＯ₂若しくはＯ₃の組み合わせであってもよい。
次に、図５（ｂ）に示すように、リフトオフ法により、ｐ型ＧａＮ層３ｂの側面上にゲート酸化膜２３を介してゲート電極２４を形成する。

さらに、図５（ｃ）に示すように、ゲート酸化膜２３のうち、ｎ⁺型ＧａＮ層３ｃ及びｐ型ＧａＮ層３ｂの頂上部の上のオーミック接触領域をエッチングにより除去する。そのエッチングの際には他の領域がレジストパターン（不図示）により覆われる。続いて、リフトオフ法により、ｎ⁺型ＧａＮ層３ｃ及びｐ型ＧａＮ層３ｂの頂上部にオーミック接触するソース電極２５を形成する。ソース電極２５として、Ｔｉ（３０ｎｍ）／Ａｌ（５００ｎｍ）の積層構造を採用する。

次に、図５（ｄ）に示すように、複数のゲート電極２４の間を連結するためのアルミニウムの第１の配線２６を第１の絶縁膜２１上に形成する。
続いて、図６（ａ）に示すように、複数箇所のゲート電極２４、第１の配線２６及びソース電極２５を覆う第３の絶縁膜２７を形成する。第３の絶縁膜２７として、例えば第１の絶縁膜２１と同じ方法によりＳｉＯ₂が成長される。

さらに、図６（ｂ）に示すように、フォトレジストと緩衝弗酸を使用するフォトリソグラフィー法により第３の絶縁膜２７をパターニングして、複数のソース電極２５上面を露出する開口部２７ａを形成する。
次に、図６（ｃ）に示すように、開口部２７ａ内と第３の絶縁膜２７上にソース電極２５を連結する第２の配線２８を形成する。

この後に、図６（ｄ）に示すように、Ｓｉ基板１の裏面にＡｌ（１００ｎｍ）／Ｔｉ（２０ｎｍ）／Ｎｉ（７００ｎｍ）／Ａｕ（２０ｎｍ）からなるドレイン電極層２９を形成する。

以上のような構成の縦型のパワーＭＯＳＦＥＴは、ゲート電極２４に所定の電圧を印可することにより、ｐ型ＧａＮ層３ｂに空乏層、反転層が形成され、その反転層を通してｎ型ＧａＮ層３ａとｎ⁺型ＧａＮ層３ｃの間にキャリアが流れる。
このようなパワーＭＯＳＦＥＴにおいても、第１実施形態と同様に、ｐ型シリコン基板１を採用しているので、製造上の困難や製造コストの増大を伴わずに不要な高抵抗な層の形成を防止することができ、半導体デバイスの直列抵抗を小さく保つことができる。

なお、第１、第２の実施形態において、凸状のＧａＮ層３、３ａ〜３ｃの代わりに他のIII-Ｖ族窒化物化合物半導体層を形成してもよい。また、凸状のIII-Ｖ族窒化物化合物半導体層に形成される素子としては、ＩＧＢＴ、ヘテロ接合ＦＥＴであってもよい。
また、第１、第２の実施形態においては、電子デバイスであるショットキーバリアダイオード及び縦型ＭＯＳＦＥＴについて説明したが、本発明は、発光ダイオード及び半導体レーザ等の光デバイスにも適用可能である。

図１は、本発明の第１実施形態に係るパワー半導体素子の製造工程を示す断面図である。 図２は、本発明の第１実施形態に係るパワー半導体素子の製造工程に使用される選択成長マスクを示す平面図である。 図３は、基板のキャリア濃度と直列抵抗との関係を示すグラフである。 図４は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その１）である。 図５は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その２）である。 図６は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その３）である。

符号の説明

１：ｐ型シリコン基板
２：選択成長マスク
３：ＧａＮ層（キャリア層）
４：ショットキー電極
５：絶縁膜
６：上部配線
７：開口部
８：下部電極
９：ＡｌＮバッファ層
２１、２２、２７：絶縁膜
２３：ゲート酸化膜
２４：ゲート電極
２５：ソース電極
２６、２８：配線
２９：ドレイン電極層

Claims (5)

1. ｐ型シリコン基板と、
   前記ｐ型シリコン基板上に設けられ、シリコンに対してｐ型の不純物として機能する元素を含むバッファ層と、
   前記バッファ層上に設けられた窒化物化合物半導体層と、
   前記窒化物化合物半導体層上に設けられた第１の電極と、
   前記ｐ型シリコン基板下面に設けられた第２の電極と
   を有することを特徴とする半導体デバイス。
2. 前記元素は、Ａｌ、Ｇａ、及びＩｎから選択される少なくとも１種であること特徴とする請求項１に記載の半導体デバイス。
3. 前記バッファ層内には、ｎ型不純物が１×１０¹⁸／ｃｍ³以上導入されていることを特徴とする請求項１又は２に記載の半導体デバイス。
4. 前記ｐ型シリコン基板は、比抵抗が０．１Ωｃｍ以下であることを特徴とする請求項請求項１から３のいずれか１項に記載の半導体デバイス。
5. 前記ｐ型シリコン基板は、ｐ型不純物が導入されていることを特徴とする請求項４に記載の半導体素子。

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