JP4413942B2 - 縦型半導体素子及びその製造方法 - Google Patents

Description

本発明は、窒化物化合物半導体を使用した縦型半導体素子及びその製造方法に関する。

ＧａＮに代表される窒化物化合物半導体は、シリコンに比べて絶縁破壊電圧が高く、良好な電子輸送性及び熱伝導度を有していることから、パワー半導体素子への適用が期待されている。

窒化物化合物半導体を利用したパワー半導体素子として、下記の特許文献１には、サファイア基板上にＧａＮバッファ層を介して順に形成されたｎ⁺型ＧａＮ層、ｎ型ＧａＮ層と、ｎ型ＧａＮ層をパターニングして形成された凸部と、その凸部の左右側部に成長されたＡｌＧａＮ層とを有し、さらに、ＡｌＧａＮ層とｎ型ＧａＮ層のヘテロ接合領域に二次元電子ガスを生成する構造を有するショットキーバリアダイオードが記載されている。この場合、アノード電極は凸部に接続され、また、カソード電極は凸部の側方にある平坦なｎ⁺型ＧａＮ層上に形成されている。

また、特許文献２には、シリコンからなる基板の上にＡｌＮ層とＧａＮ層を交互に複数層積層したバッファ層を形成し、その上にＧａＮ層を形成し、さらにＧａＮ層上にショットキー接合する電極を形成した構造を有するショットキーバリアダイオードが記載されている。

さらに、特許文献３には、所定のキャリア濃度を有するＧａＮ基板上に、５μｍ以上１０００μｍ以下のＧａＮエピタキシャル膜を備えたエピタキシャル基板が記載されている。
また、特許文献４には、導電性を有するＧａＮ基板と、ＧａＮ基板上に設けられたＧａＮ領域と、ＧａＮ領域にショットキー接合をなすショットキー電極とを備えた半導体素子が開示されている。
特開２００４−０３１８９６号公報 特開２００３−６０２１２号公報 特開２００６−１００８０１号公報 特開２００６−３１０４０８号公報

上記特許文献１に記載のショットキーバリアダイオードによれば、二次元電子ガスによりオン抵抗（通電時の直列抵抗）は低くなるが、電流が横方向に流れる横型デバイスであるために、素子面積が大きくなる。しかも、アノード電極とカソード電極の距離を広げれば耐圧を確保できるが、オン抵抗が増大することになる。

したがって、ショットキーバリアダイオードにおいて高い耐圧と低いオン抵抗とを両立させるためには、ショットキー電極とオーミック電極を実質的に縦方向に配置し、電流が縦方向に流れる縦型デバイスの採用が望ましいが、サファイア基板は絶縁性のため縦型デバイスには適用できない。

これに対し、上記特許文献２に記載されたショットキーバリアダイオードは、シリコン基板を用いた縦型デバイスであるが、以下のような課題がある。
（１）シリコン基板とＧａＮ層との間にＡｌＮ層を含むバッファ層が存在することから、電流流路に、バンドギャップの大きい半導体層が存在することになり、直列抵抗が大きくなってしまうという問題がある。このような問題を回避するためには、バッファ層を薄くすることが考えられるが、ＡｌＮやＡｌＧａＮが絶縁体に近いワイドギャップバンド半導体であるため、バッファ層を薄くしても低抵抗化には限界がある。
（２）例えば、電気自動車向けに１２００Ｖ耐圧の高耐圧デバイスを形成するには、キャリア移動層であるＧａＮ層は１０μｍ程度が必要であるが、特許文献２に記載のＧａＮ層の厚さは、バッファ層を含めても８５０ｎｍであり、耐圧を向上させるには不十分である。
（３）ＧａＮ層を単純に厚く形成すれば、オン抵抗を上げることなく、耐圧を増大させることができると考えられるが、ＧａＮ及びシリコンの熱膨張係数及び格子定数に差があることから、シリコン基板上へ結晶欠陥の少ない厚いＧａＮ層を成長させることは困難であり、ＧａＮ層にクラックが発生したりシリコン基板の反りや割れが発生したりして、デバイス特性の劣化や歩留まりの低下の原因となる。

上記（２）及び（３）の課題に対し、上記特許文献３及び４では、導電性のＧａＮ基板を採用することで、縦方向通電が可能であり、且つ、結晶欠陥の少ない厚膜のＧａＮ層のエピタキシャル成長が可能であるが、ＧａＮ基板そのものがシリコン基板等と比較して非常に高価であり、工業製品として実用的ではない。

本発明の第１の目的は、低オン抵抗の縦型半導体素子及その製造方法を提供することを目的とする。
本発明の第２の目的は、低コストで高耐圧と低オン抵抗とを両立する縦型半導体素子及びその製造方法を提供することを目的とする。

上記の課題を解決するための本発明の第１の態様は、導電性基板と、前記導電性基板表面の一部が露出するように、前記導電性基板上に形成された窒化物化合物半導体層と、前記導電性基板と前記窒化物化合物半導体層との間に形成されたバッファ層と、前記窒化物化合物半導体層上に形成された第１の電極と、前記導電性基板の下面に形成された第２の電極と、前記導電性基板表面の露出部の少なくとも一部と、前記窒化物化合物半導体層の前記バッファ層側下部に形成された、不純物が１×１０ ^１８ ｃｍ ^−３ 以上導入された高濃度不純物ドープ層とを電気的に接続し、前記第１の電極と前記第２の電極との間で縦方向に流れる電流の少なくとも一部を通過させるバイパス部とを有することを特徴とする縦型半導体素子である。

本発明の第２の態様は、前記第１の態様に係る縦型半導体素子において、前記窒化物化合物半導体層は、前記導電性基板上に選択成長された凸状の窒化物化合物半導体層であることを特徴とする。

本発明の第３の態様は、前記第１又は第２の態様に係る縦型半導体素子において、前記バイパス部は、前記窒化物化合物半導体層と前記導電性基板の両方に対してオーミック接触する材料からなることを特徴とする。

本発明の第４の態様は、前記第１から第３のいずれかの態様に係る縦型半導体素子において、前記窒化物化合物半導体層は、５μｍ以上の厚さを有していることを特徴とする。

本発明の第５の態様は、前記第４の態様に係る縦型半導体素子において、前記バイパス部は、前記窒化物化合物半導体層のうち、前記高濃度不純物ドープ層とのみ電気的に接触していること特徴とする。

本発明の第６の態様は、前記第１から第５のいずれかの態様に係る縦型半導体素子において、前記導電性基板はｎ型シリコン基板であり、前記窒化物化合物半導体層はｎ型ＧａＮ層であり、前記バイパス部はＴｉ／Ａｌ層であることを特徴とする。

本発明の第７の態様は、前記第６の態様に係る縦型半導体素子において、前記ｎ型シリコン基板は、比抵抗が０．１Ωｃｍ以下であることを特徴とする。

本発明の第８の態様は、前記第６又は第７の態様に係る縦型半導体素子において、前記ｎ型シリコン基板は、ｎ型不純物が１×１０^１７ｃｍ^−３以上導入されていることを特徴とする。

本発明の第９の態様は、前記第１から第８のいずれかの態様に係る縦型半導体素子に
おいて、前記バッファ層は、ＡｌＮ層又はＡｌＧａＮ層であることを特徴とする。

本発明の第１０の態様は、導電性基板上に、前記導電性基板の少なくとも一部が露出するようにバッファ層と窒化物化合物半導体層を形成する工程と、前記導電性基板表面の露出部の少なくとも一部と、前記窒化物化合物半導体層の前記バッファ層側下部に形成された、不純物が１×１０ ^１８ ｃｍ ^−３ 以上導入された高濃度不純物ドープ層とを電気的に接続するバイパス部を形成する工程と、前記窒化物化合物半導体層上に第１の電極を形成する工程と、前記導電性半導体の下面に第２の電極を形成する工程とを有することを特徴とする縦型半導体素子の製造方法である。

本発明の第１１の態様は、前記第１０の態様に係る縦型半導体素子の製造方法において、前記バイパス部を、前記窒化物化合物半導体層と前記導電性基板の両方に対してオーミック接触する材料により形成することを特徴とする。

本発明の第１２の態様は、前記第１０又は第１１の態様に係る縦型半導体素子の製造方法において、前記バッファ層及び窒化物化合物半導体を形成する工程は、前記導電性基板上に、複数の開口部を有する選択成長用マスクを形成する工程と、前記選択成長用マスクの前記複数の開口部から露出した前記導電性基板上に、バッファ層と窒化物化合物半導体層を選択成長させ、複数の凸状窒化物化合物半導体層を形成する工程と、前記選択成長用マスクを前記導電性基板から除去する工程とを有し、前記バイパス部を形成する工程は、前記導電性基板上全面に、前記窒化物化合物半導体層と前記基板の両方に対してオーミック接触する材料からなる導電層を形成する工程と、前記導電層を覆い、且つ、前記複数の凸状窒化物化合物半導体層の相互間凹部を埋めるレジスト膜を形成する工程と、前記複数の凸状窒化物化合物半導体層の相互間凹部に所定高さのレジスト膜が残るように、前記レジスト膜をエッチバックする工程と、エッチバック後に残った前記レジスト膜に覆われていない部分の前記導電層をエッチングする工程とを有することを特徴とする。

本発明の第１３の態様は、前記第１０から第１２のいずれかの態様に係る縦型半導体素子の製造方法において、前記窒化物化合物半導体層を、５μｍ以上の厚さで形成することを特徴とする。

本発明の第１４の態様は、前記第１０から第１３のいずれかの態様に係る縦型半導体素子の製造方法において、前記基板はｎ型シリコン基板であり、前記窒化物化合物半導体層はｎ型ＧａＮ層であり、前記バイパス部はＴｉ／Ａｌ層であることを特徴とする。

本発明の第１の態様によれば、導電性基板表面の露出部の少なくとも一部と、キャリア移動層である窒化物化合物半導体層側面の少なくとも一部とを電気的に接続し、前記第１の電極と前記第２の電極との間で縦方向に流れる電流の少なくとも一部を通過させるバイパス部が存在するので、電流の少なくとも一部が、窒化物化合物層上の第１の電極から窒化物化合物半導体層、バイパス部、導電性基板を経て、基板下面の第２の電極へ流れるようになり、バッファ層を通る電流の量を減少させることができる。したがって、ワイドバンドギャップ半導体であるバッファ層が存在する縦型半導体素子において、オン抵抗の低減が可能となる。

また、本発明の第２の態様によれば、導電性基板上に凸状に選択成長された窒化物化合物半導体層をキャリア移動層として半導体素子を構成している。すなわち、基板上の狭い領域で窒化物化合物半導体層が孤立して形成されることにより、基板と窒化物化合物半導体層の熱膨張率や格子定数に差がある場合にも、それらの影響を抑えることができ、凸状の窒化物化合物半導体層にクラックが生じることを防止して、窒化物化合物半導体層を厚く形成することができる。したがって、基板として安価なシリコン基板等を利用することが可能となり、高耐圧と低オン抵抗とを両立した半導体素子を安価に普及させることができる。

（第１の実施の形態）
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１及び図２は、本発明の第１実施形態に係る縦型半導体素子であるショットキーバリアダイオードの製造工程を示す断面図である。

まず、図１（ａ）に示すように、シリコン基板１を準備し、シリコン基板１の（１１１）又は（００１）面上に選択成長用マスク２を形成する。シリコン基板１としては、比抵抗が０．１Ωｃｍ以下、好ましくは０．０１Ωｃｍ以下のｎ型導電性のシリコン基板を用いるか、あるいは、イオン注入法や熱拡散法により、Ｐ、Ａｓ、Ｓｂ等のｎ型不純物を１×１０^１７ｃｍ^−３以上導入することで低抵抗化したシリコン基板を用いる。

選択成長用マスク２は次のような方法で形成される。
例えば、シリコン基板１の上に、窒化シリコン（ＳｉＮ_x）、酸化シリコン（ＳｉＯ₂）等の膜をプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。ついで、その膜の上にフォトレジストのパターンを形成し、そのフォトレジストをマスクにして膜をエッチングする。これにより、パターニングされた膜を選択成長用マスク２とする。

選択成長用マスク２は、例えば図３（ａ）に示すように、直径４０μｍの円の開口部２ａを最密充填構造となるように複数、配置する。例えば、隣り合う円の開口部２ａの中心の距離を５０μｍにする。又は、図３（ｂ）に示すように、１辺が４０μｍの正方形の開口部２ａを１０μｍの間隔をおいて縦横に複数、配置する。なお、開口部２ａは、その他の形状、例えば多角形であってもよい。

選択成長用マスク２のパターン形成に用いるエッチング方法は、例えば、その構成材料が窒化シリコン膜の場合にはＣＦ₄をエッチングガスに用いる反応性イオン（ＲＩＥ）エッチングであり、また、構成材料が酸化シリコンの場合には緩衝フッ酸を用いるウェットエッチングである。
選択成長用マスク２の形成に続いて、シリコン基板１の表面を例えば１１００℃でサーマルクリーニングする。

次に、図１（ｂ）に示すように、選択成長用マスク２の開口部２ａから露出されたシリコン基板１の（１１１）又は（００１）面の上にＡｌＮバッファ層３と凸状のＧａＮ膜４を選択成長する。ＧａＮ層４は、電子デバイスのキャリア移動層となり、ｎ型不純物が高濃度にドープされたｎ^＋型ＧａＮ層４ａと、ｎ型不純物が低濃度にドープされたｎ⁻型ＧａＮ層４ｂとで構成される。

ＡｌＮバッファ層３は、例えば有機金属気相成長（ＭＯＣＶＤ）法により約３ｎｍの厚さに成長される。この場合、キャリアガスに水素ガスを使用してIII族元素用のソースガスであるトリメチルアルミニウム（ＴＭＡ）を反応室（不図示）内に１４μｍｏｌ／ｍｉｎの流量で導入するとともに、Ｖ族元素用のソースガスとしてアンモニア（ＮＨ₃）を１２リットル／ｍｉｎの流量で反応室内に導入する。

ＡｌＮバッファ層３内にはｎ型ドーパントとしてシリコンが１×１０¹⁸／ｃｍ³の濃度で導入される。シリコン用ソースガスとしてはシラン（ＳｉＨ₄）を用いることができる。
なお、バッファ層として、ＡｌＮ層の代わりにＡｌＧａＮ層を形成してもよい。

ＧａＮ層４は、例えばＭＯＣＶＤ法により以下のように形成される。即ち、キャリアガスに１００％の水素ガスを使用してIII族元素用のソースガスであるトリメチルガリウム（ＴＭＧ）と、Ｖ族元素用のソースガスとしてアンモニアと、ｎ型不純物としてのＳｉのソースガスであるシラン（ＳｉＨ₄）とを反応室内に導入し、１×１０^１８ｃｍ^−３以上、例えば５×１０^１８ｃｍ^−３の高不純物濃度のｎ^＋型ＧａＮ層４ａを厚さ１μｍに成長させる。
この際の各ソースガスの流量は、例えば、トリメチルガリウムが５８μｍｏｌ／ｍｉｎであり、アンモニアが１２リットル／ｍｉｎであり、シラン（ＳｉＨ₄）は９．０ｎｍｏｌ／ｍｉｎである。

さらに連続して、例えば、トリメチルガリウムと、アンモニアと、シラン（ＳｉＨ₄）とを、それぞれガス流量は５８μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎ、及び０．０１８ｎｍｏｌ／ｍｉｎ反応室に導入し、１×１０^１６ｃｍ^−３程度のｎ⁻型ＧａＮ層４ｂを厚さ５μｍ以上に、例えば１０μｍに成長させる。

なお、ＡｌＮバッファ層３、ＧａＮ層４の成長時の基板温度は例えば１０５０℃に設定される。

次に、図１（ｃ）に示すように、選択成長用マスク２を除去する。具体的には、フッ酸や緩衝フッ酸によって選択マスク２を除去する。

次に、図１（ｄ）に示すように、シリコン基板１上全面に、Ｔｉ（２５ｎｍ）／Ａｌ（５００ｎｍ）の積層構造である導電層５を、スパッタ法、真空蒸着法等により形成する。

次いで、複数形成された凸状のＧａＮ層４の相互間の凹部を埋めるように、導電層５上にレジスト６を塗布した後、レジスト６をプリベークして硬化させる。

次に、図１（ｅ）に示すように、酸素系アッシング装置、酸素系ＲＩＥ装置によりレジスト６をエッチバックする。エッチバックの終了点は、ｎ^＋型ＧａＮ層４ａとｎ⁻型ＧａＮ層４ｂとの界面、すなわちシリコン基板１表面から約１μｍの高さとする。

次に、図２（ａ）に示すように、例えば緩衝フッ酸を用いて、導電層５をエッチングし、レジスト６に覆われていない部分の導電層５を除去する。これにより、ＧａＮ層４側面とシリコン基板１表面とを電気的に接続するバイパス電極（バイパス部）５’が形成される。
シリコン基板１及びｎ＋型ＧａＮ層４ａは共に高濃度のｎ型不純物がドープされているので、バイパス電極５’とシリコン基板１との間の接触抵抗、及び、バイパス電極５’とｎ＋型ＧａＮ層４ａとの間の接触抵抗が低減され、Ｔｉ／Ａｌ層からなるバイパス電極５’とのオーミック接触が可能である。

なお、バイパス電極５’は、ＧａＮ層４側面のうち少なくともｎ^＋型ＧａＮ層４ａ側面の一部と接触するよう形成されればよいが、バイパス電極５’とＧａＮ層４との接触抵抗を低減する観点からは、接触範囲が広い方が好ましい。一方で、バイパス電極５’がｎ^＋型ＧａＮ層４ａだけでなくｎ⁻型ＧａＮ層４ｂとも接触すると、実効的なキャリア移動層が薄くなってしまい、耐圧が確保できなくなる。したがって、バイパス電極５’は、ｎ^＋型ＧａＮ層４ａとのみ接触する構成が好ましい。

次に、図２（ｂ）に示すように、凸状のＧａＮ層４の相互間凹部に残ったレジスト６を除去した後、複数形成された凸状のＧａＮ層４のそれぞれの上面にショットキー接触するショットキー電極７をリフトオフ法により形成する。即ち、シリコン基板１上にフォトレジスト（不図示）を塗布して各ＧａＮ層４を覆った後に、フォトレジストを露光、現像して、凸状のＧａＮ層４上面のそれぞれに窓を形成し、さらに、窓内とフォトレジスト上に金属膜をスパッタ法、真空蒸着法等により形成した後に、フォトレジストを除去することによりＧａＮ層４上に残った金属膜をショットキー電極７とする。

ショットキー電極７となる金属膜として、例えば厚さ１００ｎｍのプラチナ（Ｐｔ）を採用する。
ＧａＮ層４の上面が丸形の場合には、ショットキー電極７の平面形状を直径４０μｍの丸パターンとし、また、その上面が正方形の場合にはショットキー電極７の平面形状は４０μｍ角の正方形パターンとする。

続いて、図２（ｃ）に示すように、ショットキー電極７の上面を露出するとともに、ＧａＮ層４の全体を覆う絶縁膜８を形成する。即ち、絶縁膜８として、例えばＳｉＯ₂層８ａ、ＳｉＮ_x層８ｂ、ＳｉＯ₂層８ｃの３層構造の膜を採用する。

一層目のＳｉＯ₂層８ａは、ソースガスにＳｉＨ₄とＮ₂Ｏを用いてプラズマＣＶＤ法により１００ｎｍの厚さに形成される。また、二層目のＳｉＮ_x層８ｂは、ＳｉＨ₄、Ｎ₂（又はＮＨ₃）を用いて３００ｎｍの厚さに成長される。

三層目のＳｉＯ₂層８ｃの形成方法として、ＴＥＯＳ（テトラエトキシシラン）と酸素（Ｏ₂）をソースガスに用いてプラズマＣＶＤにより形成する方法、又は、ＴＥＯＳとオゾン（Ｏ₃）をソースガスに用いてプラズマＣＶＤにより形成する方法のいずれかが採用され、これにより凸状のＧａＮ層４の相互間の凹部を全て埋め込む。

そのような絶縁膜８の上面は、成膜後に化学機械的研磨（ＣＭＰ）法により平坦化される。この場合、二層目のＳｉＮ_x層８ｂはエッチングストップ層として機能して三層目のＳｉＯ₂層８ｃが研磨される。ＣＭＰに使用されるスラリーとしてコロイダルシリカ若しくはセリアをベースとしたものを使用して、ＳｉＮ_x層８ｂの一部が露出するまで平坦化する。

この後に、フォトレジストを使用するフォトリソグラフィー法によりショットキー電極７の上にある二層目のＳｉＮ_x層８ｂと一層目のＳｉＯ₂層８ａをエッチングして開口部９を形成する。
ＳｉＮ_x層８ｂは、エッチングガスとしてＣＦ₄を使用してＲＩＥ法によりエッチングされる。また、ＳｉＯ₂層８ａは緩衝フッ酸によりエッチングされる。

この後に、図２（ｄ）に示すように、ショットキー電極７同士を接続する上部配線１０を絶縁膜８上と開口部９内に形成する。上部配線１０は、例えばアルミニウム（Ａｌ）膜をスパッタ法、真空蒸着法等により３μｍの厚さに形成する。Ａｌ膜をパターニングする場合には、配線形状のフォトレジストパターンをＡｌ膜上に作成した状態で、ウェットエッチングでＡｌ膜のパターンを形成する。ウェットエッチング液としては、リン酸、硝酸、酢酸、水を１６：１：２：１に混ぜた液が用いられる。

その後に、Ｔｉ／Ｎｉ／Ａｕの三層構造からなるオーミック電極１１を蒸着によりシリコン基板１の下面に形成する。

なお、ショットキー電極７を下に向ける配置のジャンクションダウンでダイボンディングする場合には、上部配線１０をＴｉ／Ｎｉ／Ａｕから構成し、オーミック電極１１をＡｌから構成する。

以上により、複数のショットキーバリアダイオードを並列に接続してなるパワー半導体素子が形成される。

以上のような構成のショットキーバリアダイオードにおいては、ショットキー電極７に所定の電圧を加えると、ｎ型ＧａＮ層４中のキャリアがショットキー電極７へと移動する。これにより、図２（ｄ）中の矢印で示すように、電流が、ショットキー電極からｎ⁻型ＧａＮ層４ｂ、ｎ^＋型ＧａＮ層４ａへと流れ、バイパス電極５’を経て、シリコン基板１、オーミック電極１１へと流れることになる。
すなわち、本実施形態のパワー半導体素子には、ＧａＮ層４側面とシリコン基板１表面とを電気的に接続するバイパス電極５’が存在することによって、ワイドバンドギャップ半導体であるＡｌＮバッファ層３を通る電流の量を減少させることができ、オン抵抗の低減が可能となる。

また、本実施形態においては、ショットキーバリアダイオードのｎ型ＧａＮ層４は、平面の縦横が４０μｍ×４０μｍの広さの素子単位毎に５μｍ以上の厚さで選択成長法により形成された構造を採用しているので、シリコン基板１上にクラックが発生し難く結晶性の良いＧａＮ層４を形成することが可能になる。これにより、安価なシリコン基板を利用して、例えば１２００Ｖ程度の耐圧を有するショットキーバリアダイオードを提供することが可能になる。

なお、ＧａＮ層の選択成長は半導体レーザの製造にも使用されるが、半導体レーザ用のＧａＮ層については１２００Ｖ等の高圧が印可されないので、耐圧は考慮する必要がなく、その厚さは一般に４μｍ程度である。

次に、バイパス電極を設けない場合と設けた場合とで、実際にショットキーバリアダイオードのオン抵抗を測定した結果を説明する。
バイパス電極を設けない場合のオン抵抗が０．２４ｍｍΩｃｍ^２であったのに対し、バイパス電極を設けた場合のオン抵抗は０．０１ｍｍΩｃｍ^２であり、十分な効果を確認することができた。

（第２の実施の形態）
図４〜図６は、本発明の第２実施形態に係る半導体素子として縦型のパワーＭＯＳＦＥＴを示す断面図である。なお、図４〜図６において、図１及び図２と同じ符号は同じ要素を示している。

図４（ａ）において、シリコン基板１上には選択成長マスク２を使用して厚さ１μｍのｎ^＋型ＧａＮ層４ａと、厚さ９μｍのｎ⁻型ＧａＮ層４ｂと、ｐ型ＧａＮ層４ｃとｎ⁺型ＧａＮ層４ｄが複数箇所に凸状に選択成長されている。ｎ^＋型ＧａＮ層４ａにはＳｉが５×１０^1８ｃｍ^-3の濃度にドーピングされ、ｎ⁻型ＧａＮ層４ｂにはＳｉが１×１０^１６ｃｍ^-3の濃度にドーピングされ、ｐ型ＧａＮ層４ｃにはマグネシウム（Ｍｇ）が５×１０¹⁶ｃｍ^-3の濃度にドーピングされ、ｎ⁺型ＧａＮ層４ｄにはＳｉが３×１０¹⁸ｃｍ^-3の濃度にドーピングされている。

その選択成長方法は第１実施形態と同様であり、ｎ型ＧａＮ層４ｂの表面ではその上面だけでなく側面にもｐ型ＧａＮ層４ｃ、ｎ⁺型ＧａＮ層４ｄが成長するが、その側面上のｐ型ＧａＮ層４ｃとｎ+型ＧａＮ層４ｄはマスクを使用してエッチングにより除去される。

次に、図４（ｂ）に示すように、第１実施形態と同様にして、選択成長マスク２の除去及びバイパス電極５’の形成を行った後、シリコン基板１上において、ｎ^＋型ＧａＮ層４ａ、ｎ⁻型ＧａＮ層４ｂ、ｐ型ＧａＮ層４ｃ、ｎ⁺型ＧａＮ層４ｄからなる凸部の相互間をＳｉＯ₂の第１の絶縁膜２１で埋め込む。ＳｉＯ₂は、例えばＴＥＯＳとＯ₂をソースガスに用いてプラズマＣＶＤにより形成する方法、又は、ＴＥＯＳとＯ₃をソースガスに用いてプラズマＣＶＤにより形成する方法のいずれかの方法で成長される。続いて、ｎ⁺型ＧａＮ層４ｄの頂上部の高さとほぼ同じになるように、第１の絶縁膜２１をＣＭＰ法で研磨して平坦化する。

さらに、第１の絶縁膜２１とｎ⁺型ＧａＮ層４ｄの上に、第２の絶縁膜２２を１００ｎｍの厚さに成膜する（成膜方法は問わない）。続いて、フォトリソグラフィー法と緩衝フッ酸を用いて、ｎ⁺型ＧａＮ層４ｄの上面の形状に合わせて、その上面の中心に円形、四角等の孔のパターン２２ａを形成する。直径４０μｍの円形のパターンを採用する場合には孔のパターン２２ａの直径を３０μmで開け、また、４０μｍ角の正方形のパターンを採用する場合には正方形の孔のパターン２２ａを３０μｍ角で開ける。

レジストを除去した後に、図４（ｃ）に示すように、第２の絶縁膜２２をマスクに使用して塩素系ＩＣＰ−ＲＩＥによりｎ⁺型ＧａＮ層４ｄをエッチングしてｐ型ＧａＮ層４ｃの上面を露出させる。そのエッチング条件は、例えば、ＩＣＰのパワーが１７０Ｗ、バイアスパワーが５０Ｗ、塩素流量が７ｓｃｃｍ、圧力が０．６Ｔｏｒｒ、基板温度５０℃となるように設定される。

次に、図４（ｄ）に示すように、ＳｉＯ₂からなる第１、第２の絶縁膜２１，２２は、ｐ型ＧａＮ層４ｃが露出する深さよりもさらに５００ｎｍ深くなるまでエッチングされる。

続いて、図５（ａ）に示すように、ゲート酸化膜２３となるＳｉＯ₂を５０ｎｍの厚さに成膜する。その成膜方法は、ＰＣＶＤでも熱ＣＶＤでもよい。また、原料ガスは、ＳｉＨ₄とＮ₂Ｏの組み合わせでもよいし、ＴＥＯＳとＯ₂若しくはＯ₃の組み合わせであってもよい。
次に、図５（ｂ）に示すように、リフトオフ法により、ｐ型ＧａＮ層４ｃの側面上にゲート酸化膜２３を介してゲート電極２４を形成する。

さらに、図５（ｃ）に示すように、ゲート酸化膜２３のうち、ｎ⁺型ＧａＮ層４ｄ及びｐ型ＧａＮ層４ｃの頂上部の上のオーミック接触領域をエッチングにより除去する。そのエッチングの際には他の領域がレジストパターン（不図示）により覆われる。続いて、リフトオフ法により、ｎ⁺型ＧａＮ層４ｄ及びｐ型ＧａＮ層４ｃの頂上部にオーミック接触するソース電極２５を形成する。ソース電極２５として、Ｔｉ（３０ｎｍ）／Ａｌ（５００ｎｍ）の積層構造を採用する。

次に、図５（ｄ）に示すように、複数のゲート電極２４の間を連結するためのアルミニウムの第１の配線２６を第１の絶縁膜２１上に形成する。
続いて、図６（ａ）に示すように、複数箇所のゲート電極２４、第１の配線２６及びソース電極２５を覆う第３の絶縁膜２７を形成する。第３の絶縁膜２７として、例えば第１の絶縁膜２１と同じ方法によりＳｉＯ₂が成長される。

さらに、図６（ｂ）に示すように、フォトレジストと緩衝フッ酸を使用するフォトリソグラフィー法により第３の絶縁膜２７をパターニングして、複数のソース電極２５上面を露出する開口部２７ａを形成する。
次に、図６（ｃ）に示すように、開口部２７ａ内と第３の絶縁膜２７上にソース電極２５を連結する第２の配線２８を形成する。

この後に、図６（ｄ）に示すように、シリコン基板１の裏面にＴｉ（２０ｎｍ）／Ｎｉ（７００ｎｍ）／Ａｕ（２０ｎｍ）からなるドレイン電極層２９を形成する。

以上のような構成の縦型のパワーＭＯＳＦＥＴは、ゲート電極２４に所定の電圧を印可することにより、ｐ型ＧａＮ層４ｃに空乏層、反転層が形成され、その反転層を通してｎ⁺型ＧａＮ層４ｄ中のキャリアがｎ＋型ＧａＮ層３ａ及びｎ−型ＧａＮ層４ｂへ移動し、さらに、バイパス電極５’を経て、シリコン基板１、ドレイン電極２９へと移動する。これにより、バイパス電極５’を介してソース・ドレイン間に電流が流れることになる。
このようなパワーＭＯＳＦＥＴにおいても、第１の実施形態と同様にバイパス電極５’が存在するので、オン抵抗の低減が可能となる。また、ｎ型ＧａＮ層４を厚く形成しているので、１２００Ｖ程度の耐圧を得ることができる。

なお、第１、第２の実施形態においては、キャリア移動層が、導電性基板上に凸状に選択成長された窒化物化合物半導体層である場合を例に説明したが、導電性基板表面の少なくとも一部が露出するように基板上に形成された窒化物化合物半導体層を有する半導体素子であれば本発明を適用可能である。例えば、基板全面にバッファ層と窒化物化合物半導体層を順次積層した後、基板の一部を露出させるように、バッファ層と窒化物化合物半導体層をエッチングし、これによって形成された窒化物化合物半導体層の側面の少なくとも一部と、基板表面の露出部の少なくとも一部とを電気的に接続し、電流の少なくとも一部を通過させるバイパス部を設けてもよい。これにより、低オン抵抗の縦型半導体素子を得ることができる。

また、第１、第２の実施形態において、ＧａＮ層の代わりに他のIII-Ｖ族窒化物化合物半導体層を形成してもよい。また、III-Ｖ族窒化物化合物半導体層に形成される素子としては、ヘテロ接合ＦＥＴであってもよい。さらに、基板としてＳｉＣ基板を用いてもよい。

図１は、本発明の第１実施形態に係るパワー半導体素子の製造工程を示す断面図（その１）である。 図２は、本発明の第１実施形態に係る半導体素子の製造工程を示す断面図（その２）である。 図３は、本発明の第１実施形態に係るパワー半導体素子の製造工程に使用される選択成長マスクを示す平面図である。 図４は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その１）である。 図５は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その２）である。 図６は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その３）である。

符号の説明

１：シリコン基板
２：選択成長マスク
３：バッファ層
４ａ：ｎ^＋型ＧａＮ層
４ｂ：ｎ⁻型ＧａＮ層
５：導電層
５’：バイパス電極
６：レジスト
７：ショットキー電極（第１の電極）
８：絶縁膜
９：開口部
１０：上部配線
１１：オーミック電極（第２の電極）
２１、２２、２７：絶縁膜
２３：ゲート酸化膜
２４：ゲート電極
２５：ソース電極
２６、２８：配線
２９：ドレイン電極

Claims (14)

1. 導電性基板と、
   前記導電性基板表面の一部が露出するように、前記導電性基板上に形成された窒化物化合物半導体層と、
   前記導電性基板と前記窒化物化合物半導体層との間に形成されたバッファ層と、
   前記窒化物化合物半導体層上に形成された第１の電極と、
   前記導電性基板の下面に形成された第２の電極と、
   前記導電性基板表面の露出部の少なくとも一部と、前記窒化物化合物半導体層の前記バッファ層側下部に形成された、不純物が１×１０ ^１８ ｃｍ ^−３ 以上導入された高濃度不純物ドープ層とを電気的に接続し、前記第１の電極と前記第２の電極との間で縦方向に流れる電流の少なくとも一部を通過させるバイパス部と
   を有することを特徴とする縦型半導体素子。
2. 前記窒化物化合物半導体層は、前記導電性基板上に選択成長された凸状の窒化物化合物半導体層であることを特徴とする請求項１に記載の縦型半導体素子。
3. 前記バイパス部は、前記窒化物化合物半導体層と前記導電性基板の両方に対してオーミック接触する材料からなることを特徴とする請求項１又は請求項２に記載の縦型半導体素子。
4. 前記窒化物化合物半導体層は、５μｍ以上の厚さを有していることを特徴とする請求項１から請求項３のいずれか１項に記載の縦型半導体素子。
5. 前記バイパス部は、前記窒化物化合物半導体層のうち、前記高濃度不純物ドープ層とのみ電気的に接続していることを特徴とする請求項４に記載の縦型半導体素子。
6. 前記導電性基板はｎ型シリコン基板であり、前記窒化物化合物半導体層はｎ型ＧａＮ層であり、前記バイパス部はＴｉ／Ａｌ層であることを特徴とする請求項１から請求項５のいずれか１項に記載の縦型半導体素子。
7. 前記ｎ型シリコン基板は、比抵抗が０．１Ωｃｍ以下であることを特徴とする請求項６に記載の縦型半導体素子。
8. 前記ｎ型シリコン基板は、ｎ型不純物が１×１０¹⁷ｃｍ^−３以上導入されていることを特徴とする請求項６又は請求項７に記載の縦型半導体素子。
9. 前記バッファ層は、ＡｌＮ層又はＡｌＧａＮ層であることを特徴とする請求項１から請求項８のいずれか１項に記載の縦型半導体素子。
10. 導電性基板上に、前記導電性基板の少なくとも一部が露出するようにバッファ層と窒化物化合物半導体層を形成する工程と、
    前記導電性基板表面の露出部の少なくとも一部と、前記窒化物化合物半導体層の前記バッファ層側下部に形成された、不純物が１×１０ ^１８ ｃｍ ^−３ 以上導入された高濃度不純物ドープ層とを電気的に接続するバイパス部を形成する工程と、
    前記窒化物化合物半導体層上に第１の電極を形成する工程と、
    前記導電性半導体の下面に第２の電極を形成する工程とを有することを特徴とする縦型半導体素子の製造方法。
11. 前記バイパス部を、前記窒化物化合物半導体層と前記導電性基板の両方に対してオーミック接触する材料により形成することを特徴とする請求項１０に記載の縦型半導体素子の製造方法。
12. 前記バッファ層及び窒化物化合物半導体を形成する工程は、
    前記導電性基板上に、複数の開口部を有する選択成長用マスクを形成する工程と、
    前記選択成長用マスクの前記複数の開口部から露出した前記導電性基板上に、バッファ層と窒化物化合物半導体層を選択成長させ、複数の凸状窒化物化合物半導体層を形成する工程と、
    前記選択成長用マスクを前記導電性基板から除去する工程とを有し、
    前記バイパス部を形成する工程は、
    前記導電性基板上全面に、前記窒化物化合物半導体層と前記基板の両方に対してオーミック接触する材料からなる導電層を形成する工程と、
    前記導電層を覆い、且つ、前記複数の凸状窒化物化合物半導体層の相互間凹部を埋めるレジスト膜を形成する工程と、
    前記複数の凸状窒化物化合物半導体層の相互間凹部に所定高さのレジスト膜が残るように、前記レジスト膜をエッチバックする工程と、
    エッチバック後に残った前記レジスト膜に覆われていない部分の前記導電層をエッチングする工程とを有することを特徴とする請求項１０又は請求項１１に記載の縦型半導体素子の製造方法。
13. 前記窒化物化合物半導体層を、５μｍ以上の厚さで形成することを特徴とする請求項１０から請求項１２のいずれか１項に記載の縦型半導体素子の製造方法。
14. 前記基板はｎ型シリコン基板であり、前記窒化物化合物半導体層はｎ型ＧａＮ層であり、前記バイパス部はＴｉ／Ａｌ層であることを特徴とする請求項請求項１０から請求項１３のいずれか１項に記載の縦型半導体素子の製造方法。

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