JP4999065B2 - パワー半導体素子 - Google Patents

Description

本発明は、パワー半導体素子に関し、より詳しくは、窒化物化合物半導体を用いたパワーダイオード、パワーＭＯＳＦＥＴ等のパワー半導体素子に関する。

シリコンを用いたパワー半導体素子として、ｐｎダイオード、ショットキーダイオード、パワーＭＯＳＦＥＴ、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等がある。例えば、ショットキーダイオードにおいて求められる性能としては、電流の順方向では抵抗ができるだけ小さい方が良く、逆方向では抵抗が出来るだけ高い方が良い。

シリコンに比べて高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持ち、高温で大きなパワーデバイスとして、ＧａＮ等の窒化物化合物半導体を用いたデバイスの実用化が期待されている。

しかも、窒化物化合物半導体を用いたパワーデバイスは、シリコンを用いたパワーデバイスに比べて、同じ耐圧を得ようとする場合にはｎ型層を薄くでき、これにより順方向の抵抗を小さくできる。

そのような窒化物化合物半導体パワーデバイスとして、下記の特許文献１には、シリコンからなる基板の上にＡｌＮ層とＧａＮ層を交互に複数層積層したバッファ層を形成し、その上にＧａＮ層を形成し、さらにＧａＮ層上にショットキー接触する電極を形成した構造を有するショットキーバリアダイオードが記載されている。

また、特許文献２には、サファイア基板上にＧａＮバッファ層を介して順に形成されたｎ⁺型ＧａＮ層、ｎ型ＧａＮ層と、ｎ型ＧａＮ層をパターニングして形成された凸部と、その凸部の左右側部に成長されたＡｌＧａＮ層とを有し、さらに、ＡｌＧａＮ層とｎ型ＧａＮ層のヘテロ接合領域に二次元電子ガスを生成する構造を有するショットキーバリアダイオードが記載されている。この場合、アノード電極は凸部に接続され、また、カソード電極は凸部の側方にある平坦なｎ⁺型ＧａＮ層上に形成されている。

さらに、特許文献３には、シリコン基板上にＧａＮ層とＡｌＧａＮ層を順に形成し、ＡｌＧａＮ層にショットキー電極を形成し、さらにＡｌＧａＮ層とＧａＮ層を貫通してシリコン基板に達するビアを形成し、さらに、ビア内に一部が埋め込まれるオーミック電極をＡｌＧａＮ層に形成し、これによりショットキーバリアダイオードを構成することが記載されている。
特開２００３−６０２１２号公報 特開２００４−０３１８９６号公報 特開２００６−１５６４５７号公報

特許文献１に記載のショットキーバリアダイオードによれば、電流流路にＡｌＮ層が存在するためにオン抵抗が高くなる。
また、特許文献２に記載のショットキーバリアダイオードによれば、二次元電子ガスによりオン抵抗は低くなるが、アノード電極とカソード電極は横方向にある平面型のデバイスであるために、素子面積が大きくなる。しかも、アノード電極とカソード電極の距離を広げると耐圧を確保できるが、オン抵抗が増大することになる。

これに対して、特許文献３に記載のショットキーバリアダイオードによれば、ＧａＮ層とＡｌＧａＮ層のヘテロ接合により生じる二次元電子ガスを介して電流を横方向に流すことにより、特許文献２に記載の素子と同様にオン抵抗の増大を抑制することができる。

しかし、このショットキーバリアダイオードによれば、特許文献２と同様に、耐圧を向上させようとすればオン抵抗が増大し、しかも同一表面にオーミック電極とショットキー電極があるために、本質的に素子面積は小さくならない。

従って、ショットキーバリアダイオードにおいて、ショットキー電極とオーミック電極を実質的に縦方向に配置した構造の採用が望ましいが、特許文献１に記載のようにシリコン基板の上に形成されるＧａＮ系材料の厚さはバッファ層を含めても厚さが８５０ｎｍであり、耐圧を向上させることは難しい。例えば、電気自動車向けに１２００Ｖ耐圧のデバイスを形成するには、ＧａＮ層は１０μｍ程度が必要になる。

これに対して、厚く形成されたＧａＮ基板を使用すればよいが、そのような基板は高価であるため、厚さが１０μｍ程度のＧａＮ基板を使用したデバイスを安価に普及させることは難しい。

本発明の目的は、従来よりも入手が容易な厚い窒化物化合物半導体層を使用して耐圧を向上することができるパワー半導体デバイスを提供することを目的とする。

上記の課題を解決するための本発明の第１の態様は、基板上に凸状に選択成長された窒化物化合物半導体からなるキャリア移動層と、前記キャリア移動層上に形成された電極とを有することを特徴とするパワー半導体素子である。

本発明の第２の態様は、上記第１の態様に係るパワー半導体素子において、前記基板は、シリコン基板であることを特徴とする。

本発明の第３の態様は、上記第１又は第２の態様に係るパワー半導体素子において、前記電極は前記キャリア移動層に対してショットキー接触し、前記基板の下面には下部電極が形成されていることを特徴とする。

本発明の第４の態様は、上記第１又は第２の態様に係るパワー半導体素子において、前記電極は、前記キャリア移動層の上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ形成されたソース電極、ドレイン電極であることを特徴とする。

本発明の第５の態様は、上記第１乃至第４の態様のいずれかに係るパワー半導体素子において、前記キャリア移動層は絶縁膜に覆われていることを特徴とする。

本発明の第６の態様は、上記第５の態様に係るパワー半導体素子において、前記絶縁膜は、前記キャリア移動層の厚さ方向の耐圧より大きな耐圧が得られる厚さを有していることを特徴とする。

本発明の第７の態様は、上記第１乃至第６の態様のいずれかに係るパワー半導体素子において、前記キャリア移動層は、１０μｍ以上の厚さを有していることを特徴とする。

本発明の第８の態様は、上記第１乃至第７の態様のいずれかに係るパワー半導体素子において、凸状の前記窒化物化合物半導体と前記電極はそれぞれ同一の前記基板上に複数形成され、さらに、複数の前記電極は配線により電気的に接続されていることを特徴とする。

本発明によれば、基板上に凸状に選択成長された窒化物化合物半導体層をキャリア層としてパワー半導体素子を構成している。
従って、基板上の狭い領域で窒化物化合物半導体層を孤立して形成しているので、基板との熱膨張率差による影響を抑えて凸状の窒化物化合物半導体層にクラックが生じることが防止される。しかも、窒化物化合物半導体層に形成されるショットキーバリアダイオード、パワーＭＯＳＦＥＴ等を歩留まり良く形成することが可能になり、しかも、窒化物化合物半導体層を厚く、例えば１０μｍ以上に形成して耐圧を向上することが可能になる。

以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明の第１実施形態に係るパワー半導体デバイスであるショットキーバリアダイオードの製造工程を示す断面図である。

まず、図１（ａ）に示すように、ｎ型のシリコン基板１の（１１１）又は（００１）面上に選択成長用マスク２を形成する。選択成長用マスク２は次のような方法で形成される。

例えば、シリコン基板１の上に、窒化シリコン（ＳｉＮ_x）、酸化シリコン（ＳｉＯ₂）等の膜をプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。ついで、その膜の上にフォトレジストのパターンを形成し、そのフォトレジストをマスクにして膜をエッチングする。これにより、パターニングされた膜を選択成長用マスク２とする。

選択成長用マスク２は、例えば図２（ａ）に示するように、直径４０μｍの円の開口部２ａを最密充填構造となるように複数、配置する。例えば、隣り合う円の開口部２ａの中心の距離を５０μｍにする。又は、図２（ｂ）に示すように、１辺が４０μｍの正方形の開口部２ａを１０μｍの間隔をおいて縦横に複数、配置する。なお、開口部２ａは、その他の形状、例えば多角形であってもよい。

選択成長用マスク２のパターン形成に用いるエッチング方法は、例えば、その構成材料が窒化シリコン膜の場合にはＣＦ₄をエッチングガスに用いる反応性イオン（ＲＩＥ）エッチングであり、また、構成材料が酸化シリコンの場合には緩衝フッ酸を用いるウェットエッチングである。
選択成長用マスク２の形成に続いて、シリコン基板１の表面を例えば１１００℃でサーマルクリーニングする。

次に、図１（ｂ）に示すように、選択制徴用マスク２の開口部２ａから露出されたシリコン基板１の（１１１）又は（００１）面の上にＡｌＮバッファ層９と凸状のＧａＮ膜３を選択成長する。ＧａＮ層３は、電子デバイスのキャリア移動層となる。

ＡｌＮバッファ層９は、例えば有機金属気相成長（ＭＯＣＶＤ）法により約３ｎｍの厚さに成長される。この場合、キャリアガスに水素ガスを使用してIII族元素用のソースガスであるトリメチルアルミニウム（ＴＭＡ）を反応室（不図示）内に１４μｍｏｌ／ｍｉｎの流量で導入するとともに、Ｖ族元素用のソースガスとしてアンモニア（ＮＨ₃）を１２リットル／ｍｉｎの流量で反応室内に導入する。

また、ＧａＮ層３は、例えばＭＯＣＶＤ法により約１０μｍ又はそれ以上の厚さに成長される。この場合、キャリアガスに１００％の水素ガスを使用してIII族元素用のソースガスであるトリメチルガリウム（ＴＭＧ）を反応室内に５８μｍｏｌ／ｍｉｎの流量で導入するとともに、Ｖ族元素用のソースガスとしてアンモニアを１２リットル／ｍｉｎの流量で反応室内に導入する。
なお、ＡｌＮバッファ層９、ＧａＮ層３の成長時の基板温度は例えば１０５０℃に設定される。

ＡｌＮバッファ層９内にはｎ型ドーパントとしてシリコンが１×１０¹⁸／ｃｍ³の濃度で導入され、また、ＧａＮ層３内にはｎ型ドーパントとしてシリコンが１×１０¹⁶／ｃｍ³の濃度で導入される。シリコン用ソースガスとしてシラン（ＳｉＨ₄）を用いる。

この後に、図１（ｃ）に示すように、複数形成された凸状のＧａＮ層３のそれぞれの上面にショットキー接触するショットキー電極４をリフトオフ法により形成する。即ち、シリコン基板１上にフォトレジスト（不図示）を塗布して各ＧａＮ層３を覆った後に、フォトレジストを露光、現像して、凸状のＧａＮ層３上面のそれぞれに窓を形成し、さらに、窓内とフォトレジスト上に金属膜をスパッタ法、真空蒸着法等により形成した後に、フォトレジストを除去することによりＧａＮ層３上に残った金属膜をショットキー電極４とする。

ショットキー電極４となる金属膜として、例えば厚さ１００ｎｍのプラチナ（Ｐｔ）を採用する。
ＧａＮ層３の上面が丸形の場合には、ショットキー電極４の平面形状を直径４０μｍの丸パターンとし、また、その上面が正方形の場合にはショットキー電極４の平面形状は４０μｍ角の正方形パターンとする。

続いて、図１（ｄ）に示すように、ショットキー電極４の上面を露出するとともに、ＧａＮ層３の全体を覆う絶縁膜５を形成する。即ち、絶縁膜５として、例えばＳｉＯ₂層５ａ、ＳｉＮ_x層５ｂ、ＳｉＯ₂層５ｃの３層構造の膜を採用する。

一層目のＳｉＯ₂層５ａは、ソースガスにＳｉＨ₄とＮ₂Ｏを用いてプラズマＣＶＤ法により１００ｎｍの厚さに形成される。また、二層目のＳｉＮ_x層５ｂは、ＳｉＨ₄、Ｎ₂（又はＮＨ₃）を用いて３００ｎｍの厚さに成長される。

三層目のＳｉＯ₂層５ｃの形成方法として、ＴＥＯＳ（テトラエトキシシラン）と酸素（Ｏ₂）をソースガスに用いてプラズマＣＶＤにより形成する方法、又は、ＴＥＯＳとオゾン（Ｏ₃）をソースガスに用いてプラズマＣＶＤにより形成する方法のいずれかが採用され、これにより凸状のＧａＮ層３の相互間の凹部を全て埋め込む。

そのような絶縁膜５の上面は、成膜後に化学機械的研磨（ＣＭＰ）法により平坦化される。この場合、二層目のＳｉＮ_x層５ｂはエッチストップ層として機能して三層目のＳｉＯ₂層５ｃが研磨される。ＣＭＰに使用されるスラリーとしてコロイダルシリカ若しくはセリアをベースとしたものを使用して、ＳｉＮ_x層５ｂの一部が露出するまで平坦化する。

この後に、フォトレジストを使用するフォトリソグラフィー法によりショットキー電極４の上にある二層目のＳｉＮ_x層５ｂと一層目のＳｉＯ₂層５ａをエッチングして開口部７を形成する。
ＳｉＮ_x層５ｂは、エッチングガスとしてＣＦ₄を使用してＲＩＥ法によりエッチングされる。また、ＳｉＯ₂層５ａは緩衝フッ酸によりエッチングされる。

この後に、図１（ｅ）に示すように、ショットキー電極４同士を接続する上部配線６を絶縁膜５上と開口部７内に形成する。上部配線６は、例えばアルミニウム（Ａｌ）膜をスパッタ法、真空蒸着法等により３μｍの厚さに形成する。Ａｌ膜をパターニングする場合には、配線形状のフォトレジストパターンをＡｌ膜上に作成した状態で、ウェットエッチングでＡｌ膜のパターンを形成する。ウェットエッチング液としては、リン酸、硝酸、酢酸、水を１６：１：２：１に混ぜた液が用いられる。

その後に、Ｔｉ／Ｎｉ／Ａｕの三層構造からなる下部電極８を蒸着によりシリコン基板１の下面に形成する。

なお、ショットキー電極４を下に向ける配置のジャンクションダウンでダイボンディングする場合には、上部配線６をＴｉ／Ｎｉ／Ａｕから構成し、下部電極８をＡｌから構成する。

以上により、複数のショットキーバリアダイオードを並列に接続してなるパワー半導体素子が形成される。
そのパワー半導体素子において、ショットキーバリアダイオードのｎ型ＧａＮ層３は、平面の縦横が４０μｍ×４０μｍの広さの素子単位毎に１０μｍ以上の厚さで選択成長法により形成された構造を採用しているので、クラックが発生し難く結晶性の良いＧａＮ層３を形成することが可能になる。これにより、ＧａＮ層３に形成されるショットキーバリアダイオードの耐圧を例えば１２００Ｖ程度にすることが可能になる。

ところで、ＧａＮ層３の厚さを例えば１０μｍ程度に厚く選択成長することによりショットキーバリアダイオードの耐圧が向上するが、パワー半導体素子としての耐圧を高めるためには、ＧａＮ層３を埋め込む絶縁膜４の耐圧も向上させなければならない。

そこで、絶縁膜４を構成する第三のＳｉＯ₂層５ｃの厚さを変えてパワー半導体素子を形成し、逆方向バイアスでの絶縁破壊耐圧を評価したところ、図３に示すような結果が得られ、三層目のＳｉＯ₂層５ｃの厚さを４μｍ程度以上に厚くすると、ＧａＮ層３の耐圧を超えた。従って、ＧａＮ層３を１０μｍの厚さとする場合には、ＧａＮ層３を埋め込む絶縁膜４を４μｍ以上にすれば、素子全体の耐圧を１２００Ｖ以上にすることが可能になる。

また、上部配線６の面積を増やし、ショットキーバリアダイオードのセルの連結数を増やして素子の順方向バイアスでの直列抵抗を測定したところ、図４に示すように、上部配線６の面積が増えるに従って素子の直列抵抗が低下した。

ＧａＮ層の選択成長は半導体レーザの製造にも使用されるが、半導体レーザ用のＧａＮ層については１２００Ｖ等の高圧が印可されないので、耐圧は考慮する必要がなく、その厚さは一般に２μｍ程度である。

（第２の実施の形態）
図５〜図７は、本発明の第２実施形態に係るパワートランジスタとして縦型のパワーＭＯＳＦＥＴを示す断面図である。なお、図５〜図７において、図１と同じ符号は同じ要素を示している。

図５（ａ）において、シリコン基板１上には選択成長マスク２を使用して厚さ１０μｍのｎ型ＧａＮ層３ａとｐ型ＧａＮ層３ｂとｎ⁺型ＧａＮ層３ｃが複数箇所に凸状に選択成長されている。ｎ型ＧａＮ層３ａにはＳｉが１×１０¹⁶ｃｍ^-3の濃度にドーピングされ、ｐ型ＧａＮ層３ｂにはマグネシウム（Ｍｇ）が５×１０¹⁶ｃｍ^-3の濃度にドーピングされ、ｎ⁺型ＧａＮ層３ｃにはＳｉが３×１０¹⁸ｃｍ^-3の濃度にドーピングされている。

その選択成長方法は第１実施形態と同様であり、凸状のｎ型ＧａＮ層３ａの表面ではその上面だけでなく側面にもｐ型ＧａＮ層３ｂ、ｎ⁺型ＧａＮ層３ｃが成長するが、その側面上のｐ型ＧａＮ層３ｂとｎ+型ＧａＮ層３ｃはマスクを使用してエッチングにより除去される。

次に、図５（ｂ）に示すように、シリコン基板１上において、ｎ型ＧａＮ層３ａ、ｐ型ＧａＮ層３ｂ、ｎ⁺型ＧａＮ層３ｃからなる凸部の相互間をＳｉＯ₂の第１の絶縁膜２１で埋め込む。ＳｉＯ₂は、例えばＴＥＯＳとＯ₂をソースガスに用いてプラズマＣＶＤにより形成する方法、又は、ＴＥＯＳとＯ₃をソースガスに用いてプラズマＣＶＤにより形成する方法のいずれかの方法で成長される。続いて、ｎ⁺型ＧａＮ層３ｃの頂上部の高さとほぼ同じになるように、第１の絶縁膜２１をＣＭＰ法で研磨して平坦化する。

さらに、第１の絶縁膜２１とｎ⁺型ＧａＮ層３ｃの上に、第２の絶縁膜２２を１００ｎｍの厚さに成膜する（成膜方法は問わない）。続いて、レジストと緩衝弗酸を用いたフォトリソグラフィー法により、ｎ⁺型ＧａＮ層３ｃの上面の形状に合わせて、その上面の中心に円形、四角等の孔のパターン２２ａを形成する。上面形状に、直径４０μｍの円形のパターンを採用する場合には孔のパターン２２の直径を３０μmで開け、また、４０μｍ角の正方形のパターンを採用する場合には正方形の孔のパターン２２を３０μｍ角で開ける。

レジストを除去した後に、図５（ｃ）に示すように、第２の絶縁膜２２をマスクに使用して塩素系ＩＣＰ−ＲＩＥによりｎ⁺型ＧａＮ層３ｃをエッチングしてｐ型ＧａＮ層３ｂの上面を露出させる。そのエッチング条件は、例えば、ＩＣＰのパワーが１７０Ｗ、バイアスパワーが５０Ｗ、塩素流量が７ｓｃｃｍ、圧力が０．６Torr、基板温度５０℃となるように設定される。

次に、図５（ｄ）に示すように、ＳｉＯ₂からなる第１、第２の絶縁膜２１，２２は、ｐ型ＧａＮ層３ｂの側面が露出する深さよりもさらに５００ｎｍ深くなるまでエッチングされる。そのエッチングにより残される第１の絶縁膜２１の厚さは、その上下方向の耐圧がｎ型ＧａＮ層３ａの厚み方向の耐圧よりも高くなる程度である。

続いて、図６（ａ）に示すように、ゲート酸化膜２３となるＳｉＯ₂を５０ｎｍの厚さに成膜する。その成膜方法は、ＰＣＶＤでも熱ＣＶＤでもよい。また、原料ガスは、ＳｉＨ₄とＮ₂Ｏの組み合わせでもよいし、ＴＥＯＳとＯ₂若しくはＯ₃の組み合わせであってもよい。
次に、図６（ｂ）に示すように、リフトオフ法により、ｐ型ＧａＮ層３ｂの側面上にゲート酸化膜２３を介してゲート電極２４を形成する。

さらに、図６（ｃ）に示すように、ゲート酸化膜２３のうち、ｎ⁺型ＧａＮ層３ｃ及びｐ型ＧａＮ層３ｂの頂上部の上のオーミック接触領域をエッチングにより除去する。そのエッチングの際には他の領域がレジストパターン（不図示）により覆われる。続いて、リフトオフ法により、ｎ⁺型ＧａＮ層３ｃ及びｐ型ＧａＮ層３ｂの頂上部にオーミック接触するソース電極２５を形成する。ソース電極２５として、Ｔｉ（３０ｎｍ）／Ａｌ（５００ｎｍ）の積層構造を採用する。

次に、図６（ｄ）に示すように、複数のゲート電極２４の間を連結するためのアルミニウムの第１の配線２６を第１の絶縁膜２１上に形成する。
続いて、図７（ａ）に示すように、複数箇所のゲート電極２４、第１の配線２６及びソース電極２５を覆う第３の絶縁膜２７を形成する。第３の絶縁膜２７として、例えば第１の絶縁膜２１と同じ方法によりＳｉＯ₂が成長される。

さらに、図７（ｂ）に示すように、フォトレジストと緩衝弗酸を使用するフォトリソグラフィー法により第３の絶縁膜２７をパターニングして、複数のソース電極２５上面を露出する開口部２７ａを形成する。
次に、図７（ｃ）に示すように、開口部２７ａ内と第３の絶縁膜２７上にソース電極２５同士を連結する第２の配線２８を形成する。

この後に、図７（ｄ）に示すように、Ｓｉ基板１の裏面にＴｉ（２０ｎｍ）／Ｎｉ（７００ｎｍ）／Ａｕ（２０ｎｍ）からなるドレイン電極層２９を形成する。

以上のような構成の縦型のパワーＭＯＳＦＥＴは、ゲート電極２４に所定の電圧を印可することにより、ｐ型ＧａＮ層３ｂに空乏層、反転層が形成され、その反転層を通してｎ型ＧａＮ層３ａとｎ⁺型ＧａＮ層３ｃの間にキャリアが流れることになる。
そのようなパワーＭＯＳＦＥＴにおいても、第１実施形態と同様にｎ型ＧａＮ層３ａを例えば１０ｎｍ以上に厚く形成しているので、１２００Ｖ程度の耐圧を得ることができる。
そのパワーＭＯＳＦＥＴのＯＮ状態の特性は図８に示す通りであり、凸状のＧａＮセルの連結数を増やすと、それに比例して流せる電流も増加する。なお、測定条件は図８に示した条件である。

なお、第１、第２の実施形態において、凸状のＧａＮ層３、３ａ〜３ｃの代わりに他のIII-Ｖ族窒化物化合物半導体層を形成してもよい。また、凸状のIII-Ｖ族窒化物化合物半導体層に形成される素子としては、ＩＧＢＴ、ヘテロ接合ＦＥＴであってもよい。

図１は、本発明の第１実施形態に係るパワー半導体素子の製造工程を示す断面図である。 図２は、本発明の第１実施形態に係るパワー半導体素子の製造工程に使用される選択成長マスクを示す平面図である。 図３は、本発明の第１実施形態に係るパワー半導体素子であるショットキーバリアダイオードを埋め込む絶縁膜の厚さと絶縁破壊耐圧の関係を示す特性図である。 図４は、本発明の第１実施形態に係るパワー半導体素子であるショットキーバリアダイオードのショットキー電極に接続される配線面積とパワー半導体素子の直列抵抗の関係を示す特性図である。 図５は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その１）である。 図６は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その２）である。 図７は、本発明の第２実施形態に係るパワー半導体素子の製造工程を示す断面図（その３）である。 図８は、本発明の第２実施形態に係るパワー半導体素子であるＭＯＳＦＥＴのＯＮ状態の特性を示す図である。

符号の説明

１：シリコン基板
２：選択成長マスク
３：ＧａＮ層（キャリア層）
４：ショットキー電極
５：絶縁膜
６：上部配線
７：開口部
８：下部電極
９：バッファ層
１１ｓ、１１ｄ：ｐ型領域、
１２ｓ、１２ｄ：ｎ型領域
１３ｓ：ソース電極
１３ｄ：ドレイン電極
１４：ゲート絶縁膜
１５：ゲート電極
２１、２２、２７：絶縁膜
２３：ゲート酸化膜
２４：ゲート電極
２５：ソース電極
２６、２８：配線
２９：ドレイン電極層

Claims (6)

1. 基板上に凸状に選択成長された窒化物化合物半導体からなるキャリア移動層と、前記キャリア移動層上に形成された電極とを有するパワー半導体素子において、
   前記電極は前記キャリア移動層に対してショットキー接触し、前記基板の下面には下部電極が形成されていることを特徴とするパワー半導体素子。
2. 前記基板は、シリコン基板であることを特徴とする請求項１に記載のパワー半導体素子。
3. 前記キャリア移動層は絶縁膜に覆われていることを特徴とする請求項１又は請求項２に記載のパワー半導体素子。
4. 前記絶縁膜は、前記キャリア移動層の厚さ方向の耐圧より大きな耐圧が得られる厚さを有していることを特徴とする請求項３に記載のパワー半導体素子。
5. 前記キャリア移動層は、１０μｍ以上の厚さを有していることを特徴とする請求項１乃至請求項４のいずれか１つに記載のパワー半導体素子。
6. 凸状の前記窒化物化合物半導体と前記電極はそれぞれ同一の前記基板上に複数形成され、さらに、複数の前記電極は配線により電気的に接続されていることを特徴とする請求項１乃至請求項５のいずれか１つに記載のパワー半導体素子。

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