KR101051850B1 - 탄화규소 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 탄화규소를 이용한 반도체장치에 있어서, 전극과 층간절연막 사이의 밀착성을 향상시킴으로써 신뢰성을 높이기 위한 것이다.
본 발명의 반도체장치에서는, 탄화규소기판(1)과, ｎ형 고저항층(2)과, 고저항층(2)의 표층에 형성된 웰 영역(3)과, 웰 영역(3) 내에 형성된 p+콘택트영역(4)과, 웰 영역(3) 내의 p+콘택트영역(4) 양 측방에 형성된 소스영역(5)과, 소스영역(5) 상에 형성되며 니켈로 된 제 1 소스전극(8)과, 제 1 소스전극(8)을 피복하는 알루미늄으로 된 제 2 소스전극(9)과, 2 개의 웰 영역(3)에 끼이는 고저항층(2) 상에 형성되는 게이트절연막(6)과, 알루미늄으로 된 게이트전극(10)과, 제 2 소스전극(9) 및 게이트전극(10) 상을 피복하는 실리콘산화막으로 된 층간절연막(11)이 구성된다. 제 2 소스전극(9)은 제 1 소스전극(8)보다 층간절연막(11)과의 밀착성이 높으므로, 층간절연막(11)과 소스전극이 박리되기 어려워진다.
탄화규소기판, 고저항층, 웰 영역, 콘택트영역, 소스영역

Description

탄화규소 반도체장치 및 그 제조방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제 1 실시예에 관한 반전형의 이중주입형 MOSFET의 구조를 나타내는 단면도.
도 2의 (a)∼(i)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조공정 단면도.
도 3은 본 발명의 제 2 실시예에 관한 축적형의 이중주입형 MOSFET의 구조를 나타내는 단면도.
도 4는 본 발명의 제 3 실시예에 관한 트렌치 MOSFET의 구조를 나타내는 단면도.
도 5는 본 발명의 제 4 실시예에 관한 횡형 MOSFET의 구조를 나타내는 단면도.
도 6은 본 발명의 제 5 실시예에 관한 MESFET의 구조를 나타내는 단면도.
도 7은 본 발명의 제 6 실시예에 관한 정전유도형 트랜지스터의 구조를 나타내는 단면도.
도 8은 본 발명의 제 7 실시예에 관한 JFET의 구조를 나타내는 단면도.
도 9는 종래의 탄화규소 반도체장치 예인 이중주입형 MOSFET의 구조를 나타 내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 탄화규소기판 2 : 고저항층
3 : 웰 영역 4, 25 : 콘택트영역
5, 24, 44, 63, 83, 93 : 소스영역
6, 26, 46 : 게이트절연막 7, 28, 80, 90 : 드레인전극
8, 84 : 제 1 소스전극 9, 85 : 제 2 소스전극
10, 27, 47, 69, 86, 97 : 게이트전극
11, 31, 52, 71, 88, 98 : 층간절연막
12, 33, 56a, 56b, 56c, 75a, 78a, 100a : 콘택트홀
13 : 소스전극 상부배선 14 : 게이트전극 상부배선
15 : 축적형채널층 16 : 알루미늄막
17 : 레지스트패턴 21, 41, 61, 81, 91 : 기판
22, 43, 62, 82, 92 : 드리프트층 23 : 베이스층
29, 48, 50, 65, 67, 95 : 제 1 전극
30, 49, 51, 66, 68, 70, 96 : 제 2 전극
32 : 상부배선 34 : 반도체층
35 : 트렌치 42 : p형 베이스층
45 : 드레인영역 53, 72, 89, 99a : 소스전극패드
54, 73 : 드레인전극패드 55, 74, 79, 99b : 게이트전극패드
57 : 베이스전극 64 : 드레인영역
87 : 메사 94 : 게이트영역
본 발명은, 탄화규소 반도체기판을 이용한 반도체장치, 특히 대전류용으로 사용되는 탄화규소 반도체 파워디바이스에 관한 것이다.
파워디바이스는 대전류를 흐르게 하는 반도체소자이며, 고내압이면서 저손실인 점이 기대된다. 종래 실리콘(Si)반도체를 이용한 파워디바이스가 주류를 이루었지만, 최근에는 탄화규소(SiC)반도체를 이용한 파워디바이스가 주목되어, 개발이 진행되고 있다. 탄화규소반도체는 실리콘에 비해 1 자리 높은 절연파괴 전계를 가지므로, PN접합이나 쇼트키 접합의 공핍층을 얇게 해도 역내압을 유지할 수 있다. 따라서 디바이스 두께를 얇게, 도핑농도를 높게 할 수 있으므로, 탄화규소는 온 저항이 낮으며, 고내압 저손실의 파워디바이스 재료로서 기대된다.
도 9는 종래의 탄화규소 반도체장치의 예인 이중주입형 MOSFET 구조를 나타내는 단면도이다. 도 9에 나타내는 바와 같이, 종래의 탄화규소 반도체장치에서는, 저저항의 탄화규소로 이루어지는 기판(101) 상에 기판(101)보다 고저항의 고저항층(102)이 에피택셜 성장된다. 고저항층(102)의 표층에는 선택적인 이온주입에 의해 p형 웰 영역(103)이 형성되며, 그 내부에는 이온주입에 의해 고농도의 n형 소스영역(105)과, 소스영역(105)으로 둘러싸이는 영역에 위치하는 p형 p+콘택트영 역(104)이 형성된다.
2 개의 웰 영역(103) 사이에 끼이는 고저항층(102) 상에서 그 2 개의 웰 영역(103) 내의 소스영역(105) 단부 상에 걸쳐, 열산화막으로 이루어지는 게이트절연막(106)이 형성된다. 게이트절연막(106) 상에는 게이트전극(109)이 형성된다. p+콘택트영역(104) 상에서 그 양끝에 위치하는 소스영역(105) 단부 상에는, p+콘택트영역(104)과 오믹접촉하는 소스전극(108)이 형성된다. 또 기판(101) 이면의 전면에는, 기판(101)과 오믹접촉하는 드레인전극(107)이 형성된다.
고저항층(102), p형 웰 영역(103), p+콘택트영역(104) 및 소스영역(105) 상에는 층간절연막(110)이 퇴적된다. 층간절연막(110)에는 소스전극(108) 및 게이트전극(109)에 각각 도달하는 콘택트홀이 형성되며, 층간절연막(110) 상에는, 두께 2㎛의 알루미늄으로 이루어지며 콘택트홀을 메우는 소스전극 상부배선(111) 및 게이트전극 상부배선(112)이 형성된다. 이상과 같은 구조는, 예를 들어 일특개평 11-297712호 공보에 개시되어 있다.
그런데, 소스전극(108)으로는, 니켈이나 니켈실리사이드 혹은 이들의 혼합물이 통상 사용된다. 이는 니켈이나 니켈실리사이드가 n형 탄화규소와 오믹접촉하기 쉽다는 특성을 갖고 있기 때문이다. 이 구조의 예로서, 문헌 「SiC에 있어서의 소자형성 프로세스기술 현황」(오오노 도시유키(大野 俊之)저, 전자정보통신학회 논문지, 전자정보통신학회, 1998년 1월, 제 J81-C-II권, 제 1 호, p. 128-133)에, n형 탄화규소반도체의 소스전극 또는 드레인전극으로서 니켈을 이용하여, 아르곤이나 질소 등 불활성 가스 분위기에서 900℃ 이상의 열처리를 실시함으로써, 오믹특 성을 얻는 방법이 개시되어 있다. 또 층간절연막(110)으로서, 두께 1㎛ 정도의 산화실리콘막이 통상 이용된다. 산화실리콘은 절연파괴전압이 높으며, 또 CVD 등으로 용이하게 성막시킬 수 있기 때문이다.
그러나 상술한 구성의 반도체장치에서는, 층간절연막(110)을 퇴적시켰을 때, 소스전극(108)을 구성하는 니켈과 층간절연막(110)인 산화실리콘의 밀착성이 나빠, 소스전극 상의 산화실리콘이 박리돼버린다는 문제가 발생했다. 이와 같은 문제에 대해, 예를 들어 일특개 2002-093742호 공보에는, 니켈과 산화실리콘에 레지스트마스크를 형성하여, 층간절연막에 비어홀을 형성하기 위한 에칭을 실시하는 공정에서, 오버에칭을 실시함으로써 레지스트마스크의 개구 폭보다 큰 폭의 비어홀을 형성한다. 그 후, 동일한 레지스트마스크를 이용하여 비어홀에 니켈을 식각(lift off)함으로써 비어홀의 측벽과 니켈막 사이에 틈새를 형성한다.
또 일특개평 10-125620호 공보에는, 산화실리콘과 니켈배선 사이에 메탈장벽을 형성함으로써 니켈배선이 박리되는 것을 방지하는 방법이 개시되어 있다.
그러나 비어홀과 소스전극 사이에 틈새를 형성하는 방법으로는, 이 틈새로 수분이 흡수되기 쉬우며, 또 기계적 강도도 저하된다는 문제가 발생해버린다. 또한 메탈장벽을 형성하는 방법에서도, 니켈전극과 기판 사이에 오믹접촉을 형성하기 위한 1000℃ 정도에서의 열처리를 층간절연막 형성 후에 실시하게 되어, 콘택트홀 내에서 층간절연막과 접하는 니켈이 층간절연막과 반응해버려 신뢰성을 잃는다는 문제가 발생해버린다.
본 발명은, 이와 같은 문제를 발생시키는 일없이 전극과 층간절연막 사이의 밀착성을 향상시키는 수단을 강구함으로써, 신뢰성 높은 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 탄화규소 반도체장치는, 탄화규소로 이루어지는 반도체층과, 상기 반도체층 상에 형성된 전극과, 상기 전극 상에 형성된 층간절연막과, 상기 층간절연막을 관통하여 상기 전극에 도달하는 배선을 구비하며, 상기 전극은, 상기 반도체층에 접하는 제 1 전극부와, 상기 제 1 전극부와 상기 층간절연막 사이에 개재하는 제 2 전극부를 가지며, 상기 제 2 전극부는 상기 제 1 전극부의 상면 및 측면을 피복한다. 여기서 제 2 전극부는 제 1 전극부보다 층간절연막과의 밀착성이 높은 재료로 이루어지는 것이 바람직하다.
이로써 제 2 전극부를 층간절연막과 접촉시킬 수 있으므로, 제 1 전극부와 층간절연막의 밀착성이 나쁠 경우에도, 층간절연막이 박리되기 어렵게 할 수 있어, 파손도 발생하기 어렵게 할 수 있다. 또 이 구조에서는, 전극과 층간절연막 사이에 틈새는 생기지 않으므로, 그 틈새로 수분이 흡수되거나 기계적 강도가 저하되는 등의 문제도 발생하지 않는다.
또, 상기 제 2 전극부가 상기 제 1 전극부의 상면 및 측면을 피복함으로써 층간절연막과 제 1 전극부가 일체 접촉하지 않으므로 밀착성을 더욱 높일 수 있다.
상기 제 1 전극부는, 상기 반도체층과 오믹접촉해도 된다.
상기 제 1 전극부는, Ni을 함유해도 된다. 이들의 경우에는, 탄화규소로 이 루어지는 반도체층과 양호한 오믹접촉을 형성할 수 있으므로, 낮은 콘택트저항을 실현할 수 있다.
상기 제 2 전극부는, Al, Ti 및 Cr 중 적어도 한 개를 함유하는 것이 바람직하며, 상기 층간절연막은 산화실리콘으로 이루어지는 것이 바람직하다. 이 경우에는 Al, Ti 및 Cr과 산화실리콘의 밀착성이 높으므로, 높은 효과를 얻을 수 있다.
상기 반도체층의 상방에는 게이트전극이 형성돼도 된다.
상기 제 2 전극부는 상기 게이트전극과 동일한 재료로 이루어져도 되며, 이 경우에는 제조공정을 증가시키는 일없이, 본 발명의 구조를 얻을 수 있다.
본 발명의 탄화규소 반도체장치는, 이중주입형 MOSFET라도 된다. 이 경우의 구체적 구조로서, 상기 반도체층은, 제 1 도전형 불순물을 포함하는 고저항층이며, 상기 반도체층의 하면 상에 형성되고, 상기 반도체층보다 제 1 도전형의 불순물농도가 높은 반도체기판과, 상기 고저항층 중의 상부에 형성되며, 제 2 도전형 불순물을 포함하는 복수의 웰 영역과, 상기 웰 영역 중의 상부에 형성된 제 2 도전형의 콘택트영역과, 상기 복수의 웰 영역 상부 중 상기 콘택트영역 양 측방에 형성된 제 1 도전형의 소스영역과, 상기 고저항층 중 상기 복수의 웰 영역 사이에 위치하는 영역의 상방에 형성된 게이트절연막과, 상기 반도체기판의 하면 상에 형성된 드레인전극을 추가로 구비하고, 상기 전극은 상기 콘택트영역 상에서 상기 소스영역 일부 상에 걸쳐 형성된 소스전극이며, 상기 게이트전극은 상기 게이트절연막 상에 형성된다.
이중주입형 MOSFET가 축적형일 경우에, 상기 고저항층 중의 상부에는 축적형 채널층이 추가로 형성되며, 상기 게이트절연막은 상기 축적형채널층 상에 형성된다.
또 본 발명의 탄화규소 반도체장치는, 트렌치형 MOSFET라도 된다. 이 경우의 구체적 구조로서, 상기 반도체층은, 제 2 도전형의 불순물을 포함하는 베이스층이며, 상기 반도체층 하면 상에 형성되고, 제 1 도전형의 불순물을 포함하는 드리프트층과, 상기 드리프트층 하면 상에 형성된 반도체기판과, 상기 베이스층을 관통하여 상기 드리프트층에 도달하는 트렌치와, 상기 트렌치 측면 상에 형성된 게이트절연막과, 상기 베이스층 중의 상부에 형성된 제 2 도전형 콘택트영역과, 상기 베이스층 상부 중 상기 콘택트영역의 양 측방에 형성된 소스영역과, 상기 반도체기판 하면 상에 형성된 드레인전극을 추가로 구비하며, 상기 전극은 상기 콘택트영역 상에서 상기 소스영역 일부 상에 걸쳐 형성된 소스전극이고, 상기 게이트전극은 상기 게이트절연막 상에 형성된다.
또한 본 발명의 탄화규소 반도체장치는, 횡형 MOSFET라도 된다. 이 경우의 구체적 구조로서, 상기 반도체층은, 제 2 도전형의 불순물을 포함하는 베이스층이며, 상기 베이스층 하면 상에 형성된 반도체기판과, 상기 베이스층 상부에 서로 거리를 두고 형성된 제 1 도전형의 소스영역 및 드레인영역과, 상기 베이스층 중 상기 소스영역과 상기 드레인영역 사이에 위치하는 영역 상에 형성된 게이트절연막을 추가로 구비하고, 상기 전극은, 상기 소스영역 상에 형성된 소스전극 또는 상기 드레인영역 상에 형성된 드레인전극이며, 상기 게이트전극은 상기 게이트절연막 상에 형성된다.
또 본 발명의 탄화규소 반도체장치는, MESFET라도 된다. 이 경우의 구체적 구조로서, 상기 반도체층은, 제 1 도전형의 불순물을 포함하는 드리프트층이며, 상기 드리프트층 하면 상에 형성된 반도체기판과, 상기 드리프트층 상부에 서로 거리를 두고 형성된 제 1 도전형 소스영역 및 드레인영역을 추가로 구비하고, 상기 전극은, 상기 소스영역 상에 형성된 소스전극 또는 상기 드레인영역 상에 형성된 드레인전극이며, 상기 게이트전극은 상기 드리프트층 중 상기 소스영역과 상기 드레인영역 사이에 위치하는 영역 상에 형성된다.
또한 본 발명의 탄화규소 반도체장치는, 정전유도형 트랜지스터라도 된다. 이 경우의 구체적 구조로서, 상기 반도체층은, 제 1 도전형의 불순물을 포함하며, 메사를 갖는 드리프트층이고, 상기 드리프트층 하면 상에 형성된 반도체기판과, 상기 드리프트층의 상기 메사 상부에 형성된 제 1 도전형 소스영역을 추가로 구비하고, 상기 전극은, 상기 드리프트층의 상기 메사 상면 상에, 상기 소스영역과 접하여 형성된 소스전극이며, 상기 게이트전극은 상기 드리프트층 상의 상기 메사 측면 상에서 상기 메사 양 측방에 위치하는 부분에까지 걸쳐 형성된다.
상기 탄화규소 반도체장치는 JFET라도 된다. 이 경우의 구체적 구조로서, 상기 반도체층은, 제 1 도전형의 불순물을 포함하는 드리프트층이고, 상기 드리프트층 하면 상에 형성된 반도체기판과, 상기 드리프트층의 상부 중 일부에 형성된 제 1 도전형 소스영역과, 상기 드리프트층의 상부 중 상기 소스영역 양 측방에 상기 소스영역과 거리를 두고 형성된 제 2 도전형 게이트영역을 추가로 구비하며, 상기 전극은 상기 소스영역 상에 형성된 소스전극이고, 상기 게이트전극은 상기 게이트 영역 상에 형성된다.
본 발명의 탄화규소 반도체장치 제조방법은, 탄화규소로 이루어지는 반도체층과 상기 반도체층 상에 형성된 전극을 갖는 소자를 구비하는 탄화규소 반도체장치 제조방법으로서, 상기 반도체층 상에, 상기 전극 일부가 될 제 1 전극부를 형성하는 공정(a)과, 상기 공정(a) 후에, 상기 제 1 전극부 중 적어도 일부를 피복하여 상기 전극의 일부가 될 제 2 전극부를 형성하는 공정(b)과, 상기 공정(b) 후에, 상기 반도체층 상에 상기 전극을 피복하는 층간절연막을 형성하는 공정(c)과, 상기 공정(c) 후에, 상기 층간절연막을 관통하여 상기 전극에 도달하는 홀을 형성하는 공정(d)과, 상기 공정(d) 후에, 상기 홀을 도체로 매입함으로써 배선을 형성하는 공정(e)을 구비하며, 상기 공정(b)에서는 상기 제 1 전극부의 상면 및 측면을 완전히 피복하는 상기 제 2 전극부를 형성한다.
이로써 제 2 전극부를 층간절연막과 접촉시킬 수 있으므로, 이 제조방법에 의해 얻어진 반도체장치에서는, 제 1 전극부와 층간절연막의 밀착성이 나쁜 재료로 구성되어도, 층간절연막이 쉬이 박리되지 않으며, 파손도 발생하기 어려워진다. 또 이 제조방법으로 얻어진 반도체장치에서는, 전극과 층간절연막 사이에 틈새는 생기기 않으므로, 그 틈새로 수분이 흡수되거나 기계적 강도가 저하되는 등의 문제도 발생하지 않는다. 또한 제 1 전극부와 반도체층을 오믹접촉시키기 위해서는, 제 1 전극부를 형성한 후에 고온에서의 열처리를 실시할 필요가 있다. 종래에는, 층간절연막을 형성한 후에 전극을 형성하여 열처리를 하는 경우가 있었으며, 이 경우에는 열처리 시에 전극이 층간절연막과 반응해버린다는 문제가 있었다. 그러나 본 발명에서는, 층간절연막을 형성하는 공정(c) 전에 상기 열처리를 미리 해둘 수 있으므로 이와 같은 문제를 회피할 수 있다. 또, 공정(b)에서는 상기 제 1 전극부의 상면 및 측면을 완전히 피복함으로써 제 1 전극부와 층간절연막이 접촉하지 않으므로, 밀착성을 더욱 높일 수 있다. 또 층간절연막에 홀을 형성할 때, 제 1 전극부 위는 제 2 전극부에 의해 피복되므로, 제 1 전극부가 제거되는 것을 방지할 수 있다.
상기 공정(b)에서는, 상기 제 1 전극부 중 적어도 일부를 피복하며 상기 반도체층 상방으로 이어지는 도체막을 형성한 후에, 상기 도체막의 패터닝을 실시함으로써, 상기 제 2 전극부와 게이트전극을 동시에 형성할 수 있다. 이와 같이 제 2 전극부를 형성하면, 종래보다 공정 수를 증가시키는 일없이 본 발명의 반도체장치를 얻을 수 있다.
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제 1 전극부는 니켈을 포함해도 된다. 이 경우에는, 탄화규소로 이루어지는 반도체층과 양호한 오믹 접합을 형성할 수 있으므로, 낮은 콘택트저항을 실현할 수 있다.
상기 제 2 전극부는, Al, Ti 및 Cr 중 적어도 한 개를 함유하는 것이 바람직하며, 상기 층간절연막은 산화실리콘으로 이루어지는 것이 바람직하다. 이 경우에는 Al, Ti 및 Cr과 산화실리콘의 밀착성이 높으므로, 높은 효과를 얻을 수 있다.
상기 소자는 이중주입형 MOSFET, 트렌치형 MOSFET, 횡형 MOSFET, MESFET, 정전유도형 트랜지스터, 또는 JFET이라도 된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련 한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
(제 1 실시예)
이하에, 본 발명에 관한 탄화규소 반도체장치의 일례인 이중주입형 MOSFET에 대해 도면을 이용하여 상세히 설명하기로 한다. 도 1은 본 발명의 제 1 실시예에 관한 반전형의 이중주입형 MOSFET 구조를 나타내는 단면도이다.
도 1에 나타내는 바와 같이, 본 실시예의 이중주입형 MOSFET에서는, n형 도핑농도가 1×1018㎝-3 이상인 저저항 탄화규소기판(1) 상에, n형 도핑농도가 1×10 15㎝-3∼1×1016㎝-3인 고저항층(2)이 적층된다. 고저항층(2)의 표층에는, p형 도핑농도가 예를 들어 1×1016㎝-3∼1×1017㎝-3인 웰 영역(3)이 형성되며, 웰 영역(3) 내부에는, p형 도핑농도가 1×1018㎝-3 이상의 p+콘택트영역(4)과, n형 도핑농도가 1×10 19㎝-3 전후인 소스영역(5)이 형성된다.
p+콘택트영역(4)과, p+콘택트영역(4)의 양 측방에 위치하는 소스영역(5) 일부에는, p+콘택트영역(4) 및 소스영역(5)과 오믹접촉하며, 니켈과 니켈실리사이드로 이루어지는 제 1 소스전극(8)이 형성된다. 그리고 제 1 소스전극(8) 측면 및 상면을 피복하도록, 알루미늄으로 이루어지는 제 2 소스전극(9)이 적층된다. 여기서 제 2 소스전극(9)은, 제 1 소스전극(8) 상면을 완전히 피복하지 않아도 된다. 즉 제 1 소스전극(8)과 층간절연막(11)이 직접 접촉하지 않도록, 이들 사이에 개재하 면 된다.
제 2 소스전극(9)의 재질로는, 층간절연막(11)과의 밀착성이 좋은 금속이 선택된다. 상술한 바와 같이, 층간절연막(11)이 산화실리콘일 경우에는, 제 2 소스전극(9)으로서 알루미늄, 티탄 또는 크롬을 이용하는 것이 바람직하다. 이들 이외의 재질이라도, 제 1 소스전극(8)보다 층간절연막(11)과의 밀착성이 우수한 재질이라면, 본 발명의 효과를 얻을 수 있다.
탄화규소기판(1) 이면의 전면에는, 탄화규소기판(1)과 오믹 접촉하는 니켈로 된 드레인전극(7)이 형성된다.
2 개의 웰 영역(3) 사이에 끼이는 고저항층(2) 상에서, 이 2 개의 웰 영역(3) 중 소스영역(5) 단부 상까지 걸쳐, 게이트절연막(6)이 형성된다. 그리고 게이트절연막(6) 상에는 알루미늄으로 된 게이트전극(10)이 형성된다.
고저항층(2), 웰 영역(3), 소스영역(5) 및 p+콘택트영역(4) 상에는 층간절연막(11)이 퇴적된다. 층간절연막(11)에는, 제 2 소스전극(9) 및 게이트전극(10)에 각각 도달하는 콘택트홀(12)이 형성된다. 그리고 층간절연막(11) 상에는, 콘택트홀(12)을 메우는, 두께 2㎛의 알루미늄으로 된 소스전극 상부배선(13) 및 게이트전극 상부배선(14)이 형성된다.
도 1에 나타내는 바와 같은 반도체장치에 있어서, 전류는 소스전극 상부배선(13)에서 제 2 소스전극(9) 및 제 1 소스전극(8)을 통과하여 소스영역(5)을 흐르며, 게이트전극(10) 아래에 형성되는 채널을 지나, 고저항층(2) 및 탄화규소기판(1)을 통과하여 드레인전극(7)으로 흘러간다.
다음으로, 도 1에 나타내는 바와 같은 탄화규소 반도체장치의 제조방법에 대해, 도 2의 (a)∼(i)를 참조하면서 설명한다. 도 2의 (a)∼(i)는 본 발명 제 1 실시예의 반도체장치 제조공정을 나타내는 단면도이다.
우선 도 2의 (a)에 나타내는 공정에서, (0001)면에서 <11-20>방향을 향해 8도 오프된 주면을 가지며, n형 도핑농도가 1×1018㎝-3∼1×1019㎝-3 인 탄화규소기판(1)을 준비하고, 그 위에 n형의 고저항층(2)을 10㎛ 이상의 두께만큼 에피택셜 성장시킨다.
다음으로, 예를 들어 원료가스로서 실란(SiH4)과 프로판(C3H8)을, 캐리어가스로서 수소(H2)를, 도펜트가스로서 질소(N2)가스를 이용하여 열CVD를 실시함으로써, 탄화규소기판(1)보다 도핑농도가 낮은 고저항층(2)을 에피택셜 성장시킨다. 예를 들어, 600V 내압의 MOSFET를 제조하는 것이라면, 고저항층(2)의 도핑농도는 1×1015㎝-3∼1×1016㎝-3이며, 두께를 10㎛ 이상으로 하는 것이 바람직하다.
다음으로, 도 2의 (b)에 나타내는 공정에서, CVD법으로 고저항층(2) 상에 두께 3㎛의 실리콘산화막으로 된 주입마스크(도시 생략)를 퇴적시키고, 포토리소그래피 및 드라이에칭으로 개구(도시 생략)를 형성한다. 그 후, 주입결함을 저감하기 위해 기판을 500℃ 이상의 고온으로 유지시켜, 주입마스크(도시 생략) 상으로부터, 알루미늄 또는 붕소를 이온 주입함으로써, 고저항층(2) 상부에 p형 웰 영역(3)을 형성한다. 웰 영역(3)의 도핑농도는 통상 1×1015㎝-3 전후에서 1×1017㎝ -3까지의 범 위이며, 그 깊이는 핀치오프되지 않도록 1㎛ 전후로 한다. 그 후 주입마스크를 불산으로 제거한다.
이어서 기판 상에, 웰 영역(3) 표층 중 일부를 노출시키는 개구를 갖는 마스크(도시 생략)를 형성하고, p형 이온을 주입함으로써, 두께 300nm이며 도핑농도가 1×1018㎝-3 이상의 p+콘택트영역(4)을 형성한다. 이 p+콘택트영역(4)의 불순물농도를 웰 영역(3)보다 고농도로 함으로써, p+콘택트영역(4)과, 후에 형성하는 전극이 오믹 접촉하기 쉬워진다. 그 후, 아르곤 등의 불활성가스 중에서, 1700℃ 전후의 온도로 30 분간 활성화 어닐링을 실시한다.
다음, 도 2의 (c)에 나타내는 공정에서, 기판 상에 실리콘산화막으로 된 주입마스크(도시 생략)를 1㎛ 두께로 퇴적시키고, 포토리소그래피 및 드라이에칭으로 웰 영역(3) 중 p+콘택트영역(4) 주위에 위치하는 부분 상에 개구(도시 생략)를 형성한다. 그리고 주입결함을 저감하기 위해 기판을 500℃ 이상의 고온으로 유지시킨 상태에서 질소 또는 인을 이온 주입함으로써, 깊이 300nm이며 도핑농도가 1×1019㎝-3의 소스영역(5)을 형성한다. 그 후 주입마스크를 불산으로 제거하고, 아르곤 등의 불활성가스 중에서, 1700℃ 정도의 온도로 30 분간 활성화 열처리를 실시한다.
다음에, 도 2의 (d)에 나타내는 공정에서, 기판을 석영관 내에 유지시키고, 석영관 내를 1100℃ 온도로 유지시킨 상태로 버블링한 산소를 유량 2.5SLM(l/s)으로 도입하여 3 시간의 열산화를 실시한다. 이로써 고저항층(2) 표면상에, 게이트절 연막(6)으로서 두께 약 40nm의 실리콘산화막을 성장시킨다.
다음으로, 도 2의 (e)에 나타내는 공정에서, 기판 표면상에, 두께 200nm의 니켈로 된 드레인전극(7)을 증착시킨다. 또 포토리소그래피 및 불산으로 게이트절연막(6) 중 일부를 제거함으로써, p+콘택트영역(4) 및 소스영역(5)의 표면 일부를 노출시킨다. 그 후 리프트오프법으로, p+콘택트영역(4) 및 소스영역(5) 일부의 양쪽에 접촉하는 니켈로 된 제 1 소스전극(8)을 형성한다.
그 다음, 제 1 소스전극(8) 및 드레인전극(7)의 오믹 특성을 얻기 위해, 질소 등의 불활성가스 분위기 중에서 1000℃ 정도에서 2 분간 열처리한다. 이 열처리에 의해, 니켈이 탄화규소와 반응하여 니켈 중 일부 또는 전부가 니켈실리사이드가 된다.
다음에, 도 2의 (f)에 나타내는 공정에서, 기판 상에 게이트절연막(6) 및 제 1 소스전극(8)을 피복하는 두께 200nm의 알루미늄막(16)을 증착한다. 그 후, 알루미늄막(16) 상에, 통상의 포토리소그래피를 실시함으로써, 게이트절연막(6) 및 제 1 소스전극(8) 상을 피복하는 레지스트패턴(17)을 형성한다.
여기서, 제 2 소스전극(9)을 형성하는 포토리소그래피의 위치조정 정밀도를 생각하면, 제 2 소스전극(9)은 제 1 소스전극(8)보다 적어도 1㎛ 이상 넓게 형성하는 것이 바람직하다. 이와 같이 함으로써, 1㎛의 위치조정 편차가 생겨도, 제 1 소스전극(8)의 상면 및 측면을 제 2 소스전극(9)으로 피복할 수 있다.
다음으로, 도 2의 (g)에 나타내는 공정에서, 염소계 가스를 이용한 RIE에 의해 알루미늄막(16)(도 2의 (f)에 도시)을 패터닝한다. 이로써 게이트절연막(6) 상 에 게이트전극(10)을 형성함과 동시에, 게이트전극(10)과 동일재료인 알루미늄으로 이루어지며, 제 1 소스전극(8)의 상면 및 측면을 완전히 피복하는 제 2 소스전극(9)을 형성한다.
다음에, 도 2의 (h)에 나타내는 공정에서, 기판상에, 제 2 소스전극(9) 및 게이트전극(10)을 피복하는 두께 1㎛의 실리콘산화막으로 된 층간절연막(11)을 형성한다. 그 후 CF4나 CHF4 등의 불화탄소계 가스를 이용한 RIE를 실시함으로써, 층간절연막(11)에 제 2 소스전극(9) 및 게이트전극(10)에 도달하는 콘택트홀(12)을 개구한다. 이 때 제 2 소스전극(9) 및 게이트전극(10)의 재료인 알루미늄이 에칭스토퍼의 역할을 한다.
다음으로 도 2의 (i)에 나타내는 공정에서, 스퍼터링법 등을 실시함으로써, 층간절연막(11) 상에 두께 2㎛의 알루미늄막(도시 생략)을 형성한다. 그 후 통상의 습식에칭을 실시함으로써, 알루미늄막을 패터닝하여, 콘택트홀(12)을 메우고 층간절연막(11) 상으로 이어지는 상부배선(소스전극 상부배선(13) 및 게이트전극 상부배선(14))을 형성한다. 소스전극 상부배선(13)은 복수 셀의 소스전극(도시 생략)에 접속되며, 게이트전극 상부배선(14)은 복수 셀의 게이트전극(도시 생략)에 접속된다.
본 실시예에서는, 제 1 소스전극(8)을 니켈로 형성함으로써, 소스영역(5)과의 콘택트저항을 1×10-5Ωㆍ㎝2 이하로 할 수 있다. 이와 동시에, 제 2 소스전극(9)을 제 1 소스전극(8)과 층간절연막(11) 사이에 개재시킴으로써, 밀착성 이 나쁜 제 1 소스전극(8)의 니켈과 층간절연막(11)의 실리콘산화막을 접촉시키지 않아도 된다. 그리고 제 2 소스전극(9)을 구성하는 알루미늄, 티탄 또는 크롬은, 실리콘산화막과의 밀착성이 높기 때문에, 층간절연막(11)이 쉬이 박리되지 않게 할 수 있어, 파손도 발생하기 어렵게 할 수 있다. 또 이 구조에서는 제 2 소스전극(9)과 층간절연막(11) 사이에 틈새는 발생하지 않으므로, 그 틈새로 수분이 흡수되거나 기계적 강도가 저하되는 등의 문제도 발생하지 않는다.
또 제 1 소스전극(8)과 소스영역(5)을 오믹 접촉시키기 위해서는, 제 1 소스전극(8)을 형성한 후에 고온에서의 열처리를 할 필요가 있다. 종래는, 층간절연막을 형성한 후에 소스전극을 형성하고 열처리를 하는 경우도 있으며, 이 경우에는, 열처리 시에 소스전극의 니켈이 층간절연막이나 게이트절연막과 반응해버리는 문제가 있었다. 그러나 본 발명에서는 층간절연막(11)을 형성하는 공정 전에 상기 열처리를 해둘 수 있으므로, 이와 같은 문제를 회피할 수 있다.
또한 제 2 소스전극(9)을 게이트전극(10)과 동일 공정에서 형성할 수 있으므로, 종래보다 공정 수나 제조원가가 증가하는 일도 없다.
또 알루미늄막(16)을 패터닝하여 제 2 소스전극(9)을 형성할 때는, 제 2 소스전극(9)이 될 영역 위가 레지스트패턴(17)으로 피복된다. 이로써 제 2 소스전극(9) 표면이 부식재로 부식되거나 오염될 가능성은 없다.
또한 층간절연막(11)에 콘택트홀(12)을 형성할 때, 제 1 소스전극(8) 위가 제 2 소스전극(9)으로 피복되므로, 제 1 소스전극(8)이 제거되는 것을 방지할 수 있다.
여기서 본 실시예에서는, 게이트전극(10)의 재질로서 알루미늄을 채용하지만, 본 발명에서는 다른 금속재료를 사용해도 된다. 구체적으로는, 불화탄소계의 가스에 의한 RIE 에칭률이 작고, 또 산화실리콘막과의 밀착성이 좋은 금속이 바람직하며, 예를 들어 구리(Cu)라도 된다. 일반적으로 구리는 RIE에 의한 에칭이 어려우므로, 예를 들어 염화 제 2 철 수용액 등을 부식재로 하는 습식에칭을 이용하여 성형하면 된다.
또 본 실시예에서는 n채널 MOSFET의 예를 나타내지만, 본 발명은 p형 탄화규소 기판 상에, p형 고저항층을 에피택셜 성장시켜, n형 웰 영역을 형성하는 p채널 MOSFET에도 적용할 수 있다. 이 경우에도 마찬가지 효과가 얻어진다.
(제 2 실시예)
상술한 제 1 실시예에서는, 반전형 이중주입형 MOSFET를 예로 들어 설명했지만, 본 실시예에서는 축적형 이중주입형 MOSFET를 예로 들어 설명한다. 도 3은 본 발명의 제 2 실시예에 관한 축적형 이중주입형 MOSFET의 구조를 나타내는 단면도이다.
본 실시예에 있어서 제 1 실시예와 다른 점은, 게이트절연막(6)과 고저항층(2) 및 웰 영역(3) 사이에 축적형채널층(15)을 형성하는 점이다. 탄화규소반도체의 열산화막에는 탄소가 잔류하므로, 게이트절연막(6)과 탄화규소로 이루어지는 고저항층(2)의 계면에는, 결함이 다수 존재하여 채널 이동도가 낮다. 그러나 축적형 MOSFET의 경우, 반전형 MOSFET보다 계면에서 떨어진 영역에서 전류를 보낼 수 있으므로, 채널이동도가 향상된다. 이하에 상세하게 설명한다.
도 3에 나타내는 바와 같이, 본 실시예의 이중주입형 MOSFET에서는, n형 도핑농도가 1×1018㎝-3 이상인 저저항 탄화규소기판(1) 상에, n형 도핑농도가 1×10 15㎝-3∼1×1016㎝-3의 고저항층(2)이 적층된다. 고저항층(2) 표층에는 n형 도핑농도가 1×1016㎝-3∼5×1017㎝-3 이상이며, 깊이 0.2㎛ 전후의 축적형채널층(15)이 형성된다. 이와 같은 축적형채널층(15)은, 고저항층(2)과 마찬가지 열 CVD 등의 방법으로, 웰 영역(3)을 포함하는 고저항층(2)의 표층 전면에 형성된다.
또 고저항층(2)의 표층 중 일부에는, p형 도핑농도가 1×1016㎝-3∼1×1018㎝ -3인 웰 영역(3)이 형성되며, 웰 영역(3) 내부에는, p형 도핑농도가 1×1018㎝-3 이상의 소스영역(5)과, 소스영역(5)으로 둘러싸이는 영역에 위치하며, p형 도핑농도가 1×1019㎝-3 전후인 p+콘택트영역(4)이 형성된다.
p+콘택트영역(4)과, p+콘택트영역(4) 양 측방에 위치하는 소스영역(5)의 일부에는, p+콘택트영역(4) 및 소스영역(5)과 오믹접촉하며, 니켈 또는 니켈실리사이드로 된 제 1 소스전극(8)이 형성된다. 그리고 제 1 소스전극(8) 측면 및 상면을 피복하도록, 알루미늄으로 된 제 2 소스전극(9)이 적층된다. 여기서 제 2 소스전극(9)은, 제 1 소스전극(8) 상면을 완전히 피복하지 않아도 된다. 즉 제 1 소스전극(8)과 층간절연막(11)이 직접 접촉하지 않도록 이들 사이에 개재하면 된다.
제 2 소스전극(9)의 재질로는, 층간절연막(11)과의 밀착성이 좋은 금속이 선택된다. 상술한 바와 같이 층간절연막(11)이 산화실리콘일 경우에는, 제 2 소스전극(9)으로서 알루미늄, 티탄 또는 크롬을 이용하는 것이 바람직하다. 이들 이외의 재질이라도, 제 1 소스전극(8)보다 층간절연막(11)과의 밀착성이 우수한 재질이라면 본 발명의 효과를 얻을 수 있다.
탄화규소기판(1)의 이면 전면에는, 탄화규소기판(1)과 오믹접촉하는 니켈로 된 드레인전극(7)이 형성된다.
2 개의 웰 영역(3) 사이에 끼이는 축적형채널층(15) 위로부터, 이 2 개의 웰 영역(3) 일부 위에 걸쳐 게이트절연막(6)이 형성된다. 그리고 게이트절연막(6) 상에는 알루미늄으로 된 게이트전극(10)이 형성된다.
축적형채널층(15) 및 웰 영역(3) 상에는 층간절연막(11)이 퇴적된다. 층간절연막(11)에는 제 2 소스전극(9) 및 게이트전극(10)에 각각 도달하는 콘택트홀(12)이 형성된다. 그리고 층간절연막(11) 상에는, 콘택트홀(12)을 매입하는, 두께 2㎛의 알루미늄으로 된 소스전극 상부배선(13) 및 게이트전극 상부배선(14)이 형성된다. 소스전극 상부배선(13)은 복수 셀의 소스전극(도시 생략)에 접속되며, 게이트전극 상부배선(14)은 복수 셀의 게이트전극(도시 생략)에 접속된다.
도 3에 나타내는 바와 같은 반도체장치에 있어서, 전류는 소스전극 상부배선(13)으로부터 제 2 소스전극(9) 및 제 1 소스전극(8)을 통과하여 소스영역(5)을 흐르며, 게이트전극(10) 아래의 축적형채널층(15)을 지나, 고저항층(2) 및 탄화규소기판(1)을 통해 드레인전극(7)으로 흘러간다.
본 실시예에서는, 제 1 실시예와 마찬가지 효과가 얻어짐과 더불어, 채널이동도의 가일층 향상이 가능해지므로, 온 저항을 더욱 저감시킬 수 있다.
그리고 상술한 설명에서는, 축적형채널층(15)으로서 n형 도팬트가 균일하게 분포된 것을 예로 하여 사용했지만, 본 실시예에서는 그 대신, 매우 얇은 고농도 도프층과 비도프층을 적층시킨 것을 이용해도 된다. 그 구체적인 구조로, 10nm의 두께를 가지며, 도핑농도가 5×1017㎝-3∼5×1018㎝-3의 도프층과, 40nm 전후의 두께를 가지며 의도적으로 도핑을 하지 않은 비도프층의 적층이 있다. 이와 같은 적층을 채널층으로 이용하면, 도프층에서 공급되는 캐리어가 결정성 높은 비도프층을 주행하므로, 이동도 향상이라는 점에서 보다 효과적이다.
또 본 실시예에서는 n채널 MOSFET의 예를 나타내지만, 본 발명은 p형 탄화규소기판 상에, p형 고저항층을 에피택셜 성장시키고, n형의 웰 영역을 형성하는 p채널 MOSFET에도 적용할 수 있어, 이 경우에도 마찬가지 효과가 얻어진다.
(제 3 실시예)
본 실시예에서는, 트렌치형 MOSFET에 대해 설명한다. 도 4는 본 발명의 제 3 실시예에 관한 트렌치MOSFET의 구조를 나타내는 단면도이다.
도 4에 나타내는 바와 같이, 본 실시예의 트렌치형 MOSFET에서는, (0001)면에서 8도 오프된 주면을 가지며, 저저항의 n형 4H-SiC으로 된 기판(21) 상에, n형 SiC으로 된 드리프트층(22)과, p형 SiC으로 된 베이스층(23)을 갖는 반도체층(34)이 형성된다. 예를 들어 600V 내압의 MOSFET일 경우, 드리프트층(22)의 캐리어농도 를 1×1015㎝-3∼1×1016㎝-3으로 하고, 두께를 6㎛∼20㎛로 한다. 그리고 베이스층(23)의 캐리어농도를 5×1015㎝-3∼1×1016㎝-3으로 하고, 두께를 2㎛∼5㎛로 한다.
반도체층(34)의 일부에는, 베이스층(23)을 관통하여 드리프트층(22)에까지 도달하는 트렌치(35)가 형성되며, 트렌치(35) 저면 및 측벽 상에는, 열산화막으로 된 두께 40nm 정도의 게이트절연막(26)이 형성된다. 그리고 게이트절연막(26)이 표면에 형성된 트렌치(35) 내부를 매입하여, 저저항의 폴리실리콘이나 금속으로 된 게이트전극(27)이 형성된다.
또 2 개의 트렌치(35) 사이에 위치하는 각 베이스층(23) 중앙부에는, 농도 1×1019㎝-3 이상의 p형 불순물을 함유하는 깊이 0.3㎛의 콘택트영역(25)이 형성된다. 그리고 콘택트영역(25) 양 측방에는, 트렌치(35) 내의 게이트절연막(26)에 접하며, 농도 1×1018㎝-3∼1×1020㎝-3의 N형 불순물을 함유하는, 깊이 0.3㎛의 소스영역(24)이 형성된다.
콘택트영역(25) 상에서 그 양 측방에 위치하는 소스영역(24) 상에 걸쳐, 두께 100nm의 니켈로 된 제 1 전극(29)이 형성된다. 여기서 제 1 전극(29)을 퇴적시킨 후에 1000℃ 정도의 온도로 RTA를 실시함으로써, 제 1 전극(29)과 소스영역(24)을 오믹접촉시킬 수 있다. 또 콘택트영역(25)에 함유되는 p형 불순물의 농도를 높게 함으로써, 제 1 전극(29)의 니켈과 콘택트영역(25)을 오믹접촉시킬 수 있다.
그리고 제 1 전극(29) 상면 중의 단부에서 측면 상에 걸쳐, 두께 150nm의 알루미늄으로 된 제 2 전극(30)이 형성된다. 여기서 제 2 전극(30)은, 제 1 전극(29)과 그 위쪽에 위치하는 층간절연막(31)이 직접 접하지 않도록, 이들 사이에 개재하는 것이 바람직하다. 물론 제 1 및 제 2 실시예에서 서술한 바와 같이, 본 실시예의 반도체장치에서도, 제 2 전극(30)이 제 1 전극(29) 중의 상면 전체를 피복해도 된다.
제 2 전극(30)의 재질로는, 층간절연막(31)과의 밀착성이 좋은 금속이 선택된다. 상술한 바와 같이, 층간절연막(31)이 산화실리콘일 경우에는, 제 2 전극(30)으로서 알루미늄, 티탄 또는 크롬을 이용하는 것이 바람직하다. 이들 이외의 재질이라도 제 1 전극(29)보다 층간절연막(31)과의 밀착성이 우수한 재질이라면, 본 발명의 효과를 얻을 수 있다.
그리고 반도체층(34) 상에는, 제 2 전극(30)과 게이트전극(27)을 피복하는, CVD산화막으로 된 두께 1.5㎛의 층간절연막(31)이 형성된다. 층간절연막(31)에는, 제 2 전극(30) 상면에 도달하는 콘택트홀(33)이 형성되며, 또 층간절연막(31) 상에는, 콘택트홀(33)을 매입하며 두께 3㎛의 알루미늄으로 된 상부배선(32)이 형성된다.
여기서 도 4에 나타내는 단면에는 나타나지 않지만, 층간절연막(31)에는 게이트전극(27)에 도달하는 콘택트홀(도시 생략)도 형성되어, 상부배선(32)에 의해 층간절연막(31) 상에 형성된 게이트전극패드(도시 생략)와 전기적으로 접속된다.
기판(21) 이면 상에는, 두께 200nm의 니켈로 된 드레인전극(28)이 형성된다. 여기서 드레인전극(28)을 형성한 후에, 1000℃의 온도로 RTA를 실시함으로써, 기판(21)과 드레인전극(28)을 오믹 접촉시킬 수 있다.
본 실시예에서는, 제 1 전극(29)을 니켈로 형성함으로써, 소스영역(24)과의 콘택트저항을 1×10-5Ωㆍ㎝2 이하로 할 수 있다. 이와 동시에, 제 2 전극(30)을 제 1 전극(29)과 층간절연막(31)과의 사이에 개재시킴으로써, 밀착성이 나쁜 제 1 전극(29)의 니켈과 층간절연막(31)의 실리콘산화막을 접촉시키지 않아도 된다. 그리고 제 2 전극(30)을 구성하는 알루미늄, 티탄 또는 크롬은 실리콘산화막과의 밀착성이 높으므로, 층간절연막(31)이 박리되기 어렵게 할 수 있어, 파손도 발생하기 어렵게 할 수 있다. 또 이 구조에서는, 제 2 전극(30)과 층간절연막(31) 사이에 틈새는 생기지 않으므로, 그 틈새로 수분이 흡수되거나 기계적 강도가 저하되는 등의 문제도 발생하지 않는다.
(제 4 실시예)
본 실시예에서는, 횡형 MOSFET에 대해 설명한다. 도 5는 본 발명의 제 4 실시예에 관한 횡형 MOSFET의 구조를 나타내는 단면도이다.
도 5에 나타내는 바와 같이, 본 실시예의 횡형 MOSFET에서는 (0001)면에서 8도 오프된 주면을 가지며, 저저항의 n형 4H-SiC으로 된 기판(41) 상에, 캐리어농도가 1×1015㎝-3∼1×1016㎝-3이며, 5㎛ 두께를 갖는 p형 베이스층(42)이 적층된다.
기판(41) 이면 상에는, 두께 200nm의 알루미늄으로 된 베이스전극(57)이 형성된다. 여기서 베이스전극(57)을 형성한 후에, 1000℃ 정도의 온도로 RTA를 실시 함으로써, 기판(41)과 베이스전극(57)을 오믹 접촉시킬 수 있다.
p형 베이스층(42) 중 표층에는, n형 불순물농도가 1×1018㎝-3 이상이며, 깊이가 0.3㎛의 소스영역(44) 및 드레인영역(45)이, 서로 거리를 두고 형성된다. 그리고 소스영역(44)과 드레인영역(45) 사이의 p형 베이스층(42)에는, 드레인영역(45)과 인접하는 드리프트층(43)이 형성된다. 드리프트층(43)은, 1×1014㎝-3∼1×1016㎝-3의 n형 불순물농도를 가지며, 그 깊이는 드레인영역(45)과 같은 정도이다. 드리프트층(43)이 형성됨으로써, 드레인영역(45) 근방의 전계집중을 완화시킬 수 있으므로, 내압을 향상시킬 수 있다.
p형 베이스층(42) 중 소스영역(44)과 드레인영역(45) 사이에 위치하는 영역 상에서, 소스영역(44)의 일부와 드레인영역(45) 일부의 위에까지 걸쳐, 두께 40nm의 열산화막으로 된 게이트절연막(46)이 형성된다. 게이트절연막(46) 상에는, 저저항의 폴리실리콘, 금속 또는 금속화합물로 된 게이트전극(47)이 형성된다.
소스영역(44) 상에는, 두께 100nm의 니켈로 된 제 1 전극(48)이 형성되며, 드레인영역(45) 상에도 마찬가지로, 두께 100nm의 니켈로 된 제 1 전극(50)이 형성된다. 여기서 제 1 전극(48, 50)을 형성한 후에, 1000℃ 정도의 RTA를 실시함으로써, 제 1 전극(48, 50)과 소스영역(44) 및 드레인영역(45)을 오믹접촉시킬 수 있다.
그리고 제 1 전극(48) 상면 및 측면 상에는, 제 1 전극(48)을 피복하도록 두께 150nm의 제 2 전극(49)이 형성되며, 제 1 전극(50) 상면 및 측면 상에도 마찬가 지로, 두께 150nm의 제 2 전극(51)이 형성된다. 여기서 제 2 전극(49, 51)은, 제 1 전극(48, 50) 상면을 완전히 피복하지 않아도 된다. 즉 제 1 전극(48, 50)과 층간절연막(52)이 직접 접촉하지 않도록 이들 사이에 개재하면 된다.
제 2 전극(49, 51)의 재질로는, 층간절연막(52)과의 밀착성이 좋은 금속이 선택된다. 상술한 바와 같이, 층간절연막(52)이 산화실리콘일 경우에는, 제 2 전극(49, 51)으로서 알루미늄, 티탄 또는 크롬을 이용하는 것이 바람직하다. 이들 이외의 재질이라도 제 1 전극(48, 50)보다 층간절연막(52)과의 밀착성이 우수한 재질이라면, 본 발명의 효과를 얻을 수 있다.
p형 베이스층(42) 상에는, 제 2 전극(49, 51) 및 게이트전극(47)을 피복하는, 두께 1.5㎛의 산화실리콘으로 된 층간절연막(52)이 형성된다.
층간절연막(52)에는, 제 2 전극(49, 51) 및 게이트전극(47)에 도달하는 콘택트홀(56a, 56b, 56c)이 형성되며, 또 층간절연막(52) 상에는, 각 콘택트홀(56a, 56b, 56c)을 매입하며 두께 3㎛의 알루미늄으로 된 소스전극패드(53), 게이트전극패드(55) 및 드레인전극패드(54)가 형성된다.
본 실시예에서는 제 1 전극(48, 50)을 니켈로 형성함으로써, 소스영역(44) 및 드레인영역(45)과의 콘택트저항을 1×10-5Ωㆍ㎝2 이하로 실현할 수 있다. 이와 동시에, 제 2 전극(49, 51)을 제 1 전극(48, 50)과 층간절연막(52)과의 사이에 개재시킴으로써, 밀착성이 나쁜 제 1 전극(48, 50)의 니켈과 층간절연막(52)의 실리콘산화막을 접촉시키지 않아도 된다. 그리고 제 2 전극(49, 51)을 구성하는 알루미 늄, 티탄 또는 크롬은 실리콘산화막과의 밀착성이 높으므로, 층간절연막(52)이 박리되기 어렵게 할 수 있어, 파손도 발생하기 어렵게 할 수 있다. 또 이 구조에서는, 제 2 전극(49, 51)과 층간절연막(52) 사이에 틈새가 생기지 않으므로, 그 틈새로 수분이 흡수되거나 기계적 강도가 저하되는 등의 문제도 발생하지 않는다.
(제 5 실시예)
본 실시예에서는, MESFET에 대해 설명한다. 도 6은 본 발명의 제 5 실시예에 관한 MESFET의 구조를 나타내는 단면도이다.
도 6에 나타내는 바와 같이, 본 실시예의 MESFET에서는 (0001)면에서 8도 오프된 주면을 가지며, 저저항의 n형 4H-SiC으로 된 기판(61) 상에, 캐리어농도가 1×1015㎝-3∼1×1016㎝-3이며, 5㎛∼10㎛ 두께를 갖는 n형 드리프트층(62)이 형성된다.
드리프트층(62) 중 표층에는, n형 불순물농도가 1×1017㎝-3 이며, 깊이가 0.3㎛의 소스영역(63) 및 드레인영역(64)이, 서로 거리를 두고 형성된다.
드리프트층(62) 중 소스영역(63)과 드레인영역(64) 사이에 위치하는 영역 상에는, 드리프트층(62)과 쇼트키 접촉하며, 니켈로 된 두께 200nm의 게이트전극(69)을 형성한다. 게이트전극(69)으로서, 니켈 이외에 티탄을 사용해도 된다. 가령 탄화규소 상에 니켈막을 형성한 후에 열처리를 실시하면 탄화규소와 니켈막은 오믹 접촉한다. 본 실시예에서는 다른 전극 등을 위한 열처리를 한 후에 게이트전극(69)을 형성하며, 그 후에는 열처리를 하지 않도록 하므로, 쇼트키 접촉된 채로의 상태가 유지된다.
그리고 소스영역(63) 상에는, 두께 100nm의 니켈로 된 제 1 전극(65)이 형성되며, 드레인영역(64) 상에도 마찬가지로, 두께 100nm의 니켈로 된 제 1 전극(67)이 형성된다. 여기서 제 1 전극(65, 67)을 형성한 후에, 1000℃ 정도의 RTA를 실시함으로써, 제 1 전극(65, 67)과 소스영역(63) 및 드레인영역(64)을 오믹 접촉시킬 수 있다.
제 1 전극(65, 67)과 게이트전극(69)의 상면 및 측면 상에는, 제 2 전극(66, 68, 70)이 형성된다. 여기서 제 2 전극(66, 68, 70)은, 제 1 전극(65, 67) 및 게이트전극(69)의 상면을 완전히 피복하지 않아도 된다. 즉 제 1 전극(65, 67) 및 게이트전극(69)과 층간절연막(71)이 직접 접촉하지 않도록 이들 사이에 개재하면 된다.
제 2 전극(66, 68, 70)의 재질로는, 층간절연막(71)과의 밀착성이 좋은 금속이 선택된다. 상술한 바와 같이, 층간절연막(71)이 산화실리콘일 경우에는, 제 2 전극(66, 68, 70)으로서 알루미늄, 티탄 또는 크롬을 이용하는 것이 바람직하다. 이들 이외의 재질이라도 제 1 전극(65, 67) 및 게이트전극(69)보다 층간절연막(71)과의 밀착성이 우수한 재질이라면, 본 발명의 효과를 얻을 수 있다.
드리프트층(62) 상에는, 제 2 전극(66, 68, 70)을 피복하도록, 두께 1.5㎛의 산화실리콘으로 된 층간절연막(71)이 형성된다. 층간절연막(71)에는, 제 2 전극(66, 68, 70)에 달하는 콘택트홀(75a, 75b, 75c)이 형성되며, 또 층간절연막(71) 상에는, 각 콘택트홀(75a, 75b, 75c)을 매입하며 두께 3㎛의 알루미늄으로 된 소스전극패드(72), 게이트전극패드(74) 및 드레인전극패드(73)가 형성 된다.
본 실시예에서는 제 1 전극(65, 67)을 니켈로 형성함으로써, 소스영역(63) 및 드레인영역(64)과의 콘택트저항을 1×10-5Ωㆍ㎝2 이하로 실현할 수 있다. 이와 동시에, 제 2 전극(66, 68, 70)을 제 1 전극(65, 67)과 층간절연막(71)과의 사이에 개재시킴으로써, 밀착성이 나쁜 제 1 전극(65, 67)의 니켈과 층간절연막(71)의 실리콘산화막을 접촉시키지 않아도 된다. 그리고 제 2 전극(66, 68, 70)을 구성하는 알루미늄, 티탄 또는 크롬은 실리콘산화막과의 밀착성이 높으므로, 층간절연막(71)이 박리되기 어렵게 할 수 있어, 파손도 발생하기 어렵게 할 수 있다. 또 이 구조에서는, 제 2 전극(66, 68, 70)과 층간절연막(71) 사이에 틈새는 생기지 않으므로, 그 틈새로 수분이 흡수되거나 기계적 강도가 저하되는 등의 문제도 발생하지 않는다.
그리고 게이트전극(69)은 드리프트층(62)과 오믹 접촉시킬 필요는 없으므로, 게이트전극(69)을 층간절연막(71)과의 밀착성이 나쁜 니켈 등의 금속으로 형성하지 않아도 된다. 그러나 다른 재질로 형성할 경우에도, 게이트전극(69)이 층간절연막(71)과 밀착성이 나쁜 재료로 될 경우에는, 그 위를 제 2 전극(70)으로 피복함으로써, 층간절연막(71)의 박리를 방지할 수 있다.
(제 6 실시예)
본 실시예에서는, 정전유도형 트랜지스터에 대해 설명한다. 도 7은 본 발명의 제 6 실시예에 관한 정전유도형 트랜지스터의 구조를 나타내는 단면도이다.
도 7에 나타내는 바와 같이, 본 실시예의 정전유도형 트랜지스터에서는 (0001)면에서 8도 오프된 주면을 가지며, 저저항의 n형 4H-SiC으로 된 기판(81) 상에, n형 SiC으로 된 드리프트층(82)이 적층된다. 예를 들어 600V 내압의 정전유도형 트랜지스터의 경우에는, 드리프트층(82)의 캐리어농도를 1×1015㎝-3∼1×1016 ㎝-3으로 한다. 드리프트층(82)에는, RIE 등으로 양 측방을 에칭함으로써 메사(87)가 형성된다. 메사(87)에서 드리프트층(82)의 두께는 6㎛∼20㎛이며, 측방 영역에서 패인 깊이는 수 ㎛이다.
메사(87)의 드리프트층(82) 표층에는, n형 불순물농도가 1×1018㎝-3 이며, 깊이가 0.3㎛의 소스영역(83)이 형성된다. 소스영역(83) 표면상에는, 두께 100nm의 니켈로 된 제 1 소스전극(84)이 형성된다. 제 1 소스전극(84)을 형성한 후에, 1000℃ 정도의 온도로 RTA를 실시함으로써, 소스영역(83)과 제 1 소스전극(84)을 오믹 접촉시킬 수 있다. 제 1 소스전극(84)의 상면 상 및 측면 상에는, 두께 150nm의 제 2 소스전극(85)이 형성된다. 여기서 제 2 소스전극(85)은, 제 1 소스전극(84) 상면을 완전히 피복하지 않아도 된다. 즉 제 1 소스전극(84)과 층간절연막(88)이 직접 접촉하지 않도록 이들 사이에 개재하면 된다.
여기서 제 2 소스전극(85)의 재질로는, 층간절연막(88)과의 밀착성이 좋은 금속이 선택된다. 상술한 바와 같이, 층간절연막(88)이 산화실리콘일 경우에는, 제 2 소스전극(85)으로서 알루미늄, 티탄 또는 크롬을 이용하는 것이 바람직하다. 이들 이외의 재질이라도 제 1 소스전극(84)보다 층간절연막(88)과의 밀착성이 우수한 재질이라면, 본 발명의 효과를 얻을 수 있다.
드리프트층(82) 중 메사(87)의 측벽이 될 부분의 위에서 메사(87) 측방에 위치하는 평탄한 영역 상에 걸쳐, 두께 200nm의 티탄으로 된 게이트전극(86)이 형성된다. 게이트전극(86)은, 드리프트층(82)과 쇼트키 접촉한다. 게이트전극(86)으로서 티탄을 이용할 경우에는, 드리프트층(82)과 쇼트키 접촉하기 쉬우며, 또 산화실리콘으로 된 층간절연막(88)과의 밀착성도 향상시킬 수 있다. 그러나 본 실시예에서는, 게이트전극(86)으로서 티탄 대신 니켈을 이용해도 된다.
드리프트층(82) 상에는 제 2 소스전극(85) 및 게이트전극(86)을 피복하는, 두께 1.5㎛의 산화실리콘으로 된 층간절연막(88)이 형성된다. 층간절연막(88)에는, 제 2 소스전극(85) 및 게이트전극(86)에 도달하는 콘택트홀(78a, 78b)이 형성되며, 또 층간절연막(88) 상에는, 각 콘택트홀(78a, 78b)을 매입하며, 두께 3㎛의 알루미늄으로 된 소스전극패드(89), 게이트전극패드(79)가 형성된다.
기판(81) 이면 상에는, 두께 200nm의 니켈로 된 드레인전극(80)이 형성된다. 여기서 드레인전극(80)을 형성한 후에, 1000℃ 정도의 온도로 RTA를 실시함으로써, 기판(81)과 드레인전극(80)을 오믹 접촉시킬 수 있다.
본 실시예에서는 제 1 소스전극(84)을 니켈로 형성함으로써, 소스영역(83)과의 콘택트저항을 1×10-5Ωㆍ㎝2 이하로 실현할 수 있다. 이와 동시에, 제 2 소스전극(85)을 제 1 소스전극(84)과 층간절연막(88)과의 사이에 개재시킴으로써, 밀착성이 나쁜 제 1 소스전극(84)의 니켈과 층간절연막(88)의 실리콘산화막을 접촉시키지 않아도 된다. 그리고 제 2 소스전극(85)을 구성하는 알루미늄, 티탄 또는 크롬은 실리콘산화막과의 밀착성이 높으므로, 층간절연막(88)이 박리되기 어렵게 할 수 있어, 파손도 발생하기 어렵게 할 수 있다. 또 이 구조에서는, 제 2 소스전극(85)과 층간절연막(88) 사이에 틈새는 생기지 않으므로, 그 틈새로 수분이 흡수되거나 기계적 강도가 저하되는 등의 문제도 발생하지 않는다.
(제 7 실시예)
본 실시예에서는 JFET에 대해 설명한다. 도 8은 본 발명의 제 7 실시예에 관한 JFET의 구조를 나타내는 단면도이다.
도 8에 나타내는 바와 같이, 본 실시예의 JFET에서는 (0001)면에서 8도 오프된 주면을 가지며, 저저항의 n형 4H-SiC으로 된 기판(91) 상에, 캐리어농도가 1×1015㎝-3∼1×1016㎝-3이며, 6㎛∼20㎛ 두께를 갖는 드리프트층(92)이 형성된다.
드리프트층(62) 표층 중 일부에는, n형 불순물농도가 1×1018㎝-3 이상이며, 깊이가 0.1㎛의 소스영역(93)이 형성된다.
드리프트층(62) 표층 중 소스영역(93) 양 측방에 위치하는 영역에는, 캐리어농도가 1×1018㎝-3∼1×1019㎝-3이며, 깊이 0.3㎛인 p형의 게이트영역(94)이 소스영역(93)과 서로 거리를 두고 형성된다.
소스영역(93) 상에는, 두께 100nm의 니켈로 된 제 1 전극(95)이 형성된다. 여기서 제 1 전극(95)을 형성한 후에, 1000℃ 정도의 온도로 열처리를 실시함으로써, 소스영역(93)과 제 1 전극(95)을 오믹 접촉시킬 수 있다. 제 1 전극(95) 상면 및 측면 상에는 두께 150nm의 알루미늄으로 된 제 2 전극(96)이 형성된다. 여기서 제 2 전극(96)은 제 1 전극(95) 상면을 완전히 피복하지 않아도 된다. 즉 제 1 전극(95)과 층간절연막(98)이 직접 접촉하지 않도록 이들 사이에 개재하면 된다.
제 2 전극(96)의 재질로는, 층간절연막(98)과의 밀착성이 좋은 금속이 선택된다. 상술한 바와 같이, 층간절연막(98)이 산화실리콘일 경우에는, 제 2 전극(96)으로서 알루미늄, 티탄 또는 크롬을 이용하는 것이 바람직하다. 이들 이외의 재질이라도 제 1 전극(95)보다 층간절연막(98)과의 밀착성이 우수한 재질이라면, 본 발명의 효과를 얻을 수 있다.
게이트영역(94) 상에는, 두께 100nm의 알루미늄으로 된 게이트전극(97)이 형성된다. 게이트전극(97)의 재질로서 알루미늄을 이용할 경우에는, p형의 게이트영역(94)과 오믹 접촉하기 쉬워진다. 또 게이트전극(97)을 형성한 후에 1000℃ 정도의 온도로 RTA를 실시함으로써, 게이트전극(97)과 게이트영역(94)을 오믹 접촉시킬 수 있다.
또 드리프트층(92) 상에는 제 2 전극(96) 및 게이트전극(97) 상을 피복하며, 두께 1.5㎛의 산화실리콘으로 된 층간절연막(98)이 형성된다.
층간절연막(98)에는, 제 2 전극(96) 및 게이트전극(97)에 달하는 콘택트홀(100a, 100b)가 형성되며, 층간절연막(98) 상에는, 각 콘택트홀(100a, 100b)을 매입하는, 두께 3㎛의 알루미늄으로 된 소스전극패드(99a) 및 게이트전극패드(99b)가 형성된다. 게이트전극패드(99b) 및 소스전극패드(99a)나 층간절연막(98)의 두께는, 와이어본딩 시의 충격에 의해 소자에 손상을 주지 않는 값으로 설정하는 것이 바람직하다.
기판(91) 이면 상에는, 두께 200nm의 니켈로 된 드레인전극(90)이 형성된다. 여기서 드레인전극(90)을 형성한 후에 1000℃ 정도의 온도로 RTA를 실시함으로써, 드레인전극(90)과 기판(91) 사이에 오믹 접합을 형성할 수 있다.
본 실시예에서는 제 1 전극(95)을 니켈로 형성함으로써, 소스영역(93)과의 콘택트저항을 1×10-5Ωㆍ㎝2 이하로 실현할 수 있다. 이와 동시에, 제 2 전극(96)을 제 1 소스전극(95)과 층간절연막(98)과의 사이에 개재시킴으로써, 밀착성이 나쁜 제 1 전극(95)의 니켈과 층간절연막(98)의 실리콘산화막을 접촉시키지 않아도 된다. 그리고 제 2 전극(96)을 구성하는 알루미늄, 티탄 또는 크롬은 실리콘산화막과의 밀착성이 높으므로, 층간절연막(98)이 박리되기 어렵게 할 수 있어, 파손도 발생하기 어렵게 할 수 있다. 또 이 구조에서는, 제 2 전극(96)과 층간절연막(98) 사이에 틈새는 생기지 않으므로, 그 틈새로 수분이 흡수되거나 기계적 강도가 저하되는 등의 문제도 발생하지 않는다.
본 발명에 의하면, 탄화규소층과 전극 사이의 콘택트저항을 낮게 유지 할 수 있는 동시에, 전극과 층간절연막 사이의 밀착성을 향상시킬 수 있으므로, 신뢰성 높은 탄화규소 반도체장치를 제공할 수 있다.
또 본 발명의 탄화규소 반도체장치 및 그 제조방법은, 탄화규소층과 전극 사이의 콘택트저항을 낮게 유지할 수 있음과 동시에, 전극과 층간절연막 사이의 밀착 성을 향상시킬 수 있는 점에서, 산업상 이용가능성이 높다.

Claims (22)

  1. 탄화규소로 이루어지는 반도체층과,
    상기 반도체층 상에 형성된 전극과,
    상기 전극 상에 형성된 층간절연막과,
    상기 층간절연막을 관통하여 상기 전극에 도달하는 배선을 구비하며,
    상기 전극은, 상기 반도체층에 접하는 제 1 전극부와, 상기 제 1 전극부와 상기 층간절연막 사이에 개재하는 제 2 전극부를 가지며,
    상기 제 2 전극부는 상기 제 1 전극부의 상면 및 측면을 피복하는 탄화규소 반도체장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 전극부는, 상기 반도체층과 오믹 접촉하는, 탄화규소 반도체장치.
  4. 제 1 항에 있어서,
    상기 제 1 전극부는, Ni을 함유하는, 탄화규소 반도체장치.
  5. 제 1 항에 있어서,
    상기 제 2 전극부는, Al, Ti 및 Cr 중 적어도 한 개를 함유하는, 탄화규소 반도체장치.
  6. 제 1 항, 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 층간절연막은 산화실리콘으로 이루어지는, 탄화규소 반도체장치.
  7. 제 1 항에 있어서,
    상기 반도체층의 상방에는 게이트전극이 형성되는, 탄화규소 반도체장치.
  8. 제 7 항에 있어서,
    상기 제 2 전극부는 상기 게이트전극과 동일한 재료로 이루어지는, 탄화규소 반도체장치.
  9. 제 7 항에 있어서,
    상기 반도체층은, 제 1 도전형 불순물을 포함하는 고저항층이며,
    상기 반도체층의 하면 상에 형성되고, 상기 반도체층보다 제 1 도전형의 불순물농도가 높은 반도체기판과,
    상기 고저항층 중의 상부에 형성되며, 제 2 도전형 불순물을 포함하는 복수의 웰 영역과,
    상기 웰 영역 중의 상부에 형성된 제 2 도전형의 콘택트영역과,
    상기 복수의 웰 영역 상부 중 상기 콘택트영역 양 측방에 형성된 제 1 도전형의 소스영역과,
    상기 고저항층 중 상기 복수의 웰 영역 사이에 위치하는 영역의 상방에 형성된 게이트절연막과,
    상기 반도체기판의 하면 상에 형성된 드레인전극을 추가로 구비하고,
    상기 전극은 상기 콘택트영역 상에서 상기 소스영역 일부 상에 걸쳐 형성된 소스전극이며,
    상기 게이트전극은 상기 게이트절연막 상에 형성되는, 탄화규소 반도체장치.
  10. 제 9 항에 있어서,
    상기 고저항층 중의 상부에는 축적형채널층이 추가로 형성되며,
    상기 게이트절연막은 상기 축적형채널층 상에 형성되는, 탄화규소 반도체장치.
  11. 제 7 항에 있어서,
    상기 반도체층은, 제 2 도전형의 불순물을 포함하는 베이스층이며,
    상기 반도체층 하면 상에 형성되고, 제 1 도전형의 불순물을 포함하는 드리프트층과,
    상기 드리프트층 하면 상에 형성된 반도체기판과,
    상기 베이스층을 관통하여 상기 드리프트층에 도달하는 트렌치와,
    상기 트렌치 측면 상에 형성된 게이트절연막과,
    상기 베이스층 중의 상부에 형성된 제 2 도전형 콘택트영역과,
    상기 베이스층 상부 중 상기 콘택트영역의 양 측방에 형성된 소스영역과,
    상기 반도체기판 하면 상에 형성된 드레인전극을 추가로 구비하며,
    상기 전극은 상기 콘택트영역 상에서 상기 소스영역 일부 상에 걸쳐 형성된 소스전극이고,
    상기 게이트전극은 상기 게이트절연막 상에 형성되는, 탄화규소 반도체장치.
  12. 제 7 항에 있어서,
    상기 반도체층은, 제 2 도전형의 불순물을 포함하는 베이스층이며,
    상기 베이스층 하면 상에 형성된 반도체기판과,
    상기 베이스층 상부에 서로 거리를 두고 형성된 제 1 도전형의 소스영역 및 드레인영역과,
    상기 베이스층 중 상기 소스영역과 상기 드레인영역 사이에 위치하는 영역 상에 형성된 게이트절연막을 추가로 구비하고,
    상기 전극은, 상기 소스영역 상에 형성된 소스전극 또는 상기 드레인영역 상에 형성된 드레인전극이며,
    상기 게이트전극은 상기 게이트절연막 상에 형성되는, 탄화규소 반도체장치.
  13. 제 7 항에 있어서,
    상기 반도체층은, 제 1 도전형의 불순물을 포함하는 드리프트층이며,
    상기 드리프트층 하면 상에 형성된 반도체기판과,
    상기 드리프트층 상부에 서로 거리를 두고 형성된 제 1 도전형 소스영역 및 드레인영역을 추가로 구비하고,
    상기 전극은, 상기 소스영역 상에 형성된 소스전극 또는 상기 드레인영역 상에 형성된 드레인전극이며,
    상기 게이트전극은 상기 드리프트층 중 상기 소스영역과 상기 드레인영역 사이에 위치하는 영역 상에 형성되는, 탄화규소 반도체장치.
  14. 제 7 항에 있어서,
    상기 반도체층은, 제 1 도전형의 불순물을 포함하며, 메사를 갖는 드리프트층이고,
    상기 드리프트층 하면 상에 형성된 반도체기판과,
    상기 드리프트층 상의 상기 메사 상부에 형성된 제 1 도전형 소스영역을 추가로 구비하고,
    상기 전극은, 상기 드리프트층의 상기 메사 상면 상에, 상기 소스영역과 접하여 형성된 소스전극이며,
    상기 게이트전극은 상기 드리프트층의 상기 메사 측면 상에서 상기 메사 양 측방에 위치하는 부분에까지 걸쳐 형성되는, 탄화규소 반도체장치.
  15. 제 7 항에 있어서,
    상기 반도체층은, 제 1 도전형의 불순물을 포함하는 드리프트층이고,
    상기 드리프트층 하면 상에 형성된 반도체기판과,
    상기 드리프트층의 상부 중 일부에 형성된 제 1 도전형 소스영역과,
    상기 드리프트층의 상부 중 상기 소스영역 양 측방에, 상기 소스영역과 거리를 두고 형성된 제 2 도전형 게이트영역을 추가로 구비하며,
    상기 전극은 상기 소스영역 상에 형성된 소스전극이고,
    상기 게이트전극은 상기 게이트영역 상에 형성되는, 탄화규소 반도체장치.
  16. 탄화규소로 이루어지는 반도체층과 상기 반도체층 상에 형성된 전극을 갖는 소자를 구비하는 탄화규소 반도체장치 제조방법으로,
    상기 반도체층 상에 상기 전극 일부가 될 제 1 전극부를 형성하는 공정(a)과,
    상기 공정(a) 후에, 상기 제 1 전극부 중 적어도 일부를 피복하여 상기 전극의 일부가 될 제 2 전극부를 형성하는 공정(b)과,
    상기 공정(b) 후에, 상기 반도체층 상에 상기 전극을 피복하는 층간절연막을 형성하는 공정(c)과,
    상기 공정(c) 후에, 상기 층간절연막을 관통하여 상기 전극에 도달하는 홀을 형성하는 공정(d)과,
    상기 공정(d) 후에, 상기 홀을 도체로 매입함으로써 배선을 형성하는 공정(e)을 구비하며,
    상기 공정(b)에서는 상기 제 1 전극부의 상면 및 측면을 완전히 피복하는 상기 제 2 전극부를 형성하는 탄화규소 반도체장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 공정(b)에서는, 상기 제 1 전극부 중 적어도 일부를 피복하며 상기 반도체층 상방으로 이어지는 도체막을 형성한 후에, 상기 도체막의 패터닝을 실시함으로써, 상기 제 2 전극부와 게이트전극을 형성하는, 탄화규소 반도체장치의 제조방법.
  18. 삭제
  19. 제 16 항에 있어서,
    제 1 전극부는 니켈을 포함하는, 탄화규소 반도체장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 제 2 전극부는, Al, Ti 및 Cr 중 적어도 한 개를 함유하는, 탄화규소 반도체장치의 제조방법.
  21. 제 16 항 내지 제 17 항, 제 19 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 층간절연막은 산화실리콘으로 이루어지는, 탄화규소 반도체장치의 제조방법.
  22. 제 16 항에 있어서,
    상기 소자는 이중주입형 MOSFET, 트렌치형 MOSFET, 횡형 MOSFET, MESFET, 정전유도형 트랜지스터, 또는 JFET인, 탄화규소 반도체장치의 제조방법.
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