CN117253784A - 一种通过P离子注入钝化SiC MOS界面缺陷的方法 - Google Patents

一种通过P离子注入钝化SiC MOS界面缺陷的方法 Download PDF

Info

Publication number
CN117253784A
CN117253784A CN202311520618.6A CN202311520618A CN117253784A CN 117253784 A CN117253784 A CN 117253784A CN 202311520618 A CN202311520618 A CN 202311520618A CN 117253784 A CN117253784 A CN 117253784A
Authority
CN
China
Prior art keywords
layer
region
nano
ion implantation
silicon dioxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311520618.6A
Other languages
English (en)
Inventor
乔凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Sirius Semiconductor Co ltd
Original Assignee
Shenzhen Sirius Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Sirius Semiconductor Co ltd filed Critical Shenzhen Sirius Semiconductor Co ltd
Priority to CN202311520618.6A priority Critical patent/CN117253784A/zh
Publication of CN117253784A publication Critical patent/CN117253784A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供一种通过P离子注入钝化SiC MOS界面缺陷的方法，该方法包括：在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层；纳米掺杂层氧化形成二氧化硅；沉积金属电极。本发明通过离子注入工艺在碳化硅外延层形成了一层P离子重掺杂纳米层，在碳化硅和二氧化硅界面引入了密集的磷离子层，并向二氧化硅内部扩散，本发明提供的钝化方法会使碳化硅和二氧化硅界面处的磷元素浓度远高于常规方法，从而起到了减薄过渡层与屏蔽电子陷阱的作用，该方法在形成二氧化硅介质层时不再进行氮化退火处理，离子注入的方法可控性好在不影响可靠性的情况下实现更好的钝化效果，还能够减少器件制作工序从而降低生产成本。

Description

一种通过P离子注入钝化SiC MOS界面缺陷的方法
技术领域
本发明涉及半导体技术领域，具体涉及一种通过P离子注入钝化SiC MOS界面缺陷的方法。
背景技术
第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。相对于其它第三代半导体(如GaN)而言，碳化硅能够较方便的通过热氧化形成二氧化硅。SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。而SiC功率器件具有输入阻抗高、开关速度快、工作频率高耐高压等一系列优点，在开关稳压电源、高频以及功率放大器等方面取得了广泛的应用。
碳化硅（SiC）材料是制作场效应晶体管的常用材料，在半导体器件制备过程中，二氧化硅（SiO2）常作为栅极氧化层，现有技术中通常需要将SiC材料热氧化生成二氧化硅（SiO2）作为栅下介质层，由于SiC单位面积的原子表面密度高于Si，界面处悬挂Si键、C键以及碳簇密度更高，在形成栅极氧化层时会引入更多的缺陷，充当电子陷阱，导致了由于SiC/SiO2的界面陷阱密度大，引发了SiC场效应晶体管的电子迁移率降低的问题，界面点缺陷处电子散射与俘获使得沟道电子迁移率在12cm2/Vs，而SiC体内迁移率为400 cm2/Vs从而降低器件的性能。目前，常用的降低SiC/SiO2界面陷阱密度的方法是采用POCl3或P2O5钝化，提高界面迁移率，但会造成界面与二氧化硅内部的磷含量过高，形成空穴陷阱，效果有限，可控性低，容易造成可靠性问题，并且这种方法会增加器件工艺的工序，因此也具有较高的生产成本。
发明内容
本发明的目的是提供一种通过P离子注入钝化SiC MOS界面缺陷的方法，该方法通过离子注入工艺在碳化硅外延层形成了一层P离子重掺杂纳米层，在碳化硅和二氧化硅界面引入了密集的磷离子层，并向二氧化硅内部扩散，本发明提供的钝化方法会使碳化硅和二氧化硅界面处的磷元素浓度远高于常规方法，从而起到了减薄过渡层与屏蔽电子陷阱的作用，该方法在形成二氧化硅介质层时不再进行氮化退火处理，离子注入的方法可控性高，在不影响可靠性的情况下实现更好的钝化效果，还能够减少器件制作工序从而降低生产成本。
一种通过P离子注入钝化SiC MOS界面缺陷的方法，包括：
在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层；
纳米掺杂层氧化形成二氧化硅；
沉积金属电极。
优选地，所述纳米掺杂层氧化形成二氧化硅包括：
在纳米掺杂层氧化过程中，根据所需二氧化硅的厚度生成纳米掺杂层，纳米掺杂层的厚度为二氧化硅的厚度的。
优选地，所述在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层包括：
在漂移层、体区、N+区和P+区的上层形成掺杂浓度为1020cm-3的纳米掺杂层。
优选地，所述在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层包括：
在漂移层、体区、N+区和P+区上层形成厚度为40nm的纳米掺杂层。
优选地，在反应温度为500°C的条件下，生成所述掺杂浓度为1020cm-3的纳米掺杂层的离子注入次数为1次，所需能量为30至40KeV，所需剂量为3.846×1014cm-2。
优选地，所述纳米掺杂层氧化形成二氧化硅包括：
在反应温度为1000°C -1400°C的条件下纳米掺杂层与NO和O2混合氧化生成二氧化硅。
优选地，所述纳米掺杂层氧化形成二氧化硅包括：
生成厚度为100nm的二氧化硅时消耗46nm的纳米掺杂层。
优选地，生成的所述二氧化硅与碳化硅的界面迁移率为70cm2/Vs。
一种通过P离子注入钝化界面缺陷的SiC MOS，包括：P离子纳米掺杂层；
所述P离子纳米掺杂层位于栅极氧化层与漂移层、体区和N+区的界面。
优选地，还包括：源极、漏极、栅极、衬底、栅极氧化层、体区、N+区、P+区和漂移层；
所述漏极位于所述衬底下方；
所述衬底位于所述漂移层下方；
所述N+区和所述P+区位于所述漂移层上层；
所述漂移层位于所述栅极氧化层下方；
所述栅极被所述栅极氧化层包覆；
所述源极位于所述N+区和所述P+区上方。
本发明通过离子注入工艺在碳化硅外延层形成了一层P离子重掺杂纳米层，在碳化硅和二氧化硅界面引入了密集的磷离子层，并向二氧化硅内部扩散，本发明提供的钝化方法会使碳化硅和二氧化硅界面处的磷元素浓度远高于常规方法，从而起到了减薄过渡层与屏蔽电子陷阱的作用，该方法在形成二氧化硅介质层时不再进行氮化退火处理，离子注入的方法可控性高，在不影响可靠性的情况下实现更好的钝化效果，还能够减少器件制作工序从而降低生产成本。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的SiC MOS制备流程方法示意图；
图2为本发明的SiC MOS制备流程结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
碳化硅（SiC）材料是制作场效应晶体管的常用材料，在半导体器件制备过程中，SiO2常作为栅极氧化层，现有技术中通常需要将SiC材料热氧化生成二氧化硅（SiO2）作为栅下介质层，由于SiC单位面积的原子表面密度高于Si，界面处悬挂Si键、C键以及碳簇密度更高，在形成栅极氧化层时会引入更多的缺陷，充当电子陷阱，导致了由于SiC/SiO2的界面陷阱密度大，引发了SiC场效应晶体管的电子迁移率降低的问题，界面点缺陷处电子散射与俘获使得沟道电子迁移率在12cm2/Vs，而SiC体内迁移率为400 cm2/Vs从而降低器件的性能。目前，常用的降低SiC/SiO2界面陷阱密度的方法是采用POCl3或P2O5钝化，提高界面迁移率，但会造成界面与二氧化硅内部的磷含量过高，形成空穴陷阱，效果有限，可控性低，容易造成可靠性问题，并且这种方法会增加器件工艺的工序，因此也具有较高的生产成本。
本发明通过离子注入工艺在碳化硅外延层形成了一层P离子重掺杂纳米层，在碳化硅和二氧化硅界面引入了密集的磷离子层，并向二氧化硅内部扩散，本发明提供的钝化方法会使碳化硅和二氧化硅界面处的磷元素浓度远高于常规方法，从而起到了减薄过渡层与屏蔽电子陷阱的作用，该方法在形成二氧化硅介质层时不再进行氮化退火处理，离子注入的方法可控性高，在不影响可靠性的情况下实现更好的钝化效果，还能够减少器件制作工序从而降低生产成本。
实施例1
一种通过P离子注入钝化SiC MOS界面缺陷的方法，参考图1,2，包括：
S100，在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入（PhosphorusIMP）形成纳米掺杂层（材料为碳化硅）；
本发明与现有技术中直接热氧化形成二氧化硅作为栅极氧化层方法不同的是，本发明在热氧化之前在外延片（包括有体区、漂移层、N+区和P+区）上通过离子注入的方法形成了一层具有高磷离子浓度的纳米级的掺杂层，采用离子注入的方法比外延的方法具有的有益效果是更加容易控制纳米掺杂层的掺杂浓度和厚度，本发明通过控制离子注入的次数，离子注入的剂量（注入的离子的浓度）、离子注入的能量来控制纳米掺杂层的掺杂浓度和厚度，比气相外延的方法更加容易精确的控制所生成的纳米掺杂层，尤其是在制备微型电子芯片时更具有竞争力。
S200，纳米掺杂层氧化形成二氧化硅；
栅极氧化层（材料为二氧化硅）通常由外延片（材料为碳化硅）氧化形成，由于晶体结构(排列方式、数量)的不同，碳化硅的单位面积的原子表面密度高于硅，界面处悬挂Si键、C键以及碳簇密度更高，形成栅极氧化层时会引入更多的缺陷，充当电子陷阱，在半导体（碳化硅）和氧化物（二氧化硅）的接触面就会有界面缺陷，界面缺陷的产生就会使得二氧化硅和碳化硅界面处的电子迁移率很低，界面点缺陷处电子散射与俘获使得沟道电子迁移率在12cm2/Vs，而SiC体内迁移率为400 cm2/Vs，由此可以看出，界面缺陷的存在严重影响了SiC MOS的电气性能，在现有技术中，通常采用钝化方法提高界面迁移率，但效果有限过程繁琐成本较高，并且提高后的界面电子迁移率通常在25至50cm2/Vs，远不能满足应用需求。为了改进这一缺陷，现有技术中又采用POCl3或P2O5钝化界面缺陷，使界面电子迁移率达到89cm2/Vs，但是这种方法会导致界面与二氧化硅内部的磷含量过高，形成空穴陷阱，容易造成可靠性问题。
在本发明实施例中，具有高磷掺杂的碳化硅在氧化形成二氧化硅的过程中，磷元素与硅或者氧元素能够形成大量稳定的 Si≡P和Si-P-O键，这种强健可以释放界面应力，从而使界面陷阱密度减小，有效地减薄过渡层与屏蔽电子陷阱，显著提高了SiC MOS的电气性能。
S300，沉积金属电极。
在完成栅极氧化层（二氧化硅）的制备之后，就沉积源极、漏极和栅极。
金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积TiC或TiN，是向850~1100℃的反应室通入TiCl4，H2，CH4等气体，经化学反应，在基体表面形成覆层。
沉积栅极采用多晶硅沉积的方法，多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH3）、三氢化磷（PH3）或二硼烷（B2H6）的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0．2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。
优选地，S200，纳米掺杂层（Phosphorus-nano）氧化形成二氧化硅包括：
在纳米掺杂层氧化过程中，根据所需二氧化硅的厚度生成纳米掺杂层，纳米掺杂层的厚度为二氧化硅的厚度的。
需要注意的是，所生成的纳米掺杂层在生成二氧化硅的过程中需要被完全耗尽，最终二氧化硅与漂移层、N+区和P+区直接接触，如果纳米掺杂层在氧化过程中没被耗尽的话，则会导致SiC MOS大面积漏电，造成SiC MOS失效，经过仿真计算，纳米掺杂层的厚度与氧化后生成的二氧化硅厚度具有一定的对应关系，一般而言，厚度为M的纳米掺杂层全部氧化后生成的二氧化硅2.5M，例如，50nm厚的纳米掺杂层全部氧化后可以得到125nm厚的二氧化硅介质层。所以在生成纳米掺杂层之前，要先设定二氧化硅介质层的厚度，然后根据二氧化硅介质层的厚度与纳米掺杂层的厚度的对应关系，生长出一定厚度的纳米掺杂层，这样才能够满足能够将纳米掺杂层完全氧化，例如所需要生成100nm厚的二氧化硅介质层就需要生长40nm厚的纳米掺杂层，作为一个优选地实施例，要生长出46nm厚度的纳米掺杂层来氧化生成100nm的二氧化硅介质层。因为工艺的偏差，可能导致最后生成的二氧化硅介质层的厚度小于理想值，所以通常将纳米掺杂层的厚度提高，以保证能够生成足够厚度的二氧化硅介质层，如果最后生成的二氧化硅介质层的厚度大于所需要的厚度，则将多出来的二氧化硅去除即可，就能够得到所需要的二氧化硅介质层。
优选地，S100，在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层包括：
在漂移层、体区、N+区和P+区的上层形成掺杂浓度为1020cm-3的纳米掺杂层。
离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子，改变了掺杂区域附近的半导体的电导率。
离子注入的常规步骤包括：清洗表面，以保证离子注入的效果；选择离子种类，根据需要的性质和要求，选择合适的离子种类，一般离子注入选择的离子有：氮、磷、硼等，在本发明实施例中，选择磷离子；加速离子，将离子加速到一定的能量，以便能够穿透半导体材料的表面层；注入离子，将加速后的磷离子注入到碳化硅半导体材料中，形成磷离子纳米掺杂层。
现有技术中，通常采用退火工艺来消除注入过程中产生的缺陷和应力，但是退火工艺所达到的效果不明显，本发明采用高浓度磷离子注入的方法，在外延片上层形成了高浓度掺杂的磷离子，作为一个优选地实施例，本发明在漂移层、体区、N+区和P+区的上层形成了掺杂浓度为1020cm-3的纳米掺杂层。高掺杂浓度的纳米掺杂层能够在氧化过程中使磷离子富集在碳化硅与二氧化硅界面，形成大量稳定的化学键，从而有效减薄过渡层与屏蔽电子陷阱。
优选地，S100，在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层包括：
在漂移层、体区、N+区和P+区上层形成厚度为40nm的纳米掺杂层。
纳米掺杂层的厚度根据栅极氧化层的厚度设置，栅极氧化层的厚度根据功率器件的耐压性能设置，40nm的纳米掺杂层能够形成厚度为100nm的二氧化硅介质层， 100nm厚度的二氧化硅介质层能够应用在大部分高压电路中，满足大部分的实际应用需求，如果厚度超过所规定的厚度，只需要在后期去除多余的二氧化硅即可，这种方法比现有技术中氧化退火的方法要更方便，生产成本更低，并且可控性也更高，能够更加精准地控制纳米掺杂层的掺杂浓度和厚度，还能够降低生产成本，显著提升SiC MOS的电气性能。
优选地，在反应温度为500°C的条件下，生成掺杂浓度为1020cm-3的纳米掺杂层的离子注入次数为1次，所需能量为30至40KeV，所需剂量为3.846×1014cm-2。
在本发明实施例中，根据纳米掺杂层的掺杂浓度和厚度来调控离子注入过程中的控制参数，作为一个优选地实施例，需要生成厚度为40nm、掺杂浓度为1020cm-3的纳米掺杂层所需要的离子注入次数为一次，所需的能量为30至40KeV，所需剂量为3.846×1014cm-2。离子注入的次数越多，所形成的纳米掺杂层的厚度就越厚，注入的能量越大，所形成的纳米掺杂层的厚度就越厚，注入的离子剂量越多，所形成的纳米掺杂层的掺杂浓度就越高，可以看出，通过控制离子注入的注入次数、注入能量和注入剂量，能够比外延掺杂层的方法更加精确地控制所形成的纳米掺杂层的掺杂浓度和厚度，能够显著提升纳米掺杂层的效果，在后续的氧化过程中，能够更好地使磷元素富集在碳化硅和二氧化硅界面，屏蔽电子陷阱，提高界面电子迁移率。
优选地，S200，纳米掺杂层氧化形成二氧化硅包括：
在反应温度为1000°C -1400°C的条件下纳米掺杂层与NO和O2混合氧化生成二氧化硅。
碳化硅氧化是将碳化硅与氧气反应生成二氧化硅和碳的过程。碳化硅氧化反应在工业生产中有着广泛的应用。碳化硅氧化反应的化学式为SiC+02→SiO2+CO2。在这个反应中，碳化硅和氧气发生化学反应，生成二氧化硅和二氧化碳。这个反应是一个放热反应，反应产生的热量可以用来加热其他物质或产生电力。碳化硅氧化反应在工业生产中有着广泛的应用。碳化硅是一种重要的材料，它具有高硬度、高强度、高耐磨性等优良性能，被广泛应用于制造陶瓷、研磨材料、热障涂层等领域。而碳化硅氧化反应可以用来制备高纯度的二氧化硅，这种二氧化硅可以用于制造半导体栅极氧化层、光学玻璃等高科技产品。
碳化硅氧化生成二氧化硅步骤为：清洗烘干基片，为了能够更好地发生氧化反应，生成纯净的二氧化硅；将基片放入反应室；排除反应室空气，为了避免副反应的发生，提高二氧化硅的纯度；往反应室中通入NO和O2；加热反应室温度至1000°C -1400°C，氧化反应开始发生；根据所需要生成的二氧化硅厚度计算反应时间，在完全耗尽纳米掺杂层后停止反应。碳化硅氧化生成高纯度的二氧化硅，能够更好地提高栅氧介质的耐压性能，从而提高SiC MOS的电气性能。
优选地，S200，纳米掺杂层氧化形成二氧化硅包括：
生成厚度为100nm的二氧化硅时消耗46nm的纳米掺杂层。
在实际生产中，由于材料的浪费、反应的不完全等外界原因40nm的碳化硅生成的二氧化硅会小于100nm，经过实验发现，46nm的碳化硅能够生成100nm的二氧化硅。
优选地，生成的二氧化硅与碳化硅的界面迁移率为70cm2/Vs。
界面迁移率是用于描述金属或半导体内部电子，在电场作用下移动快慢程度的物理量。界面迁移率反应了半导体内部电子和空穴整体的运动快慢。迁移率主要影响到晶体管的两个性能：一是和载流子浓度一起决定半导体材料的电导率（电阻率的倒数）的大小。迁移率越大，电阻率越小，通过相同电流时，功耗越小，电流承载能力越大。由于电子的迁移率一般高于空穴的迁移率，因此，功率型MOSFET通常总是采用电子作为载流子的N沟道结构，而不采用空穴作为载流子的P沟道结构。
二是影响器件的工作频率。双极晶体管频率响应特性最主要的限制是少数载流子渡越基区的时间。迁移率越大，需要的渡越时间越短，晶体管的截止频率与基区材料的载流子迁移率成正比，因此提高载流子迁移率，可以降低功耗，提高器件的电流承载能力，同时，提高晶体管的开关转换速度。
迁移率是衡量半导体导电性能的重要参数，它决定半导体材料的电导率，影响器件的工作速度。迁移率是由某种原因产生的载流子处于无规则的热运动，当外加电压时，导体内部的载流子受到电场力作用，做定向运动形成电流，即漂移电流，定向运动的速度成为漂移速度，方向由载流子类型决定。
碳相关界面缺陷导致SiO2/SiC界面处的电子迁移率较低，界面点缺陷处电子散射与俘获使得沟道电子迁移率在12cm2/Vs，远低于碳化硅体内的电子迁移率，使得功率器件的电气性能大打折扣，本发明能够将二氧化硅与碳化硅的界面迁移率提升至70cm2/Vs，显著提高了SiC MOS的电导率、工作速度。
实施例2
一种通过P离子注入钝化界面缺陷的SiC MOS，包括：P离子纳米掺杂层；
P离子纳米掺杂层位于栅极氧化层与漂移层、体区和N+区的界面。
P离子纳米掺杂层本质上不是一层掺杂层，而是富集在碳化硅与二氧化硅界面的一层P离子，它位于二氧化硅与碳化硅的接触面，也就是二氧化硅与体区、N+区和漂移层的接触面，表示了在碳化硅与二氧化硅界面具有很多P离子形成的稳定的化学键。
优选地，还包括：源极（S）、漏极（D）、栅极（G）、衬底（N-sub）、栅极氧化层、体区（P-well）、N+区、P+区和漂移层（N-drift）；
漏极位于衬底下方；
漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
衬底位于漂移层下方；
漂移层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在MOSFET工作时，源极和漏极之间的电流主要通过漂移层进行传输。漂移层的掺杂类型和浓度决定了电流的导通类型（N型或P型）和大小。漂移层的结构和特性直接影响MOS管的电流控制能力。通过调整漂移层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。
N+区和P+区位于漂移层上层；
漂移层位于栅极氧化层下方；
栅极被栅极氧化层包覆；
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。
源极位于N+区和P+区上方。
源极是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极和漏极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。同时，源极还承担着调制栅极电压的作用，通过控制源极电压的变化，实现对MOSFET的控制。
本发明通过离子注入工艺在碳化硅外延层形成了一层P离子重掺杂纳米层，在碳化硅和二氧化硅界面引入了密集的磷离子层，并向二氧化硅内部扩散，本发明提供的钝化方法会使碳化硅和二氧化硅界面处的磷元素浓度远高于常规方法，从而起到了减薄过渡层与屏蔽电子陷阱的作用，该方法在形成二氧化硅介质层时不再进行氮化退火处理，离子注入的方法可控性高，在不影响可靠性的情况下实现更好的钝化效果，还能够减少器件制作工序从而降低生产成本。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种通过P离子注入钝化SiC MOS界面缺陷的方法，其特征在于，包括：
在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层；
所述纳米掺杂层氧化形成二氧化硅；
沉积金属电极。
2.根据权利要求1所述的一种通过P离子注入钝化SiC MOS界面缺陷的方法，其特征在于，所述纳米掺杂层氧化形成二氧化硅包括：
在纳米掺杂层氧化过程中，根据所需二氧化硅的厚度生成所述纳米掺杂层，所述纳米掺杂层的厚度为所述二氧化硅的厚度的。
3.根据权利要求1所述的一种通过P离子注入钝化SiC MOS界面缺陷的方法，其特征在于，所述在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层包括：
在漂移层、体区、N+区和P+区的上层形成掺杂浓度为1020cm-3的纳米掺杂层。
4.根据权利要求1所述的一种通过P离子注入钝化SiC MOS界面缺陷的方法，其特征在于，所述在漂移层、体区、N+区和P+区的上层进行高剂量P离子注入形成纳米掺杂层包括：
在漂移层、体区、N+区和P+区上层形成厚度为40nm的纳米掺杂层。
5.根据权利要求3所述的一种通过P离子注入钝化SiC MOS界面缺陷的方法，其特征在于，在反应温度为500°C的条件下，生成所述掺杂浓度为1020cm-3的纳米掺杂层的离子注入次数为1次，所需能量为30至40KeV，所需剂量为3.846×1014cm-2。
6.根据权利要求1所述的一种通过P离子注入钝化SiC MOS界面缺陷的方法，其特征在于，所述纳米掺杂层氧化形成二氧化硅包括：
在反应温度为1000°C -1400°C的条件下，所述纳米掺杂层与NO和O2混合氧化生成二氧化硅。
7.根据权利要求2所述的一种通过P离子注入钝化SiC MOS界面缺陷的方法，其特征在于，所述纳米掺杂层氧化形成二氧化硅包括：
生成厚度为100nm的所述二氧化硅时消耗46nm的所述纳米掺杂层。
8.根据权利要求1所述的一种通过P离子注入钝化SiC MOS界面缺陷的方法，其特征在于，生成的所述二氧化硅与碳化硅的界面迁移率为70cm2/Vs。
9.一种通过P离子注入钝化界面缺陷的SiC MOS，其特征在于，包括：P离子纳米掺杂层；
所述P离子纳米掺杂层位于栅极氧化层与漂移层、体区和N+区的界面。
10.根据权利要求9所述的一种通过P离子注入钝化界面缺陷的SiC MOS，其特征在于，还包括：源极、漏极、栅极、衬底、栅极氧化层、体区、N+、P+区和漂移层；
所述漏极位于所述衬底下方；
所述衬底位于所述漂移层下方；
所述N+区和所述P+区位于所述漂移层上层；
所述漂移层位于所述栅极氧化层下方；
所述栅极被所述栅极氧化层包覆；
所述源极位于所述N+区和所述P+区上方。
CN202311520618.6A 2023-11-15 2023-11-15 一种通过P离子注入钝化SiC MOS界面缺陷的方法 Pending CN117253784A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311520618.6A CN117253784A (zh) 2023-11-15 2023-11-15 一种通过P离子注入钝化SiC MOS界面缺陷的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311520618.6A CN117253784A (zh) 2023-11-15 2023-11-15 一种通过P离子注入钝化SiC MOS界面缺陷的方法

Publications (1)

Publication Number Publication Date
CN117253784A true CN117253784A (zh) 2023-12-19

Family

ID=89131647

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311520618.6A Pending CN117253784A (zh) 2023-11-15 2023-11-15 一种通过P离子注入钝化SiC MOS界面缺陷的方法

Country Status (1)

Country Link
CN (1) CN117253784A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1532943A (zh) * 2003-03-18 2004-09-29 ���µ�����ҵ��ʽ���� 炭化硅半导体器件及其制造方法
CN1577891A (zh) * 2003-07-02 2005-02-09 松下电器产业株式会社 半导体装置以及其制造方法
CN103928345A (zh) * 2014-04-21 2014-07-16 西安电子科技大学 离子注入形成n型重掺杂漂移层台面的碳化硅umosfet器件制备方法
CN103928344A (zh) * 2014-04-21 2014-07-16 西安电子科技大学 一种基于N型纳米薄层来提高N型DiMOSFET沟道迁移率方法
CN104681646A (zh) * 2015-03-05 2015-06-03 西安电子科技大学 碳化硅嵌入式电极平面型光导开关及其制作方法
CN111009464A (zh) * 2019-11-25 2020-04-14 深圳第三代半导体研究院 一种SiC功率器件芯片栅氧化层的制造方法及功率器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1532943A (zh) * 2003-03-18 2004-09-29 ���µ�����ҵ��ʽ���� 炭化硅半导体器件及其制造方法
CN1577891A (zh) * 2003-07-02 2005-02-09 松下电器产业株式会社 半导体装置以及其制造方法
CN103928345A (zh) * 2014-04-21 2014-07-16 西安电子科技大学 离子注入形成n型重掺杂漂移层台面的碳化硅umosfet器件制备方法
CN103928344A (zh) * 2014-04-21 2014-07-16 西安电子科技大学 一种基于N型纳米薄层来提高N型DiMOSFET沟道迁移率方法
CN104681646A (zh) * 2015-03-05 2015-06-03 西安电子科技大学 碳化硅嵌入式电极平面型光导开关及其制作方法
CN111009464A (zh) * 2019-11-25 2020-04-14 深圳第三代半导体研究院 一种SiC功率器件芯片栅氧化层的制造方法及功率器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘忠立 等: "《半导体材料及器件的辐射效应》", 31 January 2020, 国防工业出版社, pages: 53 - 54 *

Similar Documents

Publication Publication Date Title
CN117253905A (zh) 一种具有浮岛结构的SiC器件及制备方法
CN117334746A (zh) 一种具有氧化层的源极沟槽集成SBD超结SiC MOS及制备方法
CN117253924A (zh) 一种碳化硅ldmos及制备方法
US20110095333A1 (en) High-drive current mosfet
CN117525140A (zh) 一种集成条形沟槽源极控制续流通道SiC UMOS及制备方法
CN117253784A (zh) 一种通过P离子注入钝化SiC MOS界面缺陷的方法
CN117276061A (zh) 一种通过N离子注入钝化SiC MOS界面缺陷的方法
CN117457749B (zh) 一种栅极下方具有P型空间层的SiC LMOS及制备方法
CN117238758A (zh) 一种通过牺牲氧化NANO-P掺杂EPI钝化SiC MOS界面缺陷方法
CN117457748B (zh) 一种栅极下方具有P型空间层的SiC超结MOS及制备方法
CN117457732B (zh) 一种栅极下方具有P型空间层的SiC LIGBT及制备方法
JP3269510B2 (ja) 半導体素子
CN117457731B (zh) 一种栅极下方具有P型空间层的SiC垂直IGBT及制备方法
CN117238914A (zh) 一种集成SBD的SiC器件及制备方法
CN117410322B (zh) 一种沟槽型超结硅mosfet及制备方法
CN113540225B (zh) 一种基于准断带异质结的高性能凹栅型隧穿场效应晶体管及其制备方法
CN117334748B (zh) 一种源极沟槽集成SBD与HK介质SiC UMOS及制备方法
CN117393601A (zh) 一种集成SBD的垂直SiC MOSFET及制备方法
CN117423729A (zh) 一种具有异质结的沟槽栅vdmos及制备方法
CN117525139A (zh) 一种集成条形沟槽源极控制续流通道平面SiC MOS及制备方法
CN117497592A (zh) 一种集成柱形沟槽源极控制续流通道平面SiC MOS及制备方法
CN117525138A (zh) 一种集成柱形沟槽源极控制续流通道SiC UMOS及制备方法
CN117012649A (zh) 一种基于p型磊晶降低导通电阻的沟槽mosfet及制备方法
CN117525136A (zh) 一种具有N埋层的SiC UMOS及制备方法
CN117317007A (zh) 一种具有阶梯状CSL层的SiC UMOS及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20231219