CN117525136A - 一种具有N埋层的SiC UMOS及制备方法 - Google Patents

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Abstract

本发明提供一种具有N埋层的SiC UMOS及制备方法，该SiC UMOS包括：N埋层；所述N埋层位于P+屏蔽层的两侧；所述P+屏蔽层位于沟槽下方。本发明通过在P+屏蔽层的两侧设置离子浓度高于N‑drift层的N埋层，从而减弱P+屏蔽层与N‑drift层形成的PN结时耗尽区的展宽，能够扩大P+屏蔽层两侧的电流通路，提高了电流密度，从而提高SiC UMOS的导电能力。

Description

一种具有N埋层的SiC UMOS及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种具有N埋层的SiC UMOS及制备方法。
背景技术
第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。相对于其它第三代半导体(如GaN)而言，碳化硅能够较方便的通过热氧化形成二氧化硅。SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。而SiC功率器件具有输入阻抗高、开关速度快、工作频率高耐高压等一系列优点，在开关稳压电源、高频以及功率放大器等方面取得了广泛的应用。碳化硅金属氧化物半导体场效应晶体管(SiCMOSFET)作为一种重要的功率半导体器件，其栅极通过电压控制既能完成器件导通，又可以实现关断，具有高输入阻抗和低导通损耗的优点，现阶段广泛的应用于开关电源、电机控制、移动通讯等领域。
Trench MOSFET(沟槽式金属氧化物半导体场效应管)由于将沟槽深入碳化硅体内，在设计上可以并联更多的元胞，从而降低导通电阻(Ron)，实现更大电流的导通和更宽的开关速度。和平面型功率器件相比，栅极形成在垂直的沟槽中，但在沟槽下方的两端容易造成电场集中，使得沟槽下方的两端的电场远远大于其它地方，就会导致栅极氧化层局部击穿的问题，影响了器件的可靠性。为了保护栅极氧化层，通常在沟槽下方引入屏蔽区，因为屏蔽区能够有效与漂移层耗尽以减小电场峰值，然而屏蔽区保护栅氧的同时也与P-Well层形成了寄生JFET，寄生JFET的存在会降低器件的电流密度，所以为了减弱屏蔽区与P-well层构成的寄生JFET的寄生电阻，现有技术中又引入了电流扩展层CSL来改善器件的导电能力，但是改善效果并不显著。
发明内容
本发明的目的是提供一种具有N埋层的SiC UMOS及制备方法，该SiC UMOS通过在P+屏蔽层的两侧设置离子浓度高于N-drift层的N埋层，从而减弱P+屏蔽层与N-drift层形成的PN结时耗尽区的展宽，能够扩大P+屏蔽层两侧的电流通路，提高了电流密度，从而提高SiC UMOS的导电能力。
一种具有N埋层的SiC UMOS，包括：N埋层；
所述N埋层位于P+屏蔽层的两侧；
所述P+屏蔽层位于沟槽下方。
优选地，还包括：CSL层；
所述CSL层位于P-well层与所述N-drift层之间。
优选地，所述N埋层的掺杂浓度大于N-drift层的掺杂浓度。
优选地，所述N埋层的掺杂浓度与所述CSL层的掺杂浓度相等。
优选地，所述N埋层的掺杂浓度为5×1016cm-3。
优选地，所述N埋层的宽度为0.4-0.5um。
优选地，所述CSL层的厚度为0.2-0.5um。
优选地，还包括：源极、漏极、栅极、N型衬底、P-well层、P+区和N+区；
所述漏极位于所述N型衬底下方；
所述N型衬底位于所述N-drift层下方；
所述N-drift层位于所述P-well层下方；
所述P-well层位于所述P+区和所述N+区下方；
所述P+区和所述N+区位于所述源极下方；
所述栅极位于所述沟槽中。
一种具有N埋层的SiC UMOS制备方法，包括：
在N-drift层的上层的中间掺杂形成P+屏蔽层和N埋层；
在所述N-drift层、所述P+屏蔽层和所述N埋层上方外延N-drift层后在所述N-drift层的上层掺杂形成P-well层、N+区和P+区；
在所述N+层和所述P-well层上开设通孔，在所述N-drift层上层开设沟槽，所述沟槽与所述通孔连接；
沉积金属电极和层间介质。
优选地，在所述N-drift层、所述P+屏蔽层和所述N埋层上方外延N-drift层后还包括：在N-drift层的上层掺杂形成CSL层。
为了解决现有工艺中为了保护栅极氧化层而引入P+屏蔽层进而导致的P+屏蔽层与P-Well层形成了寄生JFET，寄生JFET的存在会降低器件的电流密度的技术问题，本发明通过在P+屏蔽层的两侧设置离子浓度高于N-drift层的N埋层，从而减弱P+屏蔽层与N-drift层形成的PN结时耗尽区的展宽，能够扩大P+屏蔽层两侧的电流通路，提高了电流密度，从而以较低的生产成本大大提高了SiC UMOS的导电能力。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的SiC UMOS结构示意图；
图2为本发明的SiC UMOS制备流程方法示意图；
图3为本发明的SiC UMOS制备流程结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
和平面型功率器件相比，栅极形成在垂直的沟槽中，但在沟槽下方的两端容易造成电场集中，使得沟槽下方的两端的电场远远大于其它地方，就会导致栅极氧化层局部击穿的问题，影响了器件的可靠性。为了保护栅极氧化层，通常在沟槽下方引入屏蔽区，因为屏蔽区能够有效与漂移层耗尽以减小电场峰值，然而屏蔽区保护栅氧的同时也与P-Well层形成了寄生JFET，寄生JFET的存在会降低器件的电流密度，所以为了减弱屏蔽区与P-well层构成的寄生JFET的寄生电阻，现有技术中又引入了电流扩展层CSL来改善器件的导电能力，但是改善效果并不显著。
为了解决现有工艺中为了保护栅极氧化层而引入P+屏蔽层进而导致的P+屏蔽层与P-Well层形成了寄生JFET，寄生JFET的存在会降低器件的电流密度的技术问题，本发明通过在P+屏蔽层的两侧设置离子浓度高于N-drift层的N埋层，从而减弱P+屏蔽层与N-drift层形成的PN结时耗尽区的展宽，能够扩大P+屏蔽层两侧的电流通路，提高了电流密度，从而以较低的生产成本大大提高了SiC UMOS的导电能力。
实施例1
一种具有N埋层的SiC UMOS，包括：N埋层；
N埋层位于P+屏蔽层的两侧；
N埋层的杂质离子经常选择锑(Sb)和砷(As)。对于N埋层的杂质离子的理化性质的要求包括：固溶度大和扩散系数小。因为固溶度大的杂质离子，可以减小埋层电阻率；扩散系数小的杂质离子，能够减小在离子注入期间后续高温过程中N埋层向外延层的扩散。
P+屏蔽层位于沟槽下方。
在沟槽下方设置一个P+屏蔽层可以用于耗尽两侧的N-drift层，降低沟槽下方的电场峰值，从而保护沟槽下方的拐角处的栅极氧化层不被高场强击穿，但是P+屏蔽层会与P-well层、N-drift层构成寄生JFET，JFET是采用PN结作为器件的栅控制沟道的开通和截止，当栅上加PN结负偏压，PN结两边耗尽，当沟道被完全耗尽，器件处于沟道夹断状态，器件截止。反之，器件导通。JFET是在一块N形半导体上制作两个高掺杂的P区，并将它们连接在一起，在N型半导体两侧的P型半导体与N型半导体接触，因为所掺杂的载流子浓度的差异(N型半导体中多数载流子为电子；P型半导体中的多数载流子为空穴)，在接触后，N型半导体中的电子会往P型半导体中扩散，P型半导体中的空穴会往N型半导体中扩散。但随着扩散的进行，N型半导体中的电子变少后由电中性变为带正电，P型半导体进而带负电。这时产生了一个由N型半导体指向P型半导体的内电场。由于内电场的存在，多数载流子的扩散被抑制，少数载流子则会在内电场的作用下产生漂移。在漂移与扩散共同作用下，N型半导体与P型半导体的载流子逐渐平衡，在N区与P区的界面处，电子与空穴会逐渐复合，产生一个空间电荷区，该区的载流子因为相互复合，所以稳定性强，流动性差，即为耗尽层。
当JFET的栅极和源极之间没有电压时，通道变成一条平滑的路径，为电子流动敞开。但是，当在栅极和源极之间施加反向极性的电压时，会发生相反的情况，这会使PN结反向偏置，并通过增加耗尽层使沟道变窄，并可能使JFET处于截止或夹断区域。由此可见，因为有寄生JFET的存在，会导致N-drift层中的寄生电阻很大，SiC UMOS的电流密度很小，导电性能差。
当有P+屏蔽层存在时，电流密度在P+屏蔽层与P-well层之间的区域最大，然后自远离P-well层的方向开始逐渐减小，所以本发明将N埋层设置在P+屏蔽层的两侧，这样具有针对性地改善导电通道最窄的区域，本发明根据SiC UMOS内部的电流密度分布示意图，创造性地在P+屏蔽区的两侧设置了N埋层，这样就能够限制P+屏蔽层的与N-drift层的耗尽区的扩展，从而增大电子导通路径，大大改善了SiC UMOS的导电能力。
优选地，还包括：CSL层；
CSL层位于P-well层与N-drift层之间。
CSL层(电流扩展层)用于提高SiC UMOS的电学性能和可靠性，CSL层(电流扩展层)能够降低SiC UMOS的电阻来提高SiC UMOS的工作效率和可靠性，同时，CSL层(电流扩展层)还可以降低SiC UMOS的漏电流，提高SiC UMOS的可靠性。
CSL层(电流扩展层)作为SiC UMOS一种材料层，通常用于控制半导体器件中的载流子注入和提高器件的性能。在半导体器件中，载流子注入是指将电子或空穴注入到半导体材料中以产生电流的过程。然而，这种注入过程可能会导致某些不良效应，如热效应、载流子捕获和材料损伤等。这些效应会降低器件的性能和寿命。为了解决这些问题，本发明引入了CSL层(电流扩展层)，可以有效地限制载流子注入和扩散，同时保持低电阻和高透明度。由于CSL层的掺杂浓度大于N-区的掺杂浓度，能够在一定程度上限制P+屏蔽层与N-drift层形成的PN结的扩展，就能够增大电子导通路径，从而改善了SiC UMOS的导电能力，这使得SiC UMOS可以更好地控制载流子的流动，并提高器件的性能和可靠性。CSL层(电流扩展层)的制作，即在P-well层注入之前进行一定深度的大于N-drift层浓度的N型掺杂，实现增大电流路径、减小导通电阻的效果。
但是只通过CSL层(电流扩展层)来改善SiC UMOS的导电性能的效果极其有限，所以本发明将CSL层(电流扩展层)与N埋层结合，用于限制限制P+屏蔽层的与N-drift层的耗尽区的扩展，从而增大电子导通路径，大大改善了SiC UMOS的导电能力。
优选地，N埋层的掺杂浓度大于N-drift层的掺杂浓度。
如果N埋层的掺杂浓度小于N-drift层的掺杂浓度，那么P+屏蔽层会很容易将N埋层耗尽，无法达到限制P+屏蔽区耗尽N-drift层的效果，所以N埋层的掺杂浓度要大于N-drift层的掺杂浓度，N-drift层的掺杂浓度通常为5×1015cm-3，所以本发明实施例将N埋层的掺杂浓度设置大于5×1015cm-3。使得P+屏蔽层在耗尽N埋层后，减少对N-drift层的耗尽，从而增大了电流通路，提高了SiC UMOS的导电性能。
优选地，N埋层的掺杂浓度与CSL层的掺杂浓度相等。
N埋层的掺杂浓度上限与CSL层的掺杂浓度相同，或者接近于CSL层的掺杂浓度，如果N埋层的掺杂浓度太高，就会降低P+屏蔽层的屏蔽作用，P+屏蔽层无法耗尽两侧的N埋层，并且浓度高的N埋层电子含量高，就会导致栅极氧化层下方拐角处出现电场集中的现象，导致栅极氧化层的拐角处易被高电场击穿，降低了SiC UMOS的栅氧可靠性。
所以本发明将N埋层的掺杂浓度设置与CSL层的掺杂浓度相等或者接近CSL层的掺杂浓度，这样即能够限制P+屏蔽层对N-drift层的耗尽作用，又能够保证P+屏蔽层对栅极氧化层的保护作用，在提高了SiC UMOS的栅氧可靠性的同时还能够提高电流密度，增加SiCUMOS的导通能力。
优选地，N埋层的掺杂浓度为5×1016cm-3。
因为CSL层的掺杂浓度是在1016cm-3-1017cm-3之间，所以N埋层的掺杂浓度同样在1016cm-3-1017cm-3之间，作为一个优选地实施例，本发明将N埋层的掺杂浓度设置为5×1016cm-3。既能够限制P+屏蔽层对N-drift层的耗尽作用，又能够保证P+屏蔽层对栅极氧化层的保护作用，在提高了SiC UMOS的栅氧可靠性的同时还能够提高电流密度，增加SiCUMOS的导通能力。
优选地，N埋层的宽度为0.4-0.5um。
N埋层的宽度也同样会影响SiC UMOS的导电能力和可靠性，N埋层的宽度如果过小，则会导致N埋层易被P+屏蔽区耗尽，无法达到限制P+屏蔽区耗尽N-drift层的效果，如果N埋层的宽度过宽，则会影响P+屏蔽区的屏蔽作用，导致了SiC UMOS的栅氧可靠性降低，所以N埋层的宽度不能小于0.5um，不能大于0.5um。对于不同型号的SiC UMOS，N埋层的宽度是根据P+屏蔽区的浓度和自身的掺杂浓度进行设置，如果N埋层自身的掺杂浓度较高，那么N埋层的宽度就相应的做小，如果N埋层自身的掺杂浓度较低，N埋层的宽度就做大，对于掺杂浓度为5×1016cm-3的N埋层，作为一个优选地实施例，本发明将N埋层的宽度设置为0.4um，既能够限制P+屏蔽层对N-drift层的耗尽作用，又能够保证P+屏蔽层对栅极氧化层的保护作用，在提高了SiC UMOS的栅氧可靠性的同时还能够提高电流密度，增加SiC UMOS的导通能力。
优选地，CSL层的厚度为0.2-0.5um。
CSL层的厚度如果过小，则更加难以改善SiC UMOS的导电能力，如果CSL层的厚度过大，则容易导致栅极氧化层被击穿，降低SiC UMOS的可靠性，作为一个优选地实施例，本发明将CSL层的厚度设置为0.3um，与N埋层一起改善SiC UMOS的导电能力，既能够限制P+屏蔽层对N-drift层的耗尽作用，又能够保证P+屏蔽层对栅极氧化层的保护作用，在提高了SiC UMOS的栅氧可靠性的同时还能够提高电流密度，增加SiC UMOS的导通能力。
优选地，还包括：源极、漏极、栅极、N型衬底、P-well层、P+区和N+区；
漏极位于N型衬底下方；
漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
N型衬底位于N-drift层下方；
N-drift层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在MOS管工作时，源极和漏极之间的电流主要通过N-drift层进行传输。N-drift层的掺杂类型和浓度决定了电流的导通类型(N型或P型)和大小。N-drift层的结构和特性直接影响MOSFET的电流控制能力。通过调整N-drift层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。
N-drift层位于P-well层下方；
P-well层和源极的横向扩散差构成了SiC MOSFET的沟道。
P-well层位于P+区和N+区下方；
P+区和N+区位于源极下方；
栅极位于沟槽中。
源极是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极和漏极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。同时，源极还承担着调制栅极电压的作用，通过控制源极电压的变化，实现对MOSFET的控制。
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。
实施例2
一种具有N埋层的SiC UMOS制备方法，包括：
S100，在N-drift层的上层的中间掺杂形成P+屏蔽层和N埋层；
本发明采用离子注入的方式在N-drift层的上层的中间掺杂形成P+屏蔽层和N埋层。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成(如果离子与靶的组成不同)。各种离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S200，在N-drift层、P+屏蔽层和N埋层上方外延N-drift层后在N-drift层的上层掺杂形成P-well层、N+区和P+区；
外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长(CVE)、分子束外延(MBD)、原子层外(ALE)等。在本发明实施例中，采用的是化学气相外延(CVE)来形成N-漂移层。化学气相外延与化学气相沉积(CVD)原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE还能够用于外延硅片工艺和MOS晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。
S300，在N+层和P-well层上开设通孔，在N-drift层上层开设沟槽，沟槽与通孔连接；
本发明通过蚀刻的方法在N+层和P-well层上开设通孔，在N-drift层上层开设沟槽，沟槽与通孔连接，蚀刻是使用化学反应或物理撞击作用而移除部分材料的技术。蚀刻技术可以分为湿蚀刻和干蚀刻两类。通过曝光制版、显影后，将要蚀刻区域的保护膜去除，在蚀刻时接触化学溶液，达到溶解腐蚀的作用，形成凹凸或者镂空成型的效果。
具体步骤为：曝光法：工程根据图形开出备料尺寸-材料准备-材料清洗-烘干→贴膜或涂布→烘干→曝光→显影→烘干-蚀刻→脱膜。
网印法：开料→清洗板材(不锈钢其它金属材料)→丝网印→蚀刻→脱膜。
蚀刻优版：采用喷墨打印技术将抗腐蚀墨水打印到材料表面，再经过固化(一般是用光固化也有用热固化)即可获得抗腐蚀层然后可以进行下一步化学腐蚀或者电腐蚀。
S400，沉积金属电极和层间介质。
S400具体步骤分为沉积栅极和沉积源极、漏极，沉积栅极分为生成氧化层和多晶硅沉积两步，采用湿氧氧化的方法生成氧化层，湿式氧化在高温(120-320℃)和高压(0.5-20MPa)的条件下，利用气态的氧气(通常为空气)作氧化剂，将水中有机物氧化成小分子有机物或无机物。高温可以提高O2在液相中的溶解性能，高压的目的是抑制水的蒸发以维持液相，而液相的水可以作为催化剂，使氧化反应在较低温度下进行。
多晶硅沉积即在硅化物叠在第一层多晶硅(Poly1)上形成栅电极和局部连线，第二层多晶硅(Poly2)形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅(Poly3)上形成单元连线，第四层多晶硅(Poly4)和第五层多晶硅(Poly5)则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积(LPCVD)，通过在反应室内(即炉管中)将三氢化砷(AH3)、三氢化磷(PH3)或二硼烷(B2H6)的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积(LPCVD)的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在之间，主要由沉积时的温度决定。
金属电极沉积工艺分为化学气相沉积(CVD)和物理气相沉积(PVD)。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质(A)，则先向沉积设备输入可生成物质(A)的两种气体(B和C)，然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积(CVD)和物理气相沉积(PVD)都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积TiC或TiN，是向850～1100℃的反应室通入TiCl4，H2，CH4等气体，经化学反应，在基体表面形成覆层。
优选地，在所述N-drift层、所述P+屏蔽层和所述N埋层上方外延N-drift层后还包括：在N-drift层的上层掺杂形成CSL层。
在本发明实施例中，通过注入N型离子可以形成CSL层，具体方法为离子注入，具体步骤为：清洁半导体表面；选择离子种类，在本步骤中选择五价杂质离子，如P、As、Sb、Bi；加速离子，只有当杂质离子加速到一定能量时，才能够穿透半导体材料的表面层；注入离子；退火处理，用于消除注入过程中产生的缺陷，提高半导体材料的电学性能。
为了解决现有工艺中为了保护栅极氧化层而引入P+屏蔽层进而导致的P+屏蔽层与P-Well层形成了寄生JFET，寄生JFET的存在会降低器件的电流密度的技术问题，本发明通过在P+屏蔽层的两侧设置离子浓度高于N-drift层的N埋层，从而减弱P+屏蔽层与N-drift层形成的PN结时耗尽区的展宽，能够扩大P+屏蔽层两侧的电流通路，提高了电流密度，从而以较低的生产成本大大提高了SiC UMOS的导电能力。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种具有N埋层的SiC UMOS，其特征在于，包括：N埋层；
所述N埋层位于P+屏蔽层的两侧；
所述P+屏蔽层位于沟槽下方。
2.根据权利要求1所述的一种具有N埋层的SiC UMOS，其特征在于，还包括：CSL层；
所述CSL层位于P-well层与所述N-drift层之间。
3.根据权利要求1所述的一种具有N埋层的SiC UMOS，其特征在于，所述N埋层的掺杂浓度大于N-drift层的掺杂浓度。
4.根据权利要求2所述的一种具有N埋层的SiC UMOS，其特征在于，所述N埋层的掺杂浓度与所述CSL层的掺杂浓度相等。
5.根据权利要求1所述的一种具有N埋层的SiC UMOS，其特征在于，所述N埋层的掺杂浓度为5×1016cm-3。
6.根据权利要求1所述的一种具有N埋层的SiC UMOS，其特征在于，所述N埋层的宽度为0.4-0.5um。
7.根据权利要求2所述的一种具有N埋层的SiC UMOS，其特征在于，所述CSL层的厚度为0.2-0.5um。
8.根据权利要求1所述的一种具有N埋层的SiC UMOS，其特征在于，还包括：源极、漏极、栅极、N型衬底、P-well层、P+区和N+区；
所述漏极位于所述N型衬底下方；
所述N型衬底位于所述N-drift层下方；
所述N-drift层位于所述P-well层下方；
所述P-well层位于所述P+区和所述N+区下方；
所述P+区和所述N+区位于所述源极下方；
所述栅极位于所述沟槽中。
9.一种具有N埋层的SiC UMOS制备方法，其特征在于，包括：
在N-drift层的上层的中间掺杂形成P+屏蔽层和N埋层；
在所述N-drift层、所述P+屏蔽层和所述N埋层上方外延所述N-drift层后在所述N-drift层的上层掺杂形成P-well层、N+区和P+区；
在所述N+层和所述P-well层上开设通孔，在所述N-drift层上层开设沟槽，所述沟槽与所述通孔连接；
沉积金属电极和层间介质。
10.根据权利要求9所述的一种具有N埋层的SiC UMOS制备方法，其特征在于，在所述N-drift层、所述P+屏蔽层和所述N埋层上方外延N-drift层后还包括：在N-drift层的上层掺杂形成CSL层。
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