CN117438469A - 一种具有同型异质结续流通道的SiC超结MOS及制备方法 - Google Patents

一种具有同型异质结续流通道的SiC超结MOS及制备方法 Download PDF

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Abstract

本发明的目的是提供一种具有同型异质结续流通道的SiC超结MOS及制备方法，该超结MOS包括：P柱和N型通道；所述N型通道与栅极氧化层和源极邻接；所述N型通道与所述源极和N‑drift层构成导电通道；所述P柱位于N‑drift层的两侧并与N‑drift层、P‑well层、P+层和衬底邻本发明在反向导通时，电流能够从源极流向N型通道，然后从N型通道流向N‑drift层，最后从N‑drift层流向漏极，N型通道的开启电压远低于体二极管，相较于现有技术使用集成SBD提供反向续流通道的方法，本发明对工艺上的要求更低，只需要在常规SiC超结MOS的生产工艺中增加一道N型通道注入工艺，能够大大减少生产成本的同时使得SiC超结MOS具有更好的反向性能。

Description

一种具有同型异质结续流通道的SiC超结MOS及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种具有同型异质结续流通道的SiC超结MOS及制备方法。
背景技术
第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。而SiC功率器件具有输入阻抗高、开关速度快、工作频率高耐高压等一系列优点，在开关稳压电源、高频以及功率放大器等方面取得了广泛的应用。使用SiC材料制造的MOSFET与相同功率等级的Si MOSFET相比，SiC MOSFET导通电阻、开关损耗大幅降低，适用于更高的工作频率，另由于其高温工作特性，大大提高了高温稳定性，已成为电动汽车和光伏逆变器等高功率应用中硅绝缘栅双极晶体管(IGBT)的有力竞争对手。
当功率器件工作在高频开关电路时，对于Si MOSFET来说，常常采用体二极管来降低寄生电感，起到续流作用，对于SiC MOSFET，由于SiC材料禁带更宽，导致SiC MOSFET体二极管开启电压过高(2.7-3.0V)，远高于Si MOSFET的体二极管的开启电压(约1.5V)，在反向偏置下难以起到续流保护MOSFET的作用。在现有技术中，SiC MOSFET通常通过反并联肖特基二极管或JFET短路体二极管来增强器件续流能力，但两种方法均会占用额外的面积并且其工艺较为复杂，容易引起可靠性问题，由于集成肖特基二管器件的反向漏电大，如果在MOSFET设计时肖特基二极管占有的面积过大，会影响MOSFET的反向击穿电压。且肖特基二极管在大电流时的自身压降过大，会使得当续流的电流较大时，在肖特基二极管上的压降损耗非常大。
发明内容
本发明的目的是提供一种具有同型异质结续流通道的SiC超结MOS及制备方法，该超结MOS在MOSFET反向导通时，电流能够从源极流向N型通道，然后从N型通道流向N-drift层，最后从N-drift层流向漏极，N型通道的开启电压远低于体二极管，相较于现有技术使用集成SBD提供反向续流通道的方法，本发明对工艺上的要求更低，只需要在常规SiC超结MOS的生产工艺中增加一道N型通道注入工艺，能够大大减少生产成本的同时使得SiC超结MOS具有更好的反向性能。
一种具有同型异质结续流通道的SiC超结MOS，包括：P柱和N型通道；
所述N型通道与栅极氧化层和源极邻接；
所述N型通道与所述源极和N-drift层构成导电通道；
所述P柱位于N-drift层的两侧并与N-drift层、P-well层、P+层和衬底邻接。
优选地，所述N型通道的掺杂浓度小于所述N-drift层的掺杂浓度。
优选地，所述N型通道的掺杂浓度为8×1016cm-3。
优选地，所述N-drift层的掺杂浓度为1×1017cm-3。
优选地，所述N型通道的厚度为80-100nm。
优选地，还包括：P-well层；
所述P-well包括位于所述N-drift层与所述P+层和所述N+层之间的第一部分和位于所述N+层与所述N-drift层之间的的第二部分。
优选地，所述P-well层的掺杂浓度为5×1018cm-3。
优选地，还包括：源极、漏极、栅极、衬底、P+层和N+层；
所述漏极位于所述衬底下方；
所述衬底位于所述N-drift层和所述P柱下方；
所述P+层位于所述P柱上方并与所述N+层邻接；
所述N+层位于P-well层上方；
所述栅极位于所述N型通道上方；
所述源极位于所述P+层和所述N+层上方。
优选地，还包括：CSL层；
所述CSL层位于所述N型通道和所述N-drift层之间并与所述P-well层、所述N-drift层和所述N型通道邻接。
一种具有同型异质结续流通道的SiC超结MOS制备方法，包括：
在N-drift层上层和P柱上方离子注入形成P-well层；
在N-drift层上层和P-well层中离子注入形成P+层、N+层和N型通道；
沉积栅极、源极和漏极。
本发明通过在源极和栅极下方设置一个N型通道，与N-drift层构成反向续流通道，使得电流能够从源极流向N型通道后再从N-drift层流向漏极，电子在经过N型通道和N-drift层构成的同型异质结需要克服的势垒要远低于经过体二极管PN结所需要克服的势垒，在SiC MOSFET反向导通时更容易开启，能够提高SiC MOSFET的反向续流能力，并且相比于现有技术中采用集成SBD或者JFET提供反向续流回路的方法来说，集成SBD或者JFET工艺较为复杂，容易引起可靠性问题，本发明对工艺的要求低，生产成本低，并且更容易控制反向续流通道，生产难度低，良品率高。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的超结SiC MOS结构示意图；
图2为本发明的超结SiC MOS制备流程方法示意图；
图3为本发明的超结SiC MOS制备流程结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
当功率器件工作在高频开关电路时，对于Si MOSFET来说，常常采用体二极管来降低寄生电感，起到续流作用，对于SiC MOSFET，由于SiC材料禁带更宽，SiC MOSFET体二极管开启电压过高(2.7-3.0V)，远高于Si MOSFET的体二极管的开启电压(约1.5V)，在反向偏置下难以起到续流保护MOSFET的作用。在现有技术中，SiC MOSFET通常通过反并联肖特基二极管或JFET短路体二极管来增强器件续流能力，但两种方法均会占用额外的面积并且其工艺较为复杂，容易引起可靠性问题，由于集成肖特基二管器件的反向漏电大，如果在MOSFET设计时肖特基二极管占有的面积过大，会影响MOSFET的反向击穿电压。且肖特基二极管在大电流时的自身压降过大，会使得当续流的电流较大时，在肖特基二极管上的压降损耗非常大。
为了解决现有技术中采用集成肖特基二极管带来的芯片面积增大、器件可靠性降低、工艺复杂等问题，本发明提出一种在源极和栅极下方设置一个N型通道的超结SiCMOSFET结构，该N型通道能与N-drift层构成反向续流通道，使得电流能够从源极流向N型通道后再从N-drift层流向漏极，因为电子在经过N型通道和N-drift层构成的同型异质结需要克服的势垒要远低于经过体二极管PN结所需要克服的势垒，所以在SiC MOSFET反向导通时更容易开启，能够提高SiC MOSFET的反向续流能力，本发明对工艺的要求低，能够降低生产成本，还可以通过改变N型通道的掺杂浓度和厚度来控制反向续流通道的开启电压，能够适用于各种型号的MOSFET，能够满足市场大部分需求。
实施例1
一种具有同型异质结续流通道的SiC超结MOS，参考图1，包括：P柱和N型通道；
N型通道为N型掺杂的区域，PN结的衬底分为P型和N型，+是重掺杂(掺杂浓度高)，-是轻掺杂(掺杂浓度低)，P型掺杂IIIA族元素，例如：硼、铝、镓、铟、铊。N型掺杂VA族元素，例如氮(N)、磷(P)、砷(As)、锑(Sb)、铋(Bi)和镆(Mc)。在半导体应用中，通过往半导体材料重注入不同的离子可以形成P型半导体或者N型半导体，在P型半导体中，多数载流子为空穴，在N型半导体中，多数载流子为电子，根据多数载流子的不同，可以分为空穴导电和电子导电两种导电类型，采用不同的半导体制作功率器件相应的会形成PMOSFET和NMOSFET，在本发明实施例中，以NMOSFET为例，提出一种具有同型异质结续流通道的SiC超结MOS，通过采用N型通道与N-drift层构成的同型异质结来组成续流通道，由于电子穿过同型异质结的势垒要比穿过PN结的势垒低，所以N型通道在反向状态下比体二极管更容易开启，能够提供反向续流通道，本发明对工艺要求很低，只需要在常规超结SiC MOSFET的制作工艺中加入N型掺杂离子注入步骤即可。
半导体的异质结是一种特殊的PN结，由两层以上不同的半导体材料薄膜依次沉积在同一基座上形成，这些材料具有不同的能带隙，它们可以是砷化镓之类的化合物，也可以是硅-锗之类的半导体合金。异质结由两种不同的半导体相接触所形成的界面区域。按照两种材料的导电类型不同，异质结可分为同型异质结(P-p结或N-n结)和异型异质(P-n或p-N)结，多层异质结称为异质结构。通常形成异质结的条件是：两种半导体有相似的晶体结构、相近的原子间距和热膨胀系数。利用界面合金、外延生长、真空淀积等技术，都可以制造异质结。异质结常具有两种半导体各自的PN结都不能达到的优良的光电特性，使它适宜于制作超高速开关器件、太阳能电池以及半导体激光器等。
N型通道与栅极氧化层和源极邻接；
N型通道直接与源极接触，当SiC MOSFET处于反向导通状态时，电流能够从源极流向N型通道，然后从N型通道流向N-drift层最后流向漏极。当SiC MOSFET处于关断状态时，N型通道就被P-well层完全耗尽。
N型通道与源极和N-drift层(漂移层)构成导电通道；
本发明通过在源极和栅极下方设置一个N型通道，与N-drift层构成反向续流通道，使得电流能够从源极流向N型通道后再从N-drift层流向漏极，电子在经过N型通道和N-drift层构成的同型异质结需要克服的势垒要远低于经过体二极管PN结所需要克服的势垒，在SiC MOSFET反向导通时更容易开启，能够提高SiC MOSFET的反向续流能力，并且相比于现有技术中采用集成SBD或者JFET提供反向续流回路的方法来说，集成SBD或者JFET工艺较为复杂，容易引起可靠性问题，本发明对工艺的要求低，生产成本低，并且更容易控制反向续流通道，生产难度低，良品率高。
P柱位于N-drift层的两侧并与N-drift层、P-well层、P+层和衬底邻接。
超结器件是为了打破了传统的硅极限关系，实现高耐压特性而诞生的一种新型结构，超结结构MOSFET在D端和S端排列多个垂直PN结的结构，其结果是在保持高电压的同时实现了低导通电阻。超级结的存在大大突破了硅的理论极限，而且额定电压越高，导通电阻的下降越明显。N柱和P柱在漂移层中设置垂直沟槽，当施加电压时耗尽层水平扩展，很快合并形成与沟槽深度相等的耗尽层。耗尽层仅扩展至沟槽间距的一半，因此形成厚度等于沟槽深度的耗尽层。耗尽层的膨胀小且良好，允许漂移层杂质浓度增加约5倍，从而可以降低导通电阻，超结器件具有更低的导通电阻，更强的耐压性能。
优选地，N型通道的掺杂浓度小于N-drift层的掺杂浓度。
因为要保证N型通道与N-drift层或者CSL层的势垒差，所以N型通道的掺杂浓度要小于N-drift层或者CSL层的掺杂浓度，如果N型通道的掺杂浓度大于N-drift层或者CSL层，则电流不能通过反向续流通道，如果N型通道的掺杂浓度等于N-drift层或者CSL层，则反向续流通道则会在很小的电压下开启，那么就会导致超结SiC MOS的反向耐压能力变差，导致超结SiC MOS容易被击穿损毁，所以在本发明实施例中，N型通道的掺杂浓度要略低于N-drift层或者CSL层。
优选地，N型通道的掺杂浓度为8×1016cm-3。
N-drift层的掺杂浓度为1×1017cm-3。
因为N型通道的掺杂浓度要略低于CSL层的掺杂浓度，所以在本发明实施例中，将N型通道的掺杂浓度设置为3×1017cm-3，CSL层的掺杂浓度设置为5×1017cm-3，这样设置既可以构造反向续流通道，又能够降低JFET区的电阻，提高超结SiC MOSFET的电气性能。
优选地，N型通道的厚度为80-100nm。
在超结SiC MOSFET处于关断状态时，P-well层要将N型通道完全耗尽，防止器件漏电，所以N型通道的厚度不能太厚，否则P-well层无法耗尽N型通道，另外，N型通道的厚度也不能过薄，因为N型通道太薄则会导致反向续流通道过窄，不足以满足超结SiC MOSFET的续流要求，并且会容易被P-well层耗尽，导致反向续流通道的开启电压变高，降低超结SiCMOSFET的反向性能，作为一个优选地实施例，本发明将N型通道的厚度设置为90nm。
优选地，还包括：P-well层；
P-well层包括位于N-drift层与P+层和N+层之间的第一部分和位于N+层与N-drift层之间的的第二部分。
P-well层的掺杂浓度为5×1018cm-3。
在本发明实施例中，P-well层的目的是控制N型通道的关断，并且为了保证完全将N型通道耗尽，本发明将P-well层的掺杂浓度设置为5×1018cm-3，比常规的P-well层的掺杂浓度要高，高掺杂浓度的P-well层在超结SiC MOSFET处于关断状态时能够完全耗尽N型通道，如果P-well层的掺杂浓度太小，无法耗尽N型通道就会导致超结SiC MOSFET出现漏电的情况，而本发明通过高掺杂浓度的P-well层就能够更好地关断N型通道，提高了超结SiCMOSFET的可靠性和稳定性。
优选地，还包括：源极(S)、漏极(D)、栅极(G)、衬底(N-sub)、P+层和N+层；
漏极位于衬底下方；
漏极是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极和源极之间形成一条导电通路，电子从源极流入漏极，完成电流的传输。漏极的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
衬底位于N-drift层和P柱下方；
N-drift层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极电压施加在MOSFET上时，漂移区中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在MOSFET工作时，源极和漏极之间的电流主要通过N-drift层进行传输。N-drift层的掺杂类型和浓度决定了电流的导通类型(N型或P型)和大小。N-drift层的结构和特性直接影响MOS管的电流控制能力。通过调整N-drift层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。
P+层位于P柱上方并与N+层邻接；
N+层位于P-well层上方；
栅极位于N型通道上方；
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。
源极位于P+层和N+层上方。
栅极是MOSFET中的控制极，它与沟道之间通过一层绝缘层相隔，是MOSFET的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制漏极和源极之间的电流大小。
优选地，还包括：CSL层；
CSL层位于N型通道和N-drift层之间并与P-well层、N-drift层和N型通道邻接。
CSL层(电流扩展层)用于提高SiC MOSFET的电学性能和可靠性，CSL层(电流扩展层)能够降低SiC MOSFET的电阻来提高SiC MOSFET的工作效率和可靠性，同时，CSL层(电流扩展层)还可以降低SiC MOSFET的漏电流，提高SiC MOSFET的可靠性。
CSL层(电流扩展层)作为SiC MOSFET一种材料层，通常用于控制半导体器件中的载流子注入和提高器件的性能。在半导体器件中，载流子注入是指将电子或空穴注入到半导体材料中以产生电流的过程。然而，这种注入过程可能会导致某些不良效应，如热效应、载流子捕获和材料损伤等。这些效应会降低器件的性能和寿命。为了解决这些问题，本发明引入了CSL层(电流扩展层)，可以有效地限制载流子注入和扩散，同时保持低电阻和高透明度。CSL层(电流扩展层)的制作，即在P-body层注入之前进行一定深度的N型掺杂，实现增大电流路径、减小导通电阻的效果。
在本发明实施例中，可以采用CSL层替代N型通道下方的部分N-drift层，在制备CSL层时，需要在N-drift层制备完成后，在N-drift层上层再次进行离子注入操作，完成CSL层的制备，在离子注入时，需要严格控制反应的时间以控制CSL层的掺杂浓度略大于N型通道，并且CSL层的厚度也大于N型通道，或者在N-drift层制备完成后，采用气相外延生长的方法制备CSL层。CSL层可以抵消JFET区的电阻，从而降低超结SiC MOSFET的导通电阻，导通电阻越小，超结SiC MOSFET的发热就越小，消耗功率也更小，提高了超结SiC MOSFET的可靠性和稳定性。
实施例2
一种具有同型异质结续流通道的SiC超结MOS制备方法，参考图2，3，包括：
S100，在N-drift层上层和P柱上方离子注入形成P-well层；
本发明采用离子注入的方式在N-drift层上层离子注入形成P-well层。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成(如果离子与靶的组成不同)。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
也可以采用外延的方法在N-drift层上方外延一层P-well层，外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长(CVE)、分子束外延(MBD)、原子层外延(ALE)等。在本发明实施例中，采用的是化学气相外延(CVE)来形成N-漂移层。化学气相外延与化学气相沉积(CVD)原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE还能够用于外延硅片工艺和MOS晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。
S200，在N-drift层上层和P-well层中离子注入形成P+层、N+层和N型通道；
在P-well层形成之后，需要制作N+源区和P+接触区，在P-well层上层he N-drift层上层进行离子注入，形成N+层、P+层和N型通道。
S300，沉积栅极、源极和漏极。
沉积栅极分为沉积栅极氧化层和沉积多晶硅，本发明采用干法氧化的方式在栅极沟槽壁面沉积氧化层，根据氧化反应中氧化剂的不同，热氧化过程可分为干法氧化和湿法氧化，前者使用纯氧产生二氧化硅层，速度慢但氧化层薄而致密，后者需同时使用氧气和高溶解度的水蒸气，其特点是生长速度快但保护层相对较厚且密度较低。干法氧化采用高温纯氧与晶圆直接反应的方式。干法氧化只使用纯氧气(O2)，所以氧化膜的生长速度较慢，主要用于形成薄膜，且可形成具有良好导电性的氧化物。干法氧化的优点在于不会产生副产物(H2)，且氧化膜的均匀度和密度均较高。
沉积栅极采用多晶硅沉积的方法，多晶硅沉积即在硅化物叠在第一层多晶硅(Poly1)上形成栅电极和局部连线，第二层多晶硅(Poly2)形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅(Poly3)上形成单元连线，第四层多晶硅(Poly4)和第五层多晶硅(Poly5)则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积(LPCVD)，通过在反应室内(即炉管中)将三氢化砷(AH3)、三氢化磷(PH3)或二硼烷(B2H6)的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在0.2-1.0Torr的低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在之间，主要由沉积时的温度决定。
金属电极沉积工艺分为化学气相沉积(CVD)和物理气相沉积(PVD)。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质(A)，则先向沉积设备输入可生成物质(A)的两种气体(B和C)，然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积(CVD)和物理气相沉积(PVD)都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积TiC或TiN，是向850-1100℃的反应室通入TiCl4，H2，CH4等气体，经化学反应，在基体表面形成覆层。
本发明通过在源极和栅极下方设置一个N型通道，与N-drift层构成反向续流通道，使得电流能够从源极流向N型通道后再从N-drift层流向漏极，电子在经过N型通道和N-drift层构成的同型异质结需要克服的势垒要远低于经过体二极管PN结所需要克服的势垒，在SiC MOSFET反向导通时更容易开启，能够提高SiC MOSFET的反向续流能力，并且相比于现有技术中采用集成SBD或者JFET提供反向续流回路的方法来说，集成SBD或者JFET工艺较为复杂，容易引起可靠性问题，本发明对工艺的要求低，生产成本低，并且更容易控制反向续流通道，生产难度低，良品率高。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种具有同型异质结续流通道的SiC超结MOS，其特征在于，包括：P柱和N型通道；
所述N型通道与栅极氧化层和源极邻接；
所述N型通道与所述源极和N-drift层构成导电通道；
所述P柱位于N-drift层的两侧并与N-drift层、P-well层、P+层和衬底邻接。
2.根据权利要求1所述的一种具有同型异质结续流通道的SiC超结MOS，其特征在于，所述N型通道的掺杂浓度小于所述N-drift层的掺杂浓度。
3.根据权利要求2所述的一种具有同型异质结续流通道的SiC超结MOS，其特征在于，所述N型通道的掺杂浓度为8×1016cm-3。
4.根据权利要求2所述的一种具有同型异质结续流通道的SiC超结MOS，其特征在于，所述N-drift层的掺杂浓度为1×1017cm-3。
5.根据权利要求1所述的一种具有同型异质结续流通道的SiC超结MOS，其特征在于，所述N型通道的厚度为80-100nm。
6.根据权利要求1所述的一种具有同型异质结续流通道的SiC超结MOS，其特征在于，还包括：P-well层；
所述P-well包括位于所述N-drift层与所述P+层和所述N+层之间的第一部分和位于所述N+层与所述N-drift层之间的的第二部分。
7.根据权利要求6所述的一种具有同型异质结续流通道的SiC超结MOS，其特征在于，所述P-well层的掺杂浓度为5×1018cm-3。
8.根据权利要求1所述的一种具有同型异质结续流通道的SiC超结MOS，其特征在于，还包括：源极、漏极、栅极、衬底、P+层和N+层；
所述漏极位于所述衬底下方；
所述衬底位于所述N-drift层和所述P柱下方；
所述P+层位于所述P柱上方并与所述N+层邻接；
所述N+层位于P-well层上方；
所述栅极位于所述N型通道上方；
所述源极位于所述P+层和所述N+层上方。
9.根据权利要求1所述的一种具有同型异质结续流通道的SiC超结MOS，其特征在于，还包括：CSL层；
所述CSL层位于所述N型通道和所述N-drift层之间并与所述P-well层、所述N-drift层和所述N型通道邻接。
10.一种具有同型异质结续流通道的SiC超结MOS制备方法，其特征在于，包括：
在N-drift层上层和P柱上方离子注入形成P-well层；
在N-drift层上层和P-well层中离子注入形成P+层、N+层和N型通道；
沉积栅极、源极和漏极。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855280A (zh) * 2024-01-31 2024-04-09 深圳天狼芯半导体有限公司 超结碳化硅mosfet及其制备方法、芯片

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