CN117253924A - 一种碳化硅ldmos及制备方法 - Google Patents

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Abstract

本发明提供一种碳化硅LDMOS及制备方法，该碳化硅LDMOS包括：第一P‑top区；所述第一P‑top区位于栅极侧壁的下方并与氧化层和N型漂移层邻接。本发明在N型漂移层上层设置了多个P‑top区，第一P‑top区位于栅极侧壁的下方用于缓解栅极下方的电场尖峰以保护栅极氧化层，第二P‑top区位于第一P‑top的一侧，用于平滑漂移层的电场，提高器件的耐压能力，还能够降低导通电阻，还在源极下方设置了续流二极管，提高了器件的反向性能，并且增加了P型缓冲层，用于耗尽漂移层，将漏极密集的电场线吸引到源极，具有调制电场的作用，本发明从多个方面显著地提升了LDMOS的电气性能。

Description

一种碳化硅LDMOS及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种碳化硅LDMOS及制备方法。
背景技术
第三代半导体材料碳化硅具有带隙宽、击穿场强高、热导率高、饱和电子迁移速率高、物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境。碳化硅具有更大的禁带宽度和更高的临界击穿场强。相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的10倍。另外，碳化硅器件的电子饱和速率较高、正向导通电阻小、功率损耗较低，适合大电流大功率运用，降低对散热设备的要求。相对于其它第三代半导体(如GaN)而言，碳化硅能够较方便的通过热氧化形成二氧化硅。SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。而SiC功率器件具有输入阻抗高、开关速度快、工作频率高耐高压等一系列优点，在开关稳压电源、高频以及功率放大器等方面取得了广泛的应用。
漂移层由于制作工艺的偏差导致了在漂移层中的某些地方出现电场尖峰，从而降低了传统功率器件的耐压能力，例如：传统LDMOS栅极末端的下方通常会出现电场尖峰，栅极氧化层的厚度对功率器件的性能有着重要影响，较薄的栅极氧化层可以提高通道电流,增强器件的导电性能。而较厚的栅极氧化层可以增加栅极与通道之间的绝缘强度,提高功率器件的耐压能力。所以在生成栅极氧化层时，要合理的控制栅极氧化层的厚度来平衡栅极的耐压能力和导电性能，但是由于沟槽底部氧化效率低，使靠近沟槽底部的氧化层厚度比沟槽侧壁的氧化层厚度薄，就会导致位于沟槽底部的栅极氧化层容易被电场尖峰提前击穿，降低了LDMOS整体的可靠性。
发明内容
本发明的目的是提供一种碳化硅LDMOS及制备方法，该碳化硅LDMOS在N型漂移层上层设置了多个P-top区，第一P-top区位于栅极侧壁的下方用于缓解栅极下方的电场尖峰以保护栅极氧化层，第二P-top区位于第一P-top的一侧，用于平滑漂移层的电场，提高器件的耐压能力，还能够降低导通电阻，还在源极下方设置了续流二极管，提高了器件的反向性能，并且增加了P型缓冲层，用于耗尽N型漂移层，将漏极密集的电场线吸引到源极，具有调制电场的作用，本发明从多个方面显著地提升了LDMOS的电气性能。
一种碳化硅LDMOS，包括：第一P-top区；
所述第一P-top区位于栅极侧壁的下方并与氧化层和N型漂移层邻接。
优选地，还包括：第二P-top区；
所述第二P-top区位于所述氧化层下方并与所述氧化层和所述N型漂移层邻接；
所述第二P-top区与第一P-top区的距离为1-1.5um。
优选地，还包括：续流二极管；
所述续流二极管位于源极下方并与所述源极和所述N型漂移层邻接。
优选地，还包括：P型缓冲层；
所述P型缓冲层位于衬底上方并与所述衬底和所述N型漂移层邻接。
优选地，还包括：P型漂移层；
所述P型漂移层位于衬底上方并与所述衬底和所述N型漂移层邻接。
优选地，还包括：衬底、N+区、P+区、漏极、源极、栅极、ILD层、体区、氧化层；
所述漏极位于所述衬底下方；
所述衬底位于所述N型漂移层下方；
所述体区位于所述N型漂移层上方；
所述N+区和所述P+区位于所述体区上方；
所述源极位于所述N+区和所述P+区上方；
所述氧化层位于所述N型漂移层上方；
所述ILD层位于所述氧化层上方。
优选地，所述第一P-top区和第二P-top区的掺杂浓度为1012cm-3。
优选地，所述P型缓冲层的掺杂浓度为1018cm-3。
优选地，所述P型缓冲层的厚度为1um。
一种碳化硅LDMOS制备方法，包括：
在衬底上方外延形成P型缓冲层；
在所述P型缓冲层上方外延形成P型漂移层和N型漂移层；
在所述N型漂移层上层离子注入形成体区、N+区、P+区和P-top区；
蚀刻所述体区和所述N型漂移层上层形成沟槽；
在所述沟槽的壁面和所述N+区、所述体区、所述P-top区、所述N型漂移层的上方沉积氧化层；
在所述氧化层上沉积多晶硅；
在所述多晶硅和所述氧化层的上方沉积ILD层金属电极。
本发明在N型漂移层上层设置多个P-top区，其中一个P-top区（第一P-top区）位于栅极侧壁的下方，能够保护栅极边缘下方的栅极氧化层，避免由于栅极边缘处电场线集中而导致栅极氧化层击穿，在上述P-top区的右侧还设置了多个P-top区用于缓解漂移层的电场尖峰以提高LDMOS的耐压能力，并且还能够辅助耗尽N型漂移层，降低导通电阻，本发明还引入了续流二极管，续流二极管位于源极下方，当源极接高电位时，与源极相连的多晶硅呈现正电，能够吸引体区的电子形成反型层，使得电流可以从源极流向漏极，续流二极管的开启电压比体二极管低，能够降低反向恢复时间，本发明在漂移层下方设置了P型缓冲层，能够将漏极的电场线吸引到源极，改善电场分布，显著提高了LDMOS的电气性能。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的碳化硅LDMOS结构示意图；
图2为本发明的碳化硅LDMOS制备流程方法示意图；
图3为本发明的碳化硅LDMOS制备流程结构示意图a；
图4为本发明的碳化硅LDMOS制备流程结构示意图b；
图5为本发明的碳化硅LDMOS制备流程结构示意图c。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
漂移层由于制作工艺的偏差导致了在漂移层中的某些地方出现电场尖峰，从而降低了传统功率器件的耐压能力，例如：传统LDMOS栅极末端的下方通常会出现电场尖峰，栅极氧化层的厚度对功率器件的性能有着重要影响，较薄的栅极氧化层可以提高通道电流,增强器件的导电性能。而较厚的栅极氧化层可以增加栅极与通道之间的绝缘强度,提高功率器件的耐压能力。所以在生成栅极氧化层时，要合理的控制栅极氧化层的厚度来平衡栅极的耐压能力和导电性能，但是由于沟槽底部氧化效率低，使靠近沟槽底部的氧化层厚度比沟槽侧壁的氧化层厚度薄，就会导致位于沟槽底部的栅极氧化层容易被电场尖峰提前击穿，降低了LDMOS整体的可靠性。
本发明在N型漂移层上层设置多个P-top区，其中一个P-top区（第一P-top区）位于栅极侧壁的下方，能够保护栅极边缘下方的栅极氧化层，避免由于栅极边缘处电场线集中而导致栅极氧化层击穿，在上述P-top区的右侧还设置了多个P-top区用于缓解漂移层的电场尖峰以提高LDMOS的耐压能力，并且还能够辅助耗尽漂移层，降低导通电阻。
实施例1
一种碳化硅LDMOS，参考图1，包括：第一P-top区8；
第一P-top区8位于栅极9侧壁的下方并与氧化层7和N型漂移层3邻接。
栅极氧化层用于隔离栅极9电极和衬底13，起到保护和控制电流的作用，随着半导体工业的不断发展，对栅极氧化层的性能的要求也越来越高，栅极氧化层的可靠性在集成电路的设计中非常重要，在高质量的氧化层下，能够实现尽可能低的渗透率同时保证氧化层的质量，高质量的栅极氧化层可以快速将薄膜去掉和完全的沟道清除，适用于高精度的应用电路。
栅极氧化层可以提高芯片容量，栅极氧化层包括两层：硅氧化物和硅酸根，硅氧化物通常是一个非常薄的氧化层，具有良好的电气性能，可以防止铁、锡等杂质元素的杂质掺杂，从而延长晶体管的寿命。而硅酸根层的功能是保护硅氧化层，避免外界最终才会对其产生影响。同时栅极氧化层也具有防潮，防尘等特殊性能，它可以简化电路板设计，减小电磁场对器件影响的强度，提高设计的效率和精度。
栅极氧化层一般是采用热氧化来制备的，良好氧化层的漏电流基本上为0,并且具有较高的击穿电场强度（击穿电场强度约为10MV/cm).但是，实际上发现，在器件和电路工作时，有时会发生由于栅氧化层的漏电、并导致击穿而引起的失效；产生这种后果的根本原因就是氧化层在电压作用下性能发生了退化。
栅极氧化层性能退化的表现：击穿：在栅极电压作用下，栅极氧化层发生性能退化的主要表现就是击穿。栅极氧化层主要存在两种类型的击穿：一是瞬时击穿,即是加上电压后就马上发生的击穿短路；二是经时击穿,即是加上电压后需要经过一段时间之后才发生的击穿。MOSFET的早期失效往往就包括有栅氧化层的瞬时击穿现象。经时击穿的产生与栅氧化层中的电场（栅极电压）有关。
由于生产工艺的局限，会导致栅极氧化层内部出现缺陷，尤其是在栅极边缘拐角处的栅极氧化层最容易发生裂隙，凹槽等缺陷。栅极氧化层的缺陷导致了在栅极边缘拐角处的栅极氧化层的耐压性能低于其它位置的栅极氧化层，所以栅极边缘拐角处的栅极氧化层容易被电场击穿，本发明将第一P-top区8设置在栅极侧壁的下方，第一P-top区8能够改善栅极边缘的电场分布，缓解栅极边缘下方的电场尖峰来提高栅极氧化层的耐压能力，从而提高LDMOS的可靠性。
优选地，还包括：第二P-top区15；
第二P-top区15位于氧化层7下方并与氧化层7和N型漂移层3邻接；
第二P-top区15与第一P-top区8的距离为1-1.5um。
第二P-top区15位于第一P-top区8的侧方，在图1中为右侧，第二P-top区15的具体位置根据漂移层内的电场线分布设置，在本发明实施例中，第二P-top区15可以设置为多个，离第一P-top区8最近的第二P-top区15与第一P-top区8的距离为1-1.5um，然后第二P-top区15之间的距离根据漂移层内的电场分布和第二P-top区15的宽度设置，第二P-top的宽度越窄，所能设置的第二P-top区15的个数就越少，第二P-top区15之间的间隔也变小，第二P-top区15的间隔范围在0.5-1.5um之间。
优选地，还包括：续流二极管；
续流二极管位于源极5下方并与源极5和N型漂移层3邻接。
对于常规Si MOSFET而言，其体二极管开启电压仅为0.7V左右，因此常用作MOSFET反向偏置下的续流通道。但是碳化硅材料由于禁带更宽，SiC MOSFET体二极管开启电压过高（2.7-3.0V），反向偏置下难以起到续流保护MOSFET的作用。本发明在源极5下方设置了一个续流二极管，在源极5下方开设沟槽，在沟槽的壁面沉积氧化层7，然后在氧化层7上方沉积多晶硅11，并将多晶硅11与源极5相连，当SiC MOSFET处于反向偏置状态时，源极5接正电位漏极14接负电位，与源极5相连的多晶硅11也会带正电，通过带正电的多晶硅11吸引体区12中的电子，从而形成反型层，建立了反向续流回路，使得电流能够从源极5流向N+区4、从N+区4流向体区12，从体区12流向漂移层，从漂移层流向漏极14，并且续流二极管的开启电压比体二极管低，能够更好地保护SiC MOSFET，显著提高SiC MOSFET的反向性能。
优选地，还包括：P型缓冲层1；
P型缓冲层1位于衬底13上方并与衬底13和N型漂移层3邻接。
P型缓冲层1的引入可以加强对N型漂移层3的耗尽作用，因为N型漂移层3内部的电场线分布是不均匀的，所以P型缓冲层1作为等电势层能够将漏极14附近较为密集的电场线吸引一部分到源极5附近，从而调控电场分布，改善电场线集中的情况，增加LDMOS的耐压性能。
优选地，还包括：P型漂移层2；
P型漂移层2位于衬底13上方并与衬底13和N型漂移层3邻接。
P型漂移层2的掺杂浓度跟N型漂移层3的掺杂浓度相等，或者根据P型漂移层2和N型漂移层3的占比调节P型漂移层2的掺杂浓度，P型漂移层2的占比越大，其掺杂浓度就越小，并且P型漂移层2的掺杂浓度也被N型漂移层3影响，N型漂移层3的掺杂浓度越大，P型漂移层2的掺杂浓度也要相应变大，作为一个优选地实施例，P型漂移层2与N型漂移层3的厚度比为1：2，P型漂移层2与N型漂移层3的掺杂浓度相等，这样可以完全耗尽N型漂移层3并且改善N型漂移层3内部电场，避免N型漂移层3内部出现大的电场尖峰导致LDMOS被击穿的现象。
优选地，还包括：衬底13、N+区4、P+区10、漏极14、源极5、栅极9、ILD层6、体区12、氧化层7；
漏极14位于衬底13下方；
漏极14是MOSFET中的电荷汇，它与沟道相连，是电荷的入口。当MOSFET处于导通状态时，漏极14和源极5之间形成一条导电通路，电子从源极5流入漏极14，完成电流的传输。漏极14的电压变化对MOSFET的工作状态影响较小，主要起到电流流入的作用。
衬底13位于N型漂移层3下方；
漂移层的电场分布对MOSFET的导通特性和电流控制起着关键的作用。当栅极9电压施加在MOSFET上时，漂移区中的电场分布会受到栅极9电压的调制，从而控制源极5和漏极14之间的电流流动。在MOSFET工作时，源极5和漏极14之间的电流主要通过漂移层进行传输。漂移层的掺杂类型和浓度决定了电流的导通类型（N型或P型）和大小。漂移层的结构和特性直接影响MOS管的电流控制能力。通过调整漂移层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。
体区12位于N型漂移层3上方；
N+区4和P+区10位于体区12上方；
源极5位于N+区4和P+区10上方；
源极5是MOSFET中的电荷源，是电荷的出口。当MOSFET处于导通状态时，源极5和漏极14之间形成一条导电通路，电子从源极5流入漏极14，完成电流的传输。同时，源极5还承担着调制栅极9电压的作用，通过控制源极5电压的变化，实现对MOSFET的控制。
氧化层7位于N型漂移层3上方；
ILD层6位于氧化层7上方。
ILD工艺是指在晶体管与层金属之间形成的介质材料，形成电性隔离。ILD层6可以有效地降低金属与衬底之间的寄生电容，改善金属横跨不同的区域而形成的寄生场效应晶体管，ILD层6的介质材料是二氧化硅。
优选地，第一P-top区8和第二P-top区15的掺杂浓度为1012cm-3。
第一P-top区8与第二P-top区15的掺杂浓度相等，都为1012cm-3。PN结的衬底13分为P型和N型，+是重掺杂（掺杂浓度高），-是轻掺杂（掺杂浓度低），P型掺杂IIIA族元素，例如：硼、铝、镓、铟、铊。N型掺杂VA族元素，例如氮（N）、磷（P）、砷（As）、锑（Sb）、铋（Bi）和镆（Mc）。重掺杂的掺杂浓度通常在1018cm-3以上，在本发明实施例中，第一P-top区8和第二P-top区15都为轻掺杂，如果第一P-top区8和第二P-top区15的掺杂浓度过高，就会将邻近的漂移层提前耗尽，降低LDMOS的电气性能，如果第一P-top区8和第二P-top区15的掺杂浓度过低，则对漂移层内电场的调制能力不足，导致耐压性能不高，所以本发明将第一P-top区8和第二P-top区15的掺杂浓度设置为1012cm-3，能够在调制漂移层电场的同时不降低LDMOS的工作性能。
优选地，P型缓冲层1的掺杂浓度为1018cm-3。
优选地，P型缓冲层1的厚度为1um。
P型缓冲层1的掺杂浓度和厚度都会影响对N型漂移层3的耗尽能力，P型缓冲层1的掺杂浓度和厚度越大，则越容易耗尽N型漂移层3，在本发明重，P型缓冲层1的掺杂浓度与厚度是根据N型漂移层3的掺杂浓度设置的，如果P型缓冲层1的掺杂浓度和厚度过高，就会导致将N型漂移层3提前耗尽，导致LDMOS的饱和电流小，作为一个优选地实施例，本发明按照大部分LDMOS的N型漂移层3的掺杂浓度将P型缓冲层1的掺杂浓度设置为1018cm-3，厚度设置为1um，能够对N型漂移层3进行辅助耗尽，并且能够作为等电势层，将漏极14密集的电场线吸引到源极5下方，调控电场的分布，提高LDMOS的耐压能力。
实施例2
一种碳化硅LDMOS制备方法，参考图2，图3，图4，图5，包括：
S100，在衬底13上方外延形成P型缓冲层1；
外延工艺是指在衬底13上生长完全排列有序的单晶体层的工艺，在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相状态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离于注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。
气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外延（ALE）等。在本发明实施例中，采用的是化学气相外延 (CVE)来形成N-漂移层。化学气相外延与化学气相沉积（CVD）的原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE 还能够用于外延硅片工艺和MOS晶体管嵌人式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。 嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率，降低源漏结寄生电阻，减少高能离子注入的缺陷。
S200，在P型缓冲层1上方外延形成P型漂移层2和N型漂移层3；
S300，在N型漂移层3上层离子注入形成体区12、N+区4、P+区10和P-top区；
本发明采用离子注入的方式在N型漂移层3上层形成体区12、N+区4、P+区10和P-top区。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。“质量”选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或“狭缝”的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。
用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。
S400，蚀刻体区12和N型漂移层3上层形成沟槽；
本发明通过蚀刻的方法在体区12和N型漂移层3上层形成沟槽。蚀刻是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
S500，在沟槽的壁面和N+区4、体区12、P-top区、N型漂移层3的上方沉积氧化层7；
本发明采用湿氧氧化的方法生成氧化层7，湿式氧化在高温(120~320℃)和高压(0.5~20MPa)的条件下，利用气态的氧气(通常为空气)作氧化剂，将水中有机物氧化成小分子有机物或无机物。高温可以提高 O2在液相中的溶解性能，高压的目的是抑制水的蒸发以维持液相，而液相的水可以作为催化剂，使氧化反应在较低温度下进行。
S600，在氧化层7上沉积多晶硅11；
多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH3）、三氢化磷（PH3）或二硼烷（B2H6）的掺杂气体直接输入硅烷或DCS的硅材料气体中，就可以进行临场低压化学气相沉积的多晶硅掺杂过程。多晶硅沉积是在低压条件及600、650℃之间的沉积温度下进行，使用纯硅烷或以氮气稀释后纯度为20％到30％的硅烷。这两种沉积过程的沉积速率都在100-200Å/min之间，主要由沉积时的温度决定。
S700，在多晶硅11和氧化层7的上方沉积ILD和金属电极。
沉积ILD层6可以通过等离子体增强化学气相沉积法淀积一定厚度的二氧化硅。淀积的方式是利用硅酸乙酯在400℃发生分解反应形成二氧化硅淀积层。
金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。通常沉积金属是向850~1100℃的反应室通入反应气体，经化学反应，在基体表面形成覆层。
本发明在漂移层上层设置多个P-top区，其中一个P-top区（第一P-top区8）位于栅极9侧壁的下方，能够保护栅极9边缘下方的栅极9氧化层7，避免由于栅极9边缘处电场线集中而导致栅极9氧化层7击穿，在上述P-top区的右侧还设置了多个P-top区用于缓解漂移层的电场尖峰以提高LDMOS的耐压能力，并且还能够辅助耗尽漂移层，降低导通电阻，本发明还引入了续流二极管，续流二极管位于源极5下方，当源极5接高电位时，与源极5相连的多晶硅11呈现正电，能够吸引体区12的电子形成反型层，使得电流可以从源极5流向漏极14，续流二极管的开启电压比体二极管低，能够降低反向恢复时间，本发明在漂移层下方设置了P型缓冲层1，能够将漏极14的电场线吸引到源极5，改善电场分布，显著提高了LDMOS的电气性能。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种碳化硅LDMOS，其特征在于，包括：第一P-top区；
所述第一P-top区位于栅极侧壁的下方并与氧化层和N型漂移层邻接。
2.根据权利要求1所述的一种碳化硅LDMOS，其特征在于，还包括：第二P-top区；
所述第二P-top区位于所述氧化层下方并与所述氧化层和所述N型漂移层邻接；
所述第二P-top区与第一P-top区的距离为1-1.5um。
3.根据权利要求1所述的一种碳化硅LDMOS，其特征在于，还包括：续流二极管；
所述续流二极管位于源极下方并与所述源极和所述N型漂移层邻接。
4.根据权利要求1所述的一种碳化硅LDMOS，其特征在于，还包括：P型缓冲层；
所述P型缓冲层位于衬底上方并与所述衬底和所述N型漂移层邻接。
5.根据权利要求1所述的一种碳化硅LDMOS，其特征在于，还包括：P型漂移层；
所述P型漂移层位于衬底上方并与所述衬底和所述N型漂移层邻接。
6.根据权利要求1所述的一种碳化硅LDMOS，其特征在于，还包括：衬底、N+区、P+区、漏极、源极、栅极、ILD层、体区、氧化层；
所述漏极位于所述衬底下方；
所述衬底位于所述N型漂移层下方；
所述体区位于所述N型漂移层上方；
所述N+区和所述P+区位于所述体区上方；
所述源极位于所述N+区和所述P+区上方；
所述氧化层位于所述N型漂移层上方；
所述ILD层位于所述氧化层上方。
7.根据权利要求2所述的一种碳化硅LDMOS，其特征在于，所述第一P-top区和第二P-top区的掺杂浓度为1012cm-3。
8.根据权利要求4所述的一种碳化硅LDMOS，其特征在于，所述P型缓冲层的掺杂浓度为1018cm-3。
9.根据权利要求4所述的一种碳化硅LDMOS，其特征在于，所述P型缓冲层的厚度为1um。
10.一种碳化硅LDMOS制备方法，其特征在于，包括：
在衬底上方外延形成P型缓冲层；
在所述P型缓冲层上方外延形成P型漂移层和N型漂移层；
在所述N型漂移层上层离子注入形成体区、N+区、P+区和P-top区；
蚀刻所述体区和所述N型漂移层上层形成沟槽；
在所述沟槽的壁面和所述N+区、所述体区、所述P-top区、所述N型漂移层的上方沉积氧化层；
在所述氧化层上沉积多晶硅；
在所述多晶硅和所述氧化层的上方沉积ILD层金属电极。
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