JP2009130021A - 横型ｍｏｓトランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】Ｌｏｃｏｓ酸化膜のソース電極側での耐圧特性における電界集中を緩和した横型ＭＯＳトランジスタ及びその製造方法を提供することを課題とする。
【解決手段】
横型ＭＯＳトランジスタは、基板１００、ｎ−活性層１０１、ｎ−ドリフト層１０１ａ、Ｌｏｃｏｓ酸化膜１０２、ｎ−ウェル領域１０３、ｐ−ボディ拡散層１０４、ゲート酸化層１０５、ゲートポリサイド電極１０６、ｎ＋ドレイン領域１０７、ｎ＋ソース領域１０８、ｐ＋基板電極１０９、及びｐ＋拡散層１１０を備える。ｐ＋拡散層１１０は、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域に形成され、ｎ−活性層１０１とは導電型が逆の不純物が注入される。これにより、第１端部１０２ａ付近に生じる過剰なキャリアが打ち消され、キャリア濃度を最適化され、第１端部１０２ａ付近における耐圧特性が緩和される。
【選択図】図１
【解決手段】
横型ＭＯＳトランジスタは、基板１００、ｎ−活性層１０１、ｎ−ドリフト層１０１ａ、Ｌｏｃｏｓ酸化膜１０２、ｎ−ウェル領域１０３、ｐ−ボディ拡散層１０４、ゲート酸化層１０５、ゲートポリサイド電極１０６、ｎ＋ドレイン領域１０７、ｎ＋ソース領域１０８、ｐ＋基板電極１０９、及びｐ＋拡散層１１０を備える。ｐ＋拡散層１１０は、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域に形成され、ｎ−活性層１０１とは導電型が逆の不純物が注入される。これにより、第１端部１０２ａ付近に生じる過剰なキャリアが打ち消され、キャリア濃度を最適化され、第１端部１０２ａ付近における耐圧特性が緩和される。
【選択図】図１
Description
本発明は、横型ＭＯＳ(Metal Oxide Silicon)トランジスタ及びその製造方法に関する。
従来より、横型パワーＭＯＳトランジスタにおいて、高耐圧特性を改善するために、Ｌｏｃｏｓ酸化膜の端部における電界強度を緩和すべく、端部の形状を緩やかにしたり、不純物濃度に勾配をつけることが行われている。
具体的には、ドレイン電極側のＬｏｃｏｓ酸化膜の端部をソース電極側の端部よりも大きく、かつ、端部が緩やかな勾配を有するようにするとともに、Ｌｏｃｏｓ酸化膜の端部の不純物濃度分布が拡散領域の不純物濃度分布と同様の緩やかな濃度勾配にされている。このような形状により、ドレイン取り出し領域となるｎ＋型の拡散領域に濃度勾配を設け、かつ、電流通過方向（断面における横方向）へ幅広く形成することにより、高電圧が印加されるドレイン電極側での耐圧特性における電界集中を緩和している。また、ドレイン領域での寄生抵抗を低減し、ＭＯＳトランジスタのオン抵抗を低減している（例えば、特許文献１参照）。
特開２００３−３０９２５８号公報
ところで、上述のような横型ＭＯＳトランジスタでは、Ｌｏｃｏｓ酸化膜のドレイン電極側の端部（バーズビーク形状部）での耐圧特性における電界集中は緩和されるが、ソース電極側の端部では電界集中が緩和されていないという課題があった。
また、Ｌｏｃｏｓ酸化層はゲート酸化層よりも各段に厚いため、Ｌｏｃｏｓ酸化層のソース領域側の端部付近では、ゲート絶縁層とＬｏｃｏｓ酸化層との厚さの差に起因して耐圧特性における電界強度が集中する。このため、アバランシェ現象によりホットキャリアが発生し、降伏現象によってオフ耐圧が律速されるという課題があった。
そこで、本発明は、Ｌｏｃｏｓ酸化膜のソース電極側での耐圧特性における電界集中を緩和した横型ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。
本発明の一局面の横型ＭＯＳトランジスタは、第１導電型の半導体層の表面部に形成されるソース領域と、前記ソース領域とは離間して前記半導体層の表面部に形成されるドレイン領域と、前記半導体層の表面部に熱酸化によって形成されるＬｏｃｏｓ酸化層と、前記半導体層の表面と前記Ｌｏｃｏｓ酸化層の表面との上に形成されるゲート酸化層と、前記Ｌｏｃｏｓ酸化層の前記ソース領域側の端部に隣接する前記半導体層内の隣接領域内に形成される第２導電型の拡散層とを含む。
また、前記ソース領域に隣接する領域への不純物注入によって形成される第２導電型のボディ拡散層をさらに含み、前記拡散層は、前記ボディ拡散層を形成するための不純物注入工程において、前記隣接領域内の前記半導体層に不純物が注入されることによって形成されてもよい。
また、前記拡散層の不純物濃度は、前記Ｌｏｃｏｓ酸化層の前記ソース領域側の端部付近の前記半導体層内におけるホットキャリアの発生を抑制できる不純物濃度であってもよい。
本発明の一局面の横型ＭＯＳトランジスタの製造方法は、第１導電型の半導体層の表面に形成されるソース領域と、前記ソース領域とは離間して前記半導体層の表面に形成されるドレイン領域と、前記半導体層の表面に形成されるＬｏｃｏｓ酸化層と、前記半導体層の表面と前記Ｌｏｃｏｓ酸化層の表面との上に形成されるゲート酸化層と、前記Ｌｏｃｏｓ酸化層の前記ソース領域側の端部に隣接する隣接領域内に形成される第２導電型の拡散層とを含む横型ＭＯＳトランジスタの製造方法であって、前記隣接領域上の前記ゲート酸化層を厚さ方向に貫通させるエッチング工程と、前記貫通孔を通じて前記隣接領域内の前記半導体層に不純物を拡散することにより、前記拡散層を形成する拡散工程とを備える。
本発明によれば、Ｌｏｃｏｓ酸化膜のソース電極側での耐圧特性における電界集中を緩和した横型ＭＯＳトランジスタ及びその製造方法を提供できるという特有の効果が得られる。
以下、本発明の横型ＭＯＳトランジスタ及びその製造方法を適用した実施の形態について説明する。
図１は、本実施の形態の横型ＭＯＳトランジスタの断面構造を示す図である。
図１に示すように、本実施の形態の横型ＭＯＳトランジスタは、基板１００、ｎ−活性層１０１、ｎ−ドリフト層１０１ａ、Ｌｏｃｏｓ（Local Oxidation of Silicon）酸化膜１０２、ｎ−ウェル領域１０３、ｐ−ボディ拡散層１０４、ゲート酸化層１０５、ゲートポリサイド電極１０６、ｎ＋ドレイン領域１０７、ｎ＋ソース領域１０８、ｐ＋基板電極１０９、及びｐ＋拡散層１１０を備える。
基板１００及びｎ−活性層１０１は、シリコンウェハで構成される。このうち、ｎ−活性層１０１は、シリコンウェハに不純物（典型的にはホスフィン（Ｐ））を注入することにより、導電型がｎ−型にされるシリコン半導体層である。なお、ｎ−ドリフト層１０１ａは、Ｌｏｃｏｓ酸化層１０２の下、及び、Ｌｏｃｏｓ酸化層１０２の第１端部１０２ａに隣接するｎ−活性層１０１内に形成される。このｎ−ドリフト層１０１ａのドーズ量により、横型ＭＯＳトランジスタのオン抵抗が調整される。
Ｌｏｃｏｓ酸化層１０２は、ゲート酸化層１０５及びゲートポリシリサイド電極１０６が形成される前に、例えばシリコン窒化膜（ＳｉＮ）をマスクとして熱酸化処理によって形成されるシリコン酸化膜であり、シリコン半導体層であるｎ−活性層１０１の内部に食い込んで成長されている。
ｎ−ウェル領域１０３は、後に形成されるｎ＋ドレイン領域１０７の下に配設される領域である。
ｐ−ボディ拡散層１０４は、ゲート酸化層１０５及びゲートポリシリサイド電極１０６が形成される前に、ｎ−活性層１０１の表面から不純物（典型的には、ボロン（Ｂ））を注入することにより、導電型がｐ−型にされている拡散層である。このｐ−型は、ｐ＋型よりも不純物濃度が低い領域である。不純物濃度は、後述する耐圧強度を実現できる程度の不純物濃度に設定される。
ゲート酸化層１０５は、ｐ−ボディ拡散層１０４を形成した後に、熱酸化処理によって形成される酸化層である。このゲート酸化層１０５の下に位置するｐ−ボディ拡散層１０４には、ＭＯＳトランジスタのチャネル領域が形成される。
ゲートポリサイド電極１０６は、シリサイドとポリシリコンを積層構造にしたゲート電極である。シリサイドは、高融点金属あるいは遷移金属とシリコンを熱処理で合金化したものであり、例えば、ＷＳｉ２又はＭｏＳｉ２シリサイドを用いることができる。
ｎ＋ドレイン領域１０７は、Ｌｏｃｏｓ酸化層１０２の第２端部（図中Ｌｏｃｏｓ酸化層１０２の右端）１０２ｂに隣接する領域でｎ−活性層１０１の表面から不純物（典型的にはホスフィン（Ｐ））を注入することにより、ｎ−活性層１０１内に形成されるドレイン領域である。このｎ＋ドレイン領域１０７は、ｎ＋ソース領域１０８と同様に、ｎ−型よりも不純物濃度が高いｎ＋型に設定される領域である。
ｎ＋ソース領域１０８は、ｐ−ボディ拡散層１０４の一部の領域（図中におけるゲートポリサイド電極１０６の左端近傍の領域）に不純物（典型的にはホスフィン（Ｐ））を注入することにより、導電型がｎ＋型にされている。なお、ｎ＋型は、ｎ−型よりも不純物濃度が高い領域である。
ｐ＋基板電極１０９は、ｐ−ボディ拡散層１０４の表面から不純物（典型的には、ボロン（Ｂ））を注入することにより、導電型がｐ型にされている領域であり、ｐ−ボディ拡散層１０４を接地電位に保持するためのｐ＋型の拡散層である。このｐ＋基板電極１０９は接地されており、Ｐ−ボディ拡散層１０４は、ｐ＋基板電極１０９を介して接地される。
ｐ＋拡散層１１０は、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域において、半導体層であるｎ−活性層１０１内に形成される拡散層である。このｐ＋拡散層１１０は、Ｌｏｃｏｓ酸化層１０２のソース領域側の端部１０２ａに接するように形成される。なお、Ｐ＋拡散層１１０が形成される領域を後に説明する製造工程では、領域Ａと称す。
ｐ＋拡散層１１０には、ｎ−活性層１０１に注入される不純物とは導電型が逆の不純物（典型的には、ボロン（Ｂ））が注入されている。ｎ−活性層１０１とは逆のｐ＋型にするのは、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａ付近に生じる過剰なキャリア（電子）を打ち消してキャリア濃度を最適化することにより、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａ付近における耐圧特性を緩和するためである。
このようにＬｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａ付近に生じる過剰なホットキャリア（電子）を打ち消して（ホットキャリアの発生を抑制して）キャリア濃度を最適化するために、ｐ＋領域における不純物濃度は、例えば、１．０×１０１７（atoms/cm３）程度に設定される。なお、周囲のｎ−活性層１０１の不純物濃度は１．０×１０１６である。
図２及び図３は、本実施の形態の横型ＭＯＳトランジスタの製造工程を示す図である。
まず、図２（ａ）に示すように、シリコンウェハで構成される基板１００及びｎ−活性層１０１の上に、バッファ酸化層１２０と窒化シリコン層（ＳｉＮ）１３０を形成する。
図２（ｂ）は、窒化シリコン層１３０の上にフォトレジスト１４０を形成し、Ｌｏｃｏｓ酸化層１０２を形成する領域の上部に存在するバッファ酸化層１２０、窒化シリコン層１３０、及びフォトレジスト１４０を除去し、ｎ−活性層１０１を剥き出しにする。この工程は、ドライエッチングによる異方性エッチングによって行われる。なお、バッファ酸化層１２０、及び窒化シリコン層１３０のエッチングが終了すると、次に行う熱酸化処理の前にフォトレジスト１４０は除去される。
図２（ｃ）は、Ｌｏｃｏｓ酸化層１０２を形成した状態を示す図である。図２（ｂ）に示す状態に続いて、窒化シリコン層１３０をマスクとして熱酸化処理を行い、Ｌｏｃｏｓ酸化層１０２を形成する。Ｌｏｃｏｓ酸化層１０２を形成した後に、バッファシリコン層１２０と窒化シリコン層１３０を除去する。これにより、図２（ｄ）に示すようにｎ−活性層１０１の上の所望の領域にＬｏｃｏｓ１０２が形成される。Ｌｏｃｏｓ酸化層１０２は、ｎ−活性層１０１に食い込むように形成される。
次に、図２（ｅ）に示すように、フォトレジスト１５０を用いて、Ｌｏｃｏｓ酸化層１０２の第２端部１０２ｂに隣接する領域のｎ−活性層１０１内に不純物（典型的にはホスフィン（Ｐ））をさらに注入することにより、ｎ−ウェル領域１０３を形成する。なお、この工程は、ハイエネルギー・インプランテーション・プロセスによって行われ、ｎ−ウェル領域１０３は、ｎ−活性層１０１よりも不純物濃度が高くされる。
次に、図２（ｆ）に示すように、フォトレジスト１６０を用いてＬｏｃｏｓ酸化層１０２の第１端部１０２ａから離間した領域のｎ−活性層１０１内に不純物（典型的にはボロン（Ｂ））を注入することにより、ｐ−ボディ拡散層１０４を形成する。フォトレジスト１６０は、ｐ−ボディ拡散層１０４の形成後に除去される。なお、この工程は、ハイエネルギー・インプランテーション・プロセスによって行われる。
次に、図３（ａ）に示すように、フォトレジスト１７０を用いて不純物（典型的にはホスフィン（Ｐ））を注入することにより、ｎ−ドリフト層１０１ａを形成する。このｎ−ドリフト層１０１ａは、Ｌｏｃｏｓ酸化層１０２の下、及び、Ｌｏｃｏｓ酸化層１０２の第１端部１０２ａに隣接するｎ−活性層１０１内に形成される。このｎ−ドリフト層１０１ａを形成した後に、犠牲酸化膜を形成し、ウェットエッチングで除去する。
次に、犠牲酸化膜を除去した後に、図３（ｂ）に示すように、ゲート酸化層１０５を形成する。図３（ｂ）には、ゲート酸化層１０５を形成した後に、フォトレジスト１７０をウェットエッチングで除去した状態を示す。
さらに、図３（ｃ）に示すように、ゲートポリサイド層１０６Ａを全面に形成し、これに次いで、図３（ｄ）に示すように、フォトレジスト１８０を用いて、ゲートポリサイド電極１０６を形成する。ゲートポリサイド層１０６Ａは、ｎ−活性層１０１とｐ−ボディ拡散層１０４の接合部（ｐｎ接合部）上と、Ｌｏｃｏｓ酸化層１０２上の所定範囲以外を残して除去されることにより、ゲートポリサイド電極１０６（１０６ａ、１０６ｂ）となる。
すなわち、本実施の形態では、後にｎ＋ソース領域１０８及びｐ＋基板電極１０９が形成される領域と、Ｌｏｃｏｓ酸化層１０２の第２端部１０２ｂ側の領域と、ｎ＋ドレイン領域１０７が形成されている領域との上部に加えて、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域の上部に存在する部分のゲートポリサイド層１０６Ａが除去されることにより、ゲートポリサイド電極１０６（１０６ａ、１０６ｂ）が形成される。なお、この工程は、ドライエッチングによって行われる。
このように、本実施の形態では、ゲートポリサイド電極１０６（１０６ａ、１０６ｂ）を形成するためのドライエッチング工程において、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域Ａの上部に存在するゲートポリサイド層１０６Ａが除去されることにより、ゲートポリサイド電極１０６は、ｐｎ接合の上部（１０６ａ）と、Ｌｏｃｏｓ酸化層１０２の上部（１０６ｂ）とに二分される。
図３（ｅ）は、ゲートポリサイド電極１０６（１０６ａ、１０６ｂ）を形成した後に、フォトレジスト１８０を除去した状態を示す。
次に、図３（ｆ）に示すように、フォトレジスト１９０を形成し、純物（典型的にはホスフィン（Ｐ））をさらに注入することにより、ｎ−ウェル領域１０３の上部にｎ＋ドレイン領域１０７を形成するとともに、ｐ−ボディ拡散層１０４のうちのｐｎ接合から離れた領域の上部にｎ＋ソース領域１０８を形成する。なお、この工程は、ハイエネルギー・インプランテーション・プロセスによって行われ、ｎ＋ドレイン領域１０７は、ｎ−ウェル領域１０３よりも不純物濃度が高くされる。
最後に、図３（ｇ）に示すように、フォトレジスト２００ａ及び２００ｂを形成し、不純物（典型的にはボロン（Ｂ））を注入する。フォトレジスト２００ａ及び２００ｂは、ｎ＋ソース領域１０８のうちのｐｎ接合から離れた領域の上部と、領域Ａとを除いた領域の上部に形成されているため、このハイエネルギー・インプランテーション・プロセスにより、ｐ＋基板電極１０９及びｐ＋拡散層１１０が形成される。この図３（ｇ）に示す構造は、図１に示す横型ＭＯＳトランジスタと同一である。
以上により、図１に示す横型ＭＯＳトランジスタが完成する。なお、実際の素子として利用するためには、ｎ＋ドレイン領域１０７とｎ＋ソース領域１０８の上にドレイン電極及びソース電極が形成されるとともに、ゲートポリサイド電極１０６ａ、１０６ｂ、ドレイン電極、及びソース電極を絶縁するための絶縁層が形成される。この絶縁層は、ゲートポリサイド電極１０６ａと１０６ｂの間においても、ｐ＋酸化層１１０の上に形成される。
図４は、本実施の形態の横型ＭＯＳトランジスタの構造と耐圧強度分布を示す図である。本実施の形態の横型ＭＯＳトランジスタは、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域内にｐ＋拡散層１１０を備えるため、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａ付近に生じる過剰なキャリア（電子）を打ち消される。
このため、ｎ＋ドレイン領域１０７に約１００（Ｖ）の電圧を印加し、ｎ＋ソース領域１０８を接地し、ゲートポリサイド層１０６に０（Ｖ）を印加した状態において（すなわち、ゲートをオフにした状態）において、図４に実線で示すような耐圧強度分布を示す。なお、比較のために、従来の横型ＭＯＳトランジスタのように、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域内にｐ＋拡散層１１０を備えない横型ＭＯＳトランジスタの耐圧強度分布を破線で示す。
図４に示すように、本実施の形態の横型ＭＯＳトランジスタによれば、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域内にボロン（Ｂ）が注入されたｐ＋拡散層１１０を備えることにより、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａ付近におけるキャリア濃度が最適化される。このため、従来、課題となっていたＬｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａ付近における耐圧特性が緩和され、電界の集中を緩和することができる。
また、このように電界の集中を緩和するための構造を有するＬｏｃｏｓ酸化層１０２は、製造工程の追加を行うことなく、ｐ＋基板電極１０９を作製するためのハイエネルギー・インプランテーション・プロセスによって同時に作製される。このため、新たな製造工程を追加することなく作製可能で、製造コストの上昇を抑制することができる。
また、図４に示すように電界の集中を緩和できる耐圧強度分布を有する横型ＭＯＳトランジスタは、Ｌｏｃｏｓ酸化層１０２の横方向長さを増大させることなく、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域内にボロン（Ｂ）が注入されたｐ＋拡散層１１０を備えることによって実現されるため、平面視におけるトランジスタの面積を増大することなく、横型ＭＯＳトランジスタを低コストで提供することができる。
なお、ゲートポリサイド電極１０６は、１０６ａと１０６ｂに二分されており、同様に、ゲート酸化層１０５も１０５ａと１０５ｂに二分されているが、ｎ−活性層１０１とｐ−ボディ拡散層１０４とのｐｎ接合の上にはゲートポリサイド電極１０６ａ及びゲート酸化層１０５ａが形成されているため、ｐｎ接合における電界形成に影響は生じない。
本実施の形態の横型ＭＯＳトランジスタの製造工程では、ｐ＋基板電極１０９を作製するための工程において、新たな製造工程を追加することなく、ｐ＋基板電極１０９と同時に、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域内にｐ＋拡散層１１０を作製することができる。
このように、製造工程を追加せずに作製できるため、本実施の形態の横型ＭＯＳトランジスタは、デジタル回路・アナログ回路・パワー素子などを混載した車載用の複合ＩＣに組み込むことに好適である。複合ＩＣは、ＣＭＯＳ、バイポーラトランジスタ、又は、ｐ型の横型ＭＯＳトランジスタ等の複数種類の素子を含むので、複数種類の素子を同時に作製する複合プロセスにおいて、製造工程を追加することなく本実施の形態の横型ＭＯＳトランジスタを作製することができ、これにより製造コストの低減を図ることができる。
なお、基板１００は、ＳＯＩ(Silicon On Insulator)ウェハの絶縁層の上に形成された半導体層であってもよい。
また、Ｌｏｃｏｓ酸化層１０２のソース領域側の端部には、当該端部に向かってＬｏｃｏｓ酸化層１０２の層圧が薄くなるバーズビーク形状部を形成してもよい。
以上、本発明の例示的な実施の形態の横型ＭＯＳトランジスタ及びその製造方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
１００ 基板
１０１ ｎ−活性層
１０１ａ ドリフト層
１０２ Ｌｏｃｏｓ酸化膜
１０２ａ 第１端部
１０２ｂ 第２端部
１０３ ｎ−ウェル領域１０３
１０４ ｐ−ボディ拡散層
１０５、１０５ａ、１０５ｂ ゲート酸化層
１０６ ゲートポリサイド電極
１０７ ｎ＋ドレイン領域
１０８ ｎ＋ソース領域
１０９ ｐ＋基板電極
１１０ ｐ＋拡散層
１２０ バッファ酸化層
１３０ 窒化シリコン層
１４０、１５０、１６０、１７０、１８０、１９０、２００ フォトレジスト
１０１ ｎ−活性層
１０１ａ ドリフト層
１０２ Ｌｏｃｏｓ酸化膜
１０２ａ 第１端部
１０２ｂ 第２端部
１０３ ｎ−ウェル領域１０３
１０４ ｐ−ボディ拡散層
１０５、１０５ａ、１０５ｂ ゲート酸化層
１０６ ゲートポリサイド電極
１０７ ｎ＋ドレイン領域
１０８ ｎ＋ソース領域
１０９ ｐ＋基板電極
１１０ ｐ＋拡散層
１２０ バッファ酸化層
１３０ 窒化シリコン層
１４０、１５０、１６０、１７０、１８０、１９０、２００ フォトレジスト
Claims (4)
- 第１導電型の半導体層の表面部に形成されるソース領域と、
前記ソース領域とは離間して前記半導体層の表面部に形成されるドレイン領域と、
前記半導体層の表面部に熱酸化によって形成されるＬｏｃｏｓ酸化層と、
前記半導体層の表面と前記Ｌｏｃｏｓ酸化層の表面との上に形成されるゲート酸化層と、
前記Ｌｏｃｏｓ酸化層の前記ソース領域側の端部に隣接する前記半導体層内の隣接領域内に形成される第２導電型の拡散層と
を含む、横型ＭＯＳトランジスタ。 - 前記ソース領域に隣接する領域への不純物注入によって形成される第２導電型のボディ拡散層をさらに含み、
前記拡散層は、前記ボディ拡散層を形成するための不純物注入工程において、前記隣接領域内の前記半導体層に不純物が注入されることによって形成される、請求項１に記載の横型ＭＯＳトランジスタ。 - 前記拡散層の不純物濃度は、前記Ｌｏｃｏｓ酸化層の前記ソース領域側の端部付近の前記半導体層内におけるホットキャリアの発生を抑制できる不純物濃度である、請求項１又は２に記載の横型ＭＯＳトランジスタ。
- 第１導電型の半導体層の表面に形成されるソース領域と、前記ソース領域とは離間して前記半導体層の表面に形成されるドレイン領域と、前記半導体層の表面に形成されるＬｏｃｏｓ酸化層と、前記半導体層の表面と前記Ｌｏｃｏｓ酸化層の表面との上に形成されるゲート酸化層と、前記Ｌｏｃｏｓ酸化層の前記ソース領域側の端部に隣接する隣接領域内に形成される第２導電型の拡散層とを含む横型ＭＯＳトランジスタの製造方法であって、
前記隣接領域上の前記ゲート酸化層を厚さ方向に貫通させるエッチング工程と、
前記貫通孔を通じて前記隣接領域内の前記半導体層に不純物を拡散することにより、前記拡散層を形成する拡散工程と
を備える、横型ＭＯＳトランジスタの製造方法。
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| JP2007301407A JP2009130021A (ja) | 2007-11-21 | 2007-11-21 | 横型ｍｏｓトランジスタ及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012142441A (ja) * | 2010-12-28 | 2012-07-26 | Fujitsu Semiconductor Ltd | Ｍｏｓトランジスタおよびその製造方法 |
| EP3136441A1 (en) | 2015-08-27 | 2017-03-01 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
| EP3324444A1 (en) | 2016-11-21 | 2018-05-23 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
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-
2007
- 2007-11-21 JP JP2007301407A patent/JP2009130021A/ja active Pending
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