JP2009302114A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】オン抵抗が低減され、十分な動作耐圧を有する半導体装置及びその製造方法を提供する。
【解決手段】
半導体装置は、Ｎ−型ドレインオフセット領域１１２の表面部に形成された絶縁膜１１７と、絶縁膜１１７の末端部に接してＮ−型ドレインオフセット領域１１２上に形成されたゲート絶縁膜１１５と、ゲート絶縁膜１１５及び絶縁膜１１７の一部上に形成されたゲート電極１１６と、Ｐ−型ボディ領域１１３の表面部に形成されたＮ＋型ソース領域１１４と、Ｎ−型ドレインオフセット領域１１２の表面部に形成されたＮ＋型ドレイン領域１１９と、Ｎ＋型ドレイン領域１１９及び絶縁膜１１７の下方に、Ｎ−型ドレインオフセット領域１１２に接するように設けられたＮ−型ドレイン埋め込み層１１８とを備えている。Ｎ−型ドレイン埋め込み層１１８は、Ｎ−型ドレインオフセット領域１１２よりも高い不純物濃度を有する。
【選択図】図１

Description

本発明は、例えば高耐圧ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Field Effect Transistor）の半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化に伴って、高耐圧ＭＯＳ素子、低耐圧ＣＭＯＳ素子、及びバイポーラ素子等を同一基板に集積した半導体集積回路装置が求められるようになってきた。高耐圧ＭＯＳ素子に要求される特性としては、高耐圧性とともに、チップシュリンクやチップコスト削減等の観点から、低いオン抵抗が要求されている。
従来、高耐圧ＭＯＳトランジスタとしては、ドレイン領域に電界緩和層を設けることで静止耐圧を向上させる技術が用いられてきた。しかし、ドレイン領域に設ける電界緩和層は、トランジスタ動作時には抵抗成分として作用するために素子の単位面積当たりのオン抵抗が上昇してしまう。このように、静止耐圧とオン抵抗は、トレードオフの関係がある。また、不純物濃度が低いドレイン領域は、抵抗成分が大きいため熱の発生が多く、また電流が一部に集中しやすいため、破壊しやすいという問題がある。
静止耐圧とオン抵抗のトレードオフの関係を改善する技術として、例えば従来の高耐圧ＭＯＳトランジスタにおいて、ドレイン領域に接してドレイン埋め込み層を設け、耐圧を低下させることなくオン抵抗の低減を実現する技術などが開示されている（例えば特許文献１参照）。
以下、図９（ａ）、（ｂ）を参照しながら、従来の高耐圧ＭＯＳトランジスタの特徴を説明する。従来の高耐圧ＭＩＳ型ＦＥＴ（ＭＯＳ型ＦＥＴ）は、Ｐ型半導体基板１上に設けられたＮ−型ドレインオフセット拡散層２の表層部に、Ｎ＋型ドレイン拡散層３が形成されている。Ｎ＋型ドレイン拡散層３の直下には、Ｎ＋型ドレイン拡散層３よりも横方向（ゲート長方向）の長さが小さいＮ＋型ドレイン埋め込み層４が形成されている。また、Ｎ＋型ドレイン拡散層３を貫通してＮ＋型ドレイン埋め込み層４に達するように、半導体材料より低抵抗の導電材料から成るドレインコンタクト５が形成されている。Ｎ＋型ドレイン拡散層３及びＮ＋型ドレイン埋め込み層４には共通でドレインコンタクト５が接続され、ドレインコンタクト５にはドレイン電極６が接続されている。
上記の構成によれば、Ｎ−型ドレインオフセット拡散層２の中間部付近や深い部分を通過するキャリアが、Ｎ＋ドレイン埋め込み層４の側部及び底部に流れ込むため、Ｎ−型ドレインオフセット拡散層２内に拡がったキャリアを、Ｎ＋型ドレイン埋め込み層４により効率よく吸い込むことができる。このため、従来の高耐圧ＭＩＳ型ＦＥＴでは、トランジスタがオン状態でのＮ−型ドレインオフセット拡散層２における抵抗成分を下げることができる。また、半導体材料よりも著しく低抵抗の導電材料から成るドレインコンタクト５が、Ｎ＋型ドレイン拡散層３を貫通してＮ＋型ドレイン埋め込み層４に接続されているので、Ｎ＋型ドレイン拡散層３及びＮ＋型ドレイン埋め込み層４に流れ込んだキャリアは、ドレイン電極６に速く到達することができる。これにより、Ｎ＋型ドレイン拡散層３及びＮ＋型ドレイン埋め込み層４における抵抗成分を下げることができる。また、Ｎ＋型ドレイン拡散層３からＮ＋型ソース拡散層にかけて、Ｎ−型ドレインオフセット拡散層２内に分布する等電位線は変化しないので、耐圧の低下を抑えることができる。
以上のように従来の高耐圧ＭＩＳ型ＦＥＴでは、Ｎ＋型ドレイン拡散層３に接してＮ＋型ドレイン埋め込み層４を設けることで、耐圧を低下させることなくオン抵抗の低減を実現させることができる。
特開２００５−７９２０８号公報
しかしながら、従来の高耐圧ＭＩＳ型ＦＥＴでは、図９（ｂ）に示すように、Ｎ＋型ドレイン拡散層３より横方向（ゲート長方向）の長さが小さいＮ＋型ドレイン埋め込み層４を用いており、Ｎ−型ドレインオフセット拡散層２の中間部付近を通過する経路１２や深い領域を通過する経路１３よりも、ドレインオフセット拡散層２の表面付近を通る経路１１の距離が短いため、ドレインオフセット拡散層２の表面付近の領域の方が実効的な抵抗値が低くなる。このため、Ｎ−型ドレインオフセット拡散層２の中間部付近や深い部分を通過するキャリアよりも、Ｎ−型ドレインオフセット拡散層２の表面付近を通過するキャリアが多くなる。その結果、従来の高耐圧ＭＩＳＦＥＴを高いドレイン電圧を印加して高出力で動作させた場合、例えばＮ＋型ドレイン拡散層３側に設けられたＬＯＣＯＳ酸化膜７のバーズビーク１４直下で電流が集中しやすく、動作時の耐圧低下を起こしやすい。
上記不具合に鑑み、本発明は、オン抵抗が低減され、且つ、動作時に十分な耐圧を有する半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成された第２導電型のドレインオフセット領域と、前記ドレインオフセット領域の表面部に形成された絶縁膜と、前記ドレインオフセット領域内に形成された第１導電型のボディ領域と、前記絶縁膜の末端部に接して前記ボディ領域を含む前記ドレインオフセット領域の一部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜から前記絶縁膜の一部上にわたって形成されたゲート電極と、前記ボディ領域の表面部における前記ゲート電極の外側方下に形成された第２導電型のソース領域と、前記絶縁膜を挟んで前記ソース領域と対向するように、前記ドレインオフセット領域の表面部における前記絶縁膜の外側方下に形成され、前記ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域と、前記ドレイン領域及び前記絶縁膜の下方であって、前記ドレイン領域及び前記絶縁膜との間に前記ドレインオフセット領域を挟んで、且つ、前記ドレインオフセット領域に接するように設けられ、前記ドレインオフセット領域よりも高い不純物濃度を有する第２導電型の第１のドレイン埋め込み層とを備えている。
この構成によれば、第１のドレイン埋め込み層を備えているため、ドレイン領域から第１のドレイン埋め込み層を介してソース領域へ流れる電流経路が形成される。これにより、ドレイン領域からドレインオフセット領域の表面部を通ってソース領域へ流れる電流経路とともに、第１のドレイン埋め込み層を介する電流経路を並列的に用いることができ、ドレインオフセット領域の抵抗成分を低減させることができる。さらに、第１のドレイン埋め込み層の不純物濃度は、ドレインオフセット領域の不純物濃度に比べて高いため、第１のドレイン埋め込み層を介する電流経路の抵抗は、ドレインオフセット領域の表面部を介する電流経路の抵抗よりも小さくなるので、従来の半導体装置と異なり、例えばＬＯＣＯＳ法により形成された絶縁膜のバーズビーグ端の直下に電流が集中して流れるのを緩和することができる。従って、本発明の半導体装置を用いれば、オン抵抗が抵抗され、十分な動作耐圧を有する半導体装置を実現することができる。
また、本発明の半導体装置の製造方法は、表面部に絶縁膜が設けられた第１導電型の半導体基板に、第２導電型の不純物をイオン注入することで、前記半導体基板内に第２導電型のドレインオフセット領域を形成する工程（ａ）と、第２導電型の不純物をイオン注入することで、前記絶縁膜の下方であって、前記絶縁膜との間に前記ドレインオフセット領域を挟んで、且つ、前記ドレインオフセット領域に接するように、前記ドレインオフセット領域よりも不純物濃度が高い第２導電型の第１のドレイン埋め込み層を形成する工程（ｂ）と、前記絶縁膜の末端部に接するように前記ドレインオフセット領域の一部上にゲート絶縁膜を形成した後、前記ゲート絶縁膜から前記絶縁膜の一部上にわたってゲート電極を形成する工程（ｃ）と、前記工程（ｂ）及び前記工程（ｃ）の後、前記ドレインオフセット領域のうち、平面的に見て、前記絶縁膜の側方であって前記第１のドレイン埋め込み層が設けられていない領域に、第１導電型の不純物をイオン注入することで、前記ドレインオフセット領域における前記ゲート電極の外側方下に、平面的に見て前記ゲート電極の一部とオーバーラップする第１導電型のボディ領域を形成する工程（ｄ）と、前記工程（ｄ）の後、第２導電型の不純物をイオン注入することで、前記ボディ領域の表面部における前記ゲート電極の外側方下に第２導電型のソース領域を形成するとともに、前記絶縁膜を挟んで前記ソース領域と対向するように、前記ドレインオフセット領域の表面部における前記絶縁膜の外側方下に第２導電型のドレイン領域を形成する工程（ｅ）とを備えている。
この方法によれば、工程（ｂ）で絶縁膜の下方であって、ドレインオフセット領域の下部に、第１のドレインオフセット領域よりも高い不純物濃度を有する第１のドレイン埋め込み層を形成することで、ドレイン領域から第１のドレイン埋め込み層を介してソース領域へ電流を流すことができる。これにより、ドレインオフセット領域の抵抗成分を低減させることができる。また、第１のドレイン埋め込み層は、ドレインオフセット領域よりも高い不純物濃度を有するため、ドレインオフセット領域の表面部を通る電流経路よりも、第１のドレイン埋め込み層を介する電流経路に多くの電流を流すことができる。従って、本発明の半導体装置の製造方法によれば、オン抵抗が低減され、十分な動作耐圧を有する半導体装置を製造することが可能となる。
本発明の半導体装置及びその製造方法によると、第１のドレイン埋め込み層を備えているため、オン抵抗が低減され、十分な動作耐圧を有する半導体装置を実現することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。本実施形態の半導体装置として、Ｎ型の高耐圧ＭＯＳトランジスタを一例に挙げて説明する。図１（ａ）〜（ｃ）は、本実施形態の半導体装置の構成を示す図である。
図１（ａ）に示すように、本実施形態の半導体装置は、Ｐ型半導体基板１１１と、Ｐ型半導体基板１１１上に形成されたＮ−型ドレインオフセット領域１１２と、Ｎ−型ドレインオフセット領域１１２の表面部に、ＬＯＣＯＳ（Local Oxidation of Silicon）法などにより形成された絶縁膜１１７と、Ｎ−型ドレインオフセット領域１１２内に形成されたＰ−型ボディ領域１１３と、絶縁膜１１７の末端部に接して、Ｐ−型ボディ領域１１３を含むＮ−型ドレインオフセット領域１１２の一部上に形成されたゲート絶縁膜１１５と、ゲート絶縁膜１１５から絶縁膜１１７の一部上にわたって形成されたゲート電極１１６と、Ｐ−型ボディ領域１１３の表面部におけるゲート電極１１６の外側方下に形成されたＮ＋型ソース領域１１４と、絶縁膜１１７を挟んでＮ＋型ソース領域１１４と対向するように、Ｎ−型ドレインオフセット領域１１２の表面部における絶縁膜１１７の外側方下に形成されたＮ＋型ドレイン領域１１９と、Ｎ＋型ドレイン領域１１９及び絶縁膜１１７の下方であって、Ｎ＋型ドレイン領域１１９及び絶縁膜１１７との間にＮ−型ドレインオフセット領域１１２を挟んで、且つ、Ｎ−型ドレインオフセット領域１１２に接するように設けられたＮ−型ドレイン埋め込み層１１８とを備えている。
さらに、本実施形態の半導体装置は、Ｐ型半導体基板１１１上に形成された層間膜１８１と、Ｎ＋型ソース領域１１４及びＮ＋型ドレイン領域１１９の上に形成され、層間膜１８１を貫通するコンタクトプラグ１８２と、コンタクトプラグ１８２を介して、それぞれＮ＋型ソース領域１１４及びＮ＋型ドレイン領域１１９に接続される引き出し電極１８３とを備えている。
ここで、Ｎ−型ドレイン埋め込み層１１８の不純物濃度は、Ｎ−型ドレインオフセット領域１１２の不純物濃度よりも高くなっている。なお、Ｎ−型ドレイン埋め込み層１１８は、Ｎ−型ドレインオフセット領域１１２における不純物濃度の曲率ピークの位置よりも下方に形成されている。また、Ｎ＋型ドレイン領域１１９及びＮ＋型ソース領域１１４の不純物濃度は、Ｎ−型ドレインオフセット領域１１２の不純物濃度よりも高くなっている。
図１（ｂ）は、本実施形態の半導体装置の構成の概略を示す平面図である。図１（ｂ）に示すように、Ｎ−型ドレイン埋め込み層１１８は、平面的に見て、絶縁膜１１７のバーズビーク端１２１（図１（ａ）参照）よりも、Ｎ＋型ドレイン領域１１９側の領域に形成される。ここで、Ｎ−型ドレイン埋め込み層１１８の末端は、絶縁膜１１７のバーズビーク端１２１よりもＮ＋型ドレイン領域１１９側の領域に位置していればよいが、バーズビーク端１２１と同じ位置まで形成されていれば、バーズビーク端１２１の下方に確実に電流を流すことができるため望ましい。
また、Ｎ−型ドレイン埋め込み層１１８は、深さ方向において、Ｎ＋型ドレイン領域１１９より離れた位置に形成され、且つ、横方向（ゲート長方向）において、Ｐ−型ボディ領域１１３より離れた位置に形成されている。このため、Ｎ＋型ドレイン領域１１９からＮ＋型ソース領域１１４に至る領域において、Ｎ−型ドレインオフセット領域１１２の表面に分布する等電位線が変化することはないので、Ｎ−型ドレイン埋め込み層１１８を設けたことによる、静止耐圧の低下は見られない。
以上の構成を有する本実施形態の半導体装置では、Ｎ−型ドレイン埋め込み層１１８を設けることで、図１（ｃ）に示すように、Ｎ＋型ドレイン領域１１９からＮ−型ドレイン埋め込み層１１８を介してＮ＋型ソース領域１１４へ流れる電流経路１３２が形成される。これにより、Ｎ＋型ドレイン領域１１９からＮ−型ドレインオフセット領域１１２の表面部を通ってＮ＋型ソース領域１１４へ流れる電流経路１３１とともに、Ｎ−型ドレイン埋め込み層１１８を介する電流経路１３２を並列的に用いることができる。その結果、Ｎ−型ドレインオフセット領域１１２の抵抗成分を低減させることができるため、半導体装置のオン抵抗を低減させることができる。
また、Ｎ−型ドレイン埋め込み層１１８は、Ｎ−型ドレインオフセット領域１１２の不純物濃度に比べて高い不純物濃度を有するため、Ｎ−型ドレインオフセット領域１１２を介する電流経路１３２の抵抗は、Ｎ−型ドレインオフセット領域１１２の表面部を介する電流経路１３１の抵抗よりも小さくなる。その結果、Ｎ−型ドレインオフセット領域１１２の表面部を介する電流経路１３１よりもＮ−型ドレインオフセット領域１１２を介する電流経路１３２に多く電流を流すことができる。このため、従来の半導体装置と異なり、絶縁膜１１７のバーズビーク端１２１の直下に電流が集中して流れるのを緩和することができ、動作耐圧を向上させることができる。以上のことより、本実施形態の半導体装置では、オン抵抗が低減され、十分な動作耐圧を有する半導体装置を実現することができる。
以下、具体的に、本実施形態の半導体装置における動作耐圧及び静止耐圧について説明する。本実施形態の半導体装置では、絶縁膜１１７のバーズビーク端１２１からＮ＋型ソース領域１１４の末端までの距離は例えば１．０μｍで、絶縁膜１１７のゲート長方向における幅は例えば２．０μｍである。また、Ｎ−型ドレインオフセット領域１１２の不純物濃度は、例えば１×１０１６ｉｏｎ／ｃｍ３程度である。
ここで、Ｎ−型ドレイン埋め込み層１１８を、不純物濃度が８×１０１６ｉｏｎ／ｃｍ３程度で、Ｐ型半導体基板１１１の上面から深さ方向に１．６μｍ〜２．０μｍ離れた位置であって、且つ、バーズビーク端１２１よりもＮ＋型ドレイン領域１１９側の領域に形成する場合、Ｎ−型ドレイン埋め込み層１１８を設けない場合の動作耐圧が１５Ｖであるのに対して、動作耐圧は３５Ｖ程度にまで向上し、高い動作耐圧を示すことができる。
また、この場合、Ｎ−型ドレイン埋め込み層１１８は、横方向（ゲート長方向）においてＰ−型ボディ領域１１３より離れた位置に形成されているため、静止耐圧は例えば４５Ｖ程度を維持することができ、静止耐圧の低下を抑制することができる。逆に、本実施形態の半導体装置の構成と異なり、Ｎ−型ドレイン埋め込み層１１８の末端が、Ｎ＋型ドレイン領域１１９側の領域ではなく、バーズビーク端１２１からＮ＋型ソース領域１１４側に例えば０．４μｍ離れた位置にある場合、Ｎ−型ドレイン埋め込み層１１８とＰ−型ボディ領域１１３とが近づくことで、静止耐圧が４５Ｖから３０Ｖ程度にまで低下してしまう。なお、Ｎ−型ドレイン埋め込み層１１８の末端がＮ＋型ソース領域１１４側へさらに近づくと、静止耐圧はより低下する。
次に、Ｎ−型ドレイン埋め込み層１１８を、不純物濃度が１×１０１７ｉｏｎ／ｃｍ３程度で、Ｐ型半導体基板１１１の上面から深さ方向に１．６μｍ〜２．０μｍ離れた位置であって、且つ、バーズビーク端１２１からの距離が０．４μｍとなる位置を末端として、Ｎ＋型ドレイン領域１１９側の領域に形成する場合、動作電圧は４０Ｖ程度となり、高い動作電圧を示すことができる。
また、この場合、Ｎ−型ドレイン埋め込み層１１８は、横方向（ゲート長方向）においてＰ−型ボディ領域１１３より離れた位置に形成されているため、静止耐圧を例えば４５Ｖ程度に維持することができ、静止耐圧の低下を抑制することができる。逆に、本実施形態の半導体装置とは異なり、Ｎ−型ドレイン埋め込み層１１８の末端が、バーズビーク端１２１よりもＮ＋型ソース領域１１４側の領域に位置する場合、Ｎ−型ドレイン埋め込み層１１８とＰ−型ボディ領域１１３とが近づくことで、静止耐圧は４５Ｖから４０Ｖ程度にまで低下してしまう。なお、Ｎ−型ドレイン埋め込み層１１８の末端がＮ＋型ソース領域１１４側へさらに近づくと、静止耐圧はより低下する。
以上のことより、本実施形態の半導体装置では、Ｎ＋型ドレイン領域１１９及び絶縁膜１１７の下方であって、横方向においてＰ−型ボディ領域１１３と離れた位置で、Ｎ−型ドレインオフセット領域１１２の下部に設けられたＮ−型ドレイン埋め込み層１１８を備えているため、静止耐圧を低下させることなく、オン抵抗が十分に低く、高い動作耐圧を有する半導体装置を実現することができる。
なお、本実施形態の半導体装置では、ＬＯＣＯＳ法により形成された絶縁膜１１７を備えたＬＯＣＯＳオフセット構造からなる半導体装置を一例に挙げたが、これに限定されるものではない。例えば絶縁膜１１７が形成されていない、マスクオフセット構造などからなり、ゲート電極の近傍に比較的長い領域を持つ低濃度のドレイン領域（オフセットドレイン領域）を備えた半導体装置において、ゲート電極下のチャネル領域におけるＮ＋型ドレイン領域側の末端部よりもＮ＋型ドレイン領域側の領域に、Ｎ−型ドレイン埋め込み層１１８を形成することで、Ｎ＋型ドレイン領域のゲート電極側に設けられた末端部において電流が集中するのを抑制することができ、本実施形態の半導体装置と同様な効果が得られる。
続いて、本実施形態の半導体装置の製造方法について、図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｃ）を用いて説明する。図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図である。
まず、図２（ａ）に示すように、Ｐ型半導体基板１１１の表面部に、周知のＬＯＣＯＳ酸化を行って、シリコン酸化膜などからなる絶縁膜１１７を形成する。次に、図２（ｂ）に示すように、イオン注入法により、Ｐ型半導体基板１１１に例えばリンなどのＮ型不純物を導入することで、不純物濃度が２×１０１５ｉｏｎ／ｃｍ３〜４×１０１６ｉｏｎ／ｃｍ３程度であるＮ−型ドレインオフセット領域１１２を形成する。
次に、図２（ｃ）に示すように、フォトリソグラフィ技術によって、絶縁膜１１７の一部及びＮ−型ドレインオフセット領域１１２の上面を覆うフォトレジスト１６２を形成する。その後、フォトレジスト１６２を用いて、５００ｋｅＶ〜３．０ＭｅＶ程度の高エネルギーの注入にて、Ｐ型半導体基板１１１に例えばリンなどのＮ型不純物１６１を導入することで、絶縁膜１１７の下方であって、Ｎ−型ドレインオフセット領域１１２の下部に、不純物濃度が５×１０１６ｉｏｎ／ｃｍ３〜１×１０１７ｉｏｎ／ｃｍ３程度であるＮ−型ドレイン埋め込み層１１８を形成する。ここで、Ｎ−型ドレイン埋め込み層１１８の不純物濃度は、Ｎ−型ドレインオフセット領域１１２の不純物濃度よりも高くなっている。
次に、図２（ｄ）に示すように、フォトレジスト１６２を除去した後、周知の熱酸化膜法により、絶縁膜１１７の末端部に接するようにＮ−型ドレインオフセット領域１１２上に、例えば膜厚が５〜１００ｎｍで、二酸化シリコンからなるゲート絶縁膜１１５を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、Ｐ型半導体基板１の全面上に、導電膜からなるゲート電極形成膜（図示せず）を成膜する。その後、ゲート電極形成膜上にフォトレジスト１７１を形成した後、該フォトレジスト１７１をマスクとしてゲート電極形成膜をパターニングすることで、ゲート絶縁膜１１５及び絶縁膜１１７の一部上にわたって、例えば膜厚が０．２〜１．０μｍでゲート電極１１６を形成する。なお、ゲート電極１１６の材料としては、多結晶シリコン、ＷＳｉなどのポリサイド層、又は、シリコンとの化合物である、ＴｉＳｉ、ＣＯＳｉ等のシリサイド層などを用いることができる。
次に、図３（ａ）に示すように、フォトレジスト１７１を残存させたまま、Ｐ型半導体基板１１１のうち、Ｎ−型ドレイン埋め込み層１１８及び絶縁膜１１７の上方に位置する領域上に、フォトレジスト１７２を形成する。その後、フォトレジスト１７１、１７２をマスクにして、イオン注入により、Ｐ型半導体基板１１１にボロンなどのＰ型不純物１７３を導入することで、不純物濃度が１×１０１７ｉｏｎ／ｃｍ３〜１×１０１８ｉｏｎ／ｃｍ３程度であるＰ−型ボディ領域１１３を形成する。
次に、図３（ｂ）に示すように、フォトレジスト１７１、１７２を除去した後、通常のＭＯＳトランジスタの製造方法と同様にして、Ｎ型不純物をイオン注入することで、Ｐ−型ボディ領域１１３の表面部におけるゲート電極１１６の外側方下にＮ＋型ソース領域１１４を形成するとともに、絶縁膜１１７を挟んでＮ＋型ソース領域１１４と対向するように、Ｎ−型ドレインオフセット領域１１２の表面部における外側方下にＮ＋型ドレイン領域１１９を形成する。
以降、図３（ｃ）に示すように、所定の工程を経て、Ｐ型半導体基板１１１上に層間膜１８１、及び該層間膜１８１を貫通するコンタクトプラグ１８２を形成した後、コンタクトプラグ１８２を介して、Ｎ＋型ソース領域１１４及びＮ＋型ドレイン領域１１９にそれぞれ接続される引き出し電極１８３を形成する。以上の方法により、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法では、図２（ｃ）に示す工程で、絶縁膜１１７の下方であって、Ｎ−型ドレインオフセット領域１１２の下部に、Ｎ−型ドレインオフセット領域よりも高い不純物濃度を有するＮ−型ドレイン埋め込み層１１８を形成することで、Ｎ＋型ドレイン領域１１９からＮ−型ドレイン埋め込み層１１８を介してＮ＋型ソース領域１１４へ電流を流すことができる。これにより、Ｎ＋型ドレイン領域１１９からＮ−型ドレインオフセット領域１１２の表面部を通って、Ｎ＋型ソース領域１１４へ流れる電流経路と、Ｎ−型ドレイン埋め込み層１１８を介する電流経路とが形成されるので、Ｎ−型ドレインオフセット領域１１２の抵抗成分を低減させることができ、半導体装置のオン抵抗を低減させることができる。また、Ｎ−型ドレイン埋め込み層１１８は、Ｎ−型ドレインオフセット領域１１２の不純物濃度に比べて高い不純物濃度を有するため、Ｎ−型ドレインオフセット領域１１２の表面部を介する電流経路よりもＮ−型ドレインオフセット領域１１２を介する電流経路に多く電流を流すことができる。このため、従来の半導体装置と異なり、絶縁膜１１７のバーズビーク端１２１の直下に電流が集中して流れるのを緩和することができ、動作耐圧を向上させることができる。以上のことより、本実施形態の半導体装置の製造方法を用いれば、オン抵抗が低減され、十分な動作耐圧を有する半導体装置を製造することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。本実施形態の半導体装置は、第１の実施形態の半導体装置と一部の構成のみが異なるので、同様な構成については同一の番号を付すことで簡略化して説明する。図４（ａ）〜（ｃ）は、本実施形態の半導体装置の構成を示す図である。
図４（ａ）に示すように、本実施形態の半導体装置は、Ｐ型半導体基板１１１上に形成されたＮ−型ドレインオフセット領域１１２と、Ｎ−型ドレインオフセット領域１１２の表面部に形成された絶縁膜１１７と、Ｎ−型ドレインオフセット領域１１２内に形成されたＰ−型ボディ領域１１３と、絶縁膜１１７の末端部に接して、Ｐ−型ボディ領域１１３を含むＮ−型ドレインオフセット領域１１２の一部上に形成されたゲート絶縁膜１１５と、ゲート絶縁膜１１５から絶縁膜１１７の一部上にわたって形成されたゲート電極１１６と、Ｐ−型ボディ領域１１３の表面部におけるゲート電極１１６の外側方下に形成されたＮ＋型ソース領域１１４と、絶縁膜１１７を挟んでＮ＋型ソース領域１１４と対向するように、Ｎ−型ドレインオフセット領域１１２の表面部における絶縁膜１１７の外側方下に形成されたＮ＋型ドレイン領域１１９と、Ｎ＋型ドレイン領域１１９及び絶縁膜１１７の下方であって、Ｎ−型ドレインオフセット領域１１２の下部に設けられた第１のＮ−型ドレイン埋め込み層２０１と、Ｐ−型ボディ領域１１３の下方であって、Ｎ−型ドレインオフセット領域１１２の下部に設けられた第２のＮ−型ドレイン埋め込み層２０２とを備えている。
ここで、第１のＮ−型ドレイン埋め込み層２０１、及び第２のＮ−型ドレイン埋め込み層２０２の不純物濃度は、それぞれＮ−型ドレインオフセット領域１１２よりも高い。なお、第２のＮ−型ドレイン埋め込み層２０２は、第１のＮ−型ドレイン埋め込み層２０１と同じ注入工程で形成することができるが、これに限定されるものではない。
図４（ｂ）は、本実施形態の半導体装置の構成の概略を示す平面図である。図４（ｂ）に示すように、第１のＮ−型ドレイン埋め込み層２０１は、平面的に見て、ゲート電極１１６の下方に設けられた絶縁膜１１７のバーズビーク端１２１（図４（ａ）参照）よりも、Ｎ＋型ドレイン領域１１９側の領域に形成される。一方、第２のＮ−型ドレイン埋め込み層２０２は、平面的に見て、Ｎ＋型ソース領域１１４と重なる領域であって、Ｐ−型ボディ領域１１３とＮ−型ドレインオフセット領域１１２の接合面のうち平坦部２０４（図４（ａ）参照）の下方に形成されている。
以上の構成を有する本実施形態の半導体装置では、図４（ｃ）に示すように、Ｐ−型ボディ領域１１３とＮ−型ドレインオフセット領域１１２とＰ型半導体基板１１１とから構成される寄生バイポーラトランジスタによるリーク電流２０３を、不純物濃度が十分に高い第２の第２のＮ−型ドレイン埋め込み層２０２により低減することができる。特に、第２のＮ−型ドレイン埋め込み層２０２をＰ−型ボディ領域１１３の平坦部２０４の下方に設けることで、Ｐ−型ボディ領域１１３とＮ−型ドレインオフセット領域１１２とＰ型半導体基板１１１とから構成される寄生バイポーラトランジスタのベース幅を広くすることができるため、該寄生バイポーラトランジスタが比較的動作しやすい寄生領域２０５において、効果的にリーク電流２０３を抑制することができる。また、Ｐ−型ボディ領域１１３とＮ−型ドレインオフセット領域１１２の接合面のうち曲部２０６において耐圧の低下が起こりやすいが、第２のＮ−型ドレイン埋め込み層２０２はＮ−型ドレインオフセット領域１１２の曲部２０６から離れた位置に形成されるので、静止耐圧の低下を防止することができる。
具体的には、本実施形態の半導体装置において、第２のＮ−型ドレイン埋め込み層２０２の不純物濃度が６×１０１６ｉｏｎ／ｃｍ３〜８×１０１６ｉｏｎ／ｃｍ３程度で、Ｎ−型ドレインオフセット領域１１２の不純物濃度が２×１０１５ｉｏｎ／ｃｍ３〜４×１０１６ｉｏｎ／ｃｍ３程度である場合、Ｐ−型ボディ領域１１３とＮ−型ドレインオフセット領域１１２とＰ型半導体基板１１１とから構成される寄生バイポーラトランジスタの平坦部２０４から発生するリーク電流２０３を第２のＮ−型ドレイン埋め込み層２０２を設けない場合に比べて、約２０％低減させることができる。
以上のことより、本実施形態の半導体装置では、第１のＮ−型ドレイン埋め込み層２０１だけでなく、第２のＮ−型ドレイン埋め込み層２０２を設けることで、オン抵抗を低減させ、動作耐圧を向上させるとともに、Ｐ−型ボディ領域１１３とＮ−型ドレインオフセット領域１１２とＰ型半導体基板１１１とから構成される寄生バイポーラトランジスタによるリーク電流の発生を抑制することができ、より高性能な半導体装置を実現することができる。
続いて、本実施形態の半導体装置の製造方法について、図５（ａ）〜（ｄ）、及び図６（ａ）〜（ｃ）を用いて説明する。図５（ａ）〜（ｄ）、及び図６（ａ）〜（ｃ）は、本実施形態の半導体装置の構成を示す断面図である。
まず、図５（ａ）、（ｂ）に示す工程では、上述の図２（ａ）、（ｂ）に示す工程と同様にして、Ｐ型半導体基板１１１上に絶縁膜１１７を形成した後、Ｐ型半導体基板１１１にリンなどのＮ型不純物１５１を導入することで、不純物濃度が２×１０１５ｉｏｎ／ｃｍ３〜４×１０１６ｉｏｎ／ｃｍ３程度であるＮ−型ドレインオフセット領域１１２を形成する。
次に、図５（ｃ）に示すように、フォトグラフィ技術によって、絶縁膜１１７の一部及びＮ−型ドレインオフセット領域１１２の上面を覆うフォトレジスト２１１を形成する。その後、フォトレジスト２１１を用いて、５００ｋｅＶ〜３．０ＭｅＶ程度の高エネルギーの注入にて、Ｐ型半導体基板１１１に例えばリンなどのＮ型不純物１６１を導入することで、絶縁膜１１７の下方であってＮ−型ドレインオフセット領域１１２の下部に第１のＮ−型ドレイン埋め込み層２０１を形成するとともに、平面的に見て、フォトレジスト２１１を挟んで第１のＮ−型ドレイン埋め込み層２０１と対向するように、Ｎ−型ドレインオフセット領域１１２の下部に第２のＮ−型ドレイン埋め込み層２０２を形成する。ここで、第１のＮ−型ドレイン埋め込み層２０１、及び第２のＮ−型ドレイン埋め込み層２０２の不純物濃度は、それぞれ例えば２×１０１６ｉｏｎ／ｃｍ３〜１×１０１７ｉｏｎ／ｃｍ３程度であり、Ｎ−型ドレインオフセット領域１１２の不純物濃度よりも高くなっている。
次に、図５（ｄ）に示すように、上述の図２（ｄ）に示す工程と同様にして、フォトレジスト２１１を除去した後、例えば膜厚が５〜１００ｎｍで、二酸化シリコンからなるゲート絶縁膜１１５を形成する。次に、ＣＶＤ法などを用いて導電膜からなるゲート電極形成膜（図示せず）を成膜した後、フォトレジスト１７１を用いてパターニングすることで、ゲート絶縁膜１１５及び絶縁膜１１７の一部上にわたって、例えば膜厚が０．２〜１．０μｍでゲート電極１１６を形成する。
次に、図６（ａ）〜（ｃ）に示す工程を上述の図３（ａ）〜（ｃ）に示す工程と同様に行うことで、Ｐ−型ボディ領域１１３、Ｎ＋型ソース領域１１４及びＮ＋型ドレイン領域１１９を順次形成した後、層間膜１８１、コンタクトプラグ１８２、及びコンタクトプラグ１８２を介してＮ＋型ソース領域１１４及びＮ＋型ドレイン領域１１９にそれぞれ接続される引き出し電極１８３を形成する。以上の方法により、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法によれば、図５（ｃ）に示す工程で、第１のＮ−型ドレイン埋め込み層２０１を形成するとともに、図６（ａ）に示す工程で形成するＰ−型ボディ領域１１３の下方に位置するように第２のＮ−型ドレイン埋め込み層２０２を形成することで、Ｎ−型ドレインオフセット領域１１２の抵抗を低減させるとともに、Ｐ−型ボディ領域１１３とＮ−型ドレインオフセット領域１１２とＰ型半導体基板１１１とから構成される寄生バイポーラトランジスタによるリーク電流を低減させることができる。その結果、本実施形態の半導体装置の製造方法を用いれば、オン抵抗が低減され、十分な動作耐圧を有し、リーク電流の発生が抑制された信頼性の高い半導体装置を製造することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施形態の半導体装置の製造方法は、第２の実施形態の半導体装置の製造方法の変形例である。従って、第２の実施形態の製造方法と同様な部分については簡略化して説明する。図７（ａ）〜（ｄ）、及び図８（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
まず、図７（ａ）、（ｂ）に示す工程では、図５（ａ）、（ｂ）に示す工程と同様にして、Ｐ型半導体基板１１１上に絶縁膜１１７を形成した後、Ｐ型半導体基板１１１にリンなどのＮ型不純物１５１を導入することで、不純物濃度が２×１０１５ｉｏｎ／ｃｍ３〜４×１０１６ｉｏｎ／ｃｍ３程度であるＮ−型ドレインオフセット領域１１２を形成する。
次に、図７（ｃ）に示すように、周知の熱酸化膜法により、例えば膜厚が５〜１００ｎｍであり、二酸化シリコンからなるゲート絶縁膜１１５を形成する。次に、ＣＶＤ法などを用いて導電膜からなるゲート電極形成膜（図示せず）を成膜した後、フォトレジスト３０３を用いてパターニングすることで、ゲート絶縁膜１１５及び絶縁膜１１７の一部の上に、例えば膜厚が０．２〜１．０μｍでゲート電極１１６を形成する。
次に、図７（ｄ）に示すように、フォトレジスト３０３をマスクにして、５００ｋｅＶ〜３．０ＭｅＶ程度の高エネルギーの注入にて、Ｐ型半導体基板１１１に例えばリンなどのＮ型不純物３１５を導入することで、絶縁膜１１７の下方であってＮ−型ドレインオフセット領域１１２の下部に第１のＮ−型ドレイン埋め込み層２０１を形成するとともに、平面的に見て、フォトレジスト３０３を挟んで第１のＮ−型ドレイン埋め込み層２０１と対向するように、Ｎ−型ドレインオフセット領域１１２の下部に第２のＮ−型ドレイン埋め込み層２０２を形成する。ここで、第１のＮ−型ドレイン埋め込み層２０１、及び第２のＮ−型ドレイン埋め込み層２０２の不純物濃度は、それぞれ２×１０１６ｉｏｎ／ｃｍ３〜１×１０１７ｉｏｎ／ｃｍ３程度であり、Ｎ−型ドレインオフセット領域１１２の不純物濃度よりも高くなっている。
なお、図７（ｄ）に示す工程の代わりに、図８（ａ）に示す工程を行ってもよい。具体的には、図７（ｃ）に示す工程後、フォトレジスト３０３を除去する。次いで、ゲート電極１１６をマスクとしてイオン注入することで、第１のＮ−型ドレイン埋め込み層２０１及び第２のＮ−型ドレイン埋め込み層２０２を形成する。
続いて、図８（ｂ）〜（ｄ）に示す工程を上述の図６（ａ）〜（ｃ）に示す工程と同様に行うことで、Ｐ−型ボディ領域１１３、Ｎ＋型ソース領域１１４及びＮ＋型ドレイン領域１１９を順次形成した後、層間膜１８１、コンタクトプラグ１８２、及びコンタクトプラグ１８２を介して、Ｎ＋型ソース領域１１４及びＮ＋型ドレイン領域１１９にそれぞれ接続される引き出し電極１８３を形成する。以上の方法により、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法では、第１のＮ−型ドレイン埋め込み層２０１及び第２のＮ−型ドレイン埋め込み層２０２を形成する前にゲート電極１１６を形成することで、図７（ｄ）又は図８（ａ）に示す工程において、ゲート電極１１６のパターニング用のフォトレジスト３３１、又はゲート電極１１６をマスクとしてイオン注入を行うことでき、注入マスクを別途形成することなく、自己整合的に第１のＮ−型ドレイン埋め込み層２０１及び第２のＮ−型ドレイン埋め込み層２０２を形成することができる。その結果、注入マスクを用いた場合に生じるマスク合わせのズレを考慮しなくてもよいので、第１のＮ−型ドレイン埋め込み層２０１及び第２のＮ−型ドレイン埋め込み層２０２の形成位置のバラツキを抑制することができる。特に、第２のＮ−型ドレイン埋め込み層２０２とＰ−型ボディ領域１１３の曲部２０６（図４（ｃ）参照）との距離のバラツキを抑制できるため、第２のＮ−型ドレイン埋め込み層２０２をＰ−型ボディ領域１１３の平坦部２０４（図８（ｃ）参照）の下方に形成することができ、静止耐圧のバラツキを低減することができる。従って、本実施形態の半導体装置の製造方法を用いると、オン抵抗が抑制され、十分な動作耐圧を有し、且つ、静止耐圧のバラツキが抑制された良好な特性を示す半導体装置を比較的容易に製造することが可能となる。
本発明の半導体装置及びその製造方法は、半導体装置の高性能化に有用である。
（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の構成を示す図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の構成を示す図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）、（ｂ）は、従来の半導体装置の構成を示す断面図である。
符号の説明
１１１ Ｐ型半導体基板
１１２ Ｎ−型ドレインオフセット領域
１１３ Ｐ−型ボディ領域
１１４ Ｎ＋型ソース領域
１１５ ゲート絶縁膜
１１６ ゲート電極
１１７ 絶縁膜
１１８ Ｎ−型ドレイン埋め込み層
１１９ Ｎ＋型ドレイン領域
１２１ バーズビーク端
１３１ 電流経路
１３２ 電流経路
１５１、１６１ Ｎ型不純物
１６２、１７１、１７２ フォトレジスト
１７３ Ｐ型不純物
１８１ 層間膜
１８２ コンタクトプラグ
１８３ 引き出し電極
２０１ 第１のＮ−型ドレイン埋め込み層
２０２ 第２のＮ−型ドレイン埋め込み層
２０３ リーク電流
２０４ 平坦部
２０５ 寄生領域
２０６ 曲部
２１１、３０３、３３１ フォトレジスト
３１５ Ｎ型不純物

Claims (9)

  1. 第１導電型の半導体基板と、
    前記半導体基板内に形成された第２導電型のドレインオフセット領域と、
    前記ドレインオフセット領域の表面部に形成された絶縁膜と、
    前記ドレインオフセット領域内に形成された第１導電型のボディ領域と、
    前記絶縁膜の末端部に接して前記ボディ領域を含む前記ドレインオフセット領域の一部上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜から前記絶縁膜の一部上にわたって形成されたゲート電極と、
    前記ボディ領域の表面部における前記ゲート電極の外側方下に形成された第２導電型のソース領域と、
    前記絶縁膜を挟んで前記ソース領域と対向するように、前記ドレインオフセット領域の表面部における前記絶縁膜の外側方下に形成され、前記ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域と、
    前記ドレイン領域及び前記絶縁膜の下方であって、前記ドレイン領域及び前記絶縁膜との間に前記ドレインオフセット領域を挟んで、且つ、前記ドレインオフセット領域に接するように設けられ、前記ドレインオフセット領域よりも高い不純物濃度を有する第２導電型の第１のドレイン埋め込み層とを備えていることを特徴とする半導体装置。
  2. 前記第１のドレイン埋め込み層は、平面的に見て、前記絶縁膜の前記末端部よりも前記ドレイン領域側に位置するように形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ボディ領域の下方であって、前記ボディ領域との間に前記ドレインオフセット領域挟んで、且つ、前記ドレインオフセット領域に接するように設けられ、前記ドレインオフセット領域よりも高い不純物濃度を有する第２導電型の第２のドレイン埋め込み層をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１のドレイン埋め込み層は、前記ドレインオフセット領域における不純物濃度分布の曲率ピークの位置よりも下方に設けられていることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
  5. 表面部に絶縁膜が設けられた第１導電型の半導体基板に、第２導電型の不純物をイオン注入することで、前記半導体基板内に第２導電型のドレインオフセット領域を形成する工程（ａ）と、
    第２導電型の不純物をイオン注入することで、前記絶縁膜の下方であって、前記絶縁膜との間に前記ドレインオフセット領域を挟んで、且つ、前記ドレインオフセット領域に接するように、前記ドレインオフセット領域よりも不純物濃度が高い第２導電型の第１のドレイン埋め込み層を形成する工程（ｂ）と、
    前記絶縁膜の末端部に接するように前記ドレインオフセット領域の一部上にゲート絶縁膜を形成した後、前記ゲート絶縁膜から前記絶縁膜の一部上にわたってゲート電極を形成する工程（ｃ）と、
    前記工程（ｂ）及び前記工程（ｃ）の後、前記ドレインオフセット領域のうち、平面的に見て、前記絶縁膜の側方であって前記第１のドレイン埋め込み層が設けられていない領域に、第１導電型の不純物をイオン注入することで、前記ドレインオフセット領域における前記ゲート電極の外側方下に、平面的に見て前記ゲート電極の一部とオーバーラップする第１導電型のボディ領域を形成する工程（ｄ）と、
    前記工程（ｄ）の後、第２導電型の不純物をイオン注入することで、前記ボディ領域の表面部における前記ゲート電極の外側方下に第２導電型のソース領域を形成するとともに、前記絶縁膜を挟んで前記ソース領域と対向するように、前記ドレインオフセット領域の表面部における前記絶縁膜の外側方下に第２導電型のドレイン領域を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
  6. 前記工程（ｂ）では、前記絶縁膜の一部及び前記ドレインオフセット領域の一部を覆うマスクを用いて第２導電型の不純物をイオン注入することで、前記第１のドレイン埋め込み層を形成するとともに、平面的に見て、前記マスクを挟んで前記第１のドレイン埋め込み層と対向するように、前記ドレインオフセット領域の下部に前記ドレインオフセット領域よりも不純物濃度が高い第２導電型の第２のドレイン埋め込み層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記工程（ｃ）は、前記工程（ｂ）の後に行うことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記工程（ｂ）は、前記工程（ｃ）の後に行うことを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記工程（ｂ）において、前記マスクは前記ゲート電極から構成されていることを特徴とする請求項８に記載の半導体装置の製造方法。
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JP2016134480A (ja) * 2015-01-19 2016-07-25 株式会社豊田中央研究所 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114209A (ja) * 2010-11-24 2012-06-14 On Semiconductor Trading Ltd 半導体装置及びその製造方法
JP2013122948A (ja) * 2011-12-09 2013-06-20 Seiko Instruments Inc 半導体装置およびその製造方法
JP2016134480A (ja) * 2015-01-19 2016-07-25 株式会社豊田中央研究所 半導体装置

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