JP2016134480A - 半導体装置 - Google Patents

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Abstract

【課題】ＬＤＭＯＳに内蔵するサイリスタが動作したときの電流が半導体活性層の厚み方向にも広がって流れるようにする技術を提供する。
【解決手段】半導体装置１の半導体活性層１６は、ｐ型の第１深部半導体領域２３を有する。第１深部半導体領域２３は、ドリフト領域２４によって半導体活性層１６の上面から隔てられており、ボディ領域２１に接しており、ソース・ドレイン間方向に沿ってボディ領域２１からベース領域２５側に向けて延びている。
【選択図】図１

Description

本明細書で開示する技術は、サイリスタを内蔵する半導体装置に関する。
特許文献１は、ＬＤＭＯＳ(Lateral Double Diffused Metal Oxide Semiconductor)にサイリスタを内蔵させる技術を開示する。このＬＤＭＯＳは、ドレイン電極に静電気放電(ESD)が印加されたときに内蔵サイリスタが動作するように構成されている。これにより、ＬＤＭＯＳは、高いＥＳＤ耐量を有することができる。
特開２００１−３２００４７号公報
しかしながら、特許文献１のＬＤＭＯＳでは、内蔵サイリスタを構成する複数の半導体領域が半導体活性層の表層部に設けられている。このため、内蔵サイリスタが動作したときの電流が半導体活性層の表層部を主に流れるので、局所的な電流集中による素子破壊が問題となる。本明細書は、内蔵サイリスタが動作したとき、電流が半導体活性層の厚み方向にも広がって流れるようにする技術を提供する。
本明細書で開示する半導体装置の一実施形態は、半導体活性層、ソース電極及びドレイン電極を備える。半導体活性層は、第１導電型のソース領域、第２導電型のボディ領域、第１導電型のドレイン領域、第１導電型のドリフト領域、第２導電型のベース領域及び第２導電型の第１深部半導体領域を有する。ソース領域は、半導体活性層の上面に露出しており、ソース電極に接する。ボディ領域は、半導体活性層の上面に露出しており、ソース領域を囲んでおり、ソース電極に接する。ドレイン領域は、半導体活性層の上面に露出しており、半導体活性層の上面に平行な少なくとも一方向においてボディ領域から離れて配置されており、ドレイン電極に接する。ドリフト領域は、ボディ領域とドレイン領域の間に配置されており、ドレイン領域の不純物濃度よりも薄い不純物濃度を含む。ベース領域は、前記一方向においてボディ領域から離れて配置されており、ドリフト領域によってボディ領域から隔てられており、半導体活性層の上面に露出しており、ドレイン電極に接する。第１深部半導体領域は、ドリフト領域によって半導体活性層の上面から隔てられており、ボディ領域に接しており、前記一方向に沿ってボディ領域からベース領域側に向けて延びている。
上記半導体装置に内蔵されるサイリスタは、ベース領域とドリフト領域と第１深部半導体領域で構成されるトランジスタを含む。このため、内蔵サイリスタが動作したときの電流の一部は、第１深部半導体領域を介して流れる。第１深部半導体領域は、半導体活性層の深い位置に設けられているので、内蔵サイリスタが動作したときの電流は、半導体活性層の厚み方向にも広がって流れることができる。このように、上記半導体装置では、内蔵サイリスタが動作したときの電流集中が緩和され、局所的な電流集中による素子破壊が抑制される。
実施例の半導体装置の要部断面図を模式的に示す。 図１のII-II線に対応した断面図を模式的に示す。 図１のIII-III線に対応した断面図を模式的に示す。 変形例の半導体装置の要部断面図を模式的に示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書で開示する半導体装置の一実施形態は、半導体活性層、ソース電極及びドレイン電極を備えていてもよい。半導体活性層は、ＳＯＩ基板の構成要素であってもよい。半導体活性層は、第１導電型のソース領域、第２導電型のボディ領域、第１導電型のドレイン領域、第１導電型のドリフト領域、第２導電型のベース領域及び第２導電型の第１深部半導体領域を有していてもよい。ソース領域は、半導体活性層の上面に露出しており、ソース電極に接する。ボディ領域は、半導体活性層の上面に露出しており、ソース領域を囲んでおり、ソース電極に接する。ドレイン領域は、半導体活性層の上面に露出しており、半導体活性層の上面に平行な少なくとも一方向においてボディ領域から離れて配置されており、ドレイン電極に接する。ドリフト領域は、ボディ領域とドレイン領域の間に配置されており、ドレイン領域の不純物濃度よりも薄い不純物濃度を含む。ベース領域は、半導体活性層の上面に露出しており、前記一方向においてボディ領域から離れて配置されており、ドリフト領域によってボディ領域から隔てられており、ドレイン電極に接する。ベース領域は、ドレイン領域よりもボディ領域側に配置されているのが望ましい。第１深部半導体領域は、ドリフト領域によって半導体活性層の上面から隔てられており、ボディ領域に接しており、前記一方向に沿ってボディ領域からベース領域側に向けて延びている。半導体装置はさらに、ゲート電極を備えていてもよい。ゲート電極は、ソース領域とドリフト領域を隔てるボディ領域に絶縁膜を介して対向する。
半導体活性層はさらに、第１導電型の第２深部半導体領域を有していてもよい。第２深部半導体領域は、ドリフト領域によって半導体活性層の上面から隔てられており、第１深部半導体領域よりもドレイン領域側に設けられており、ドリフト領域の不純物濃度よりも濃い不純物濃度を含む。第２深部半導体領域を有する半導体装置では、内蔵サイリスタが動作したときの電流集中がさらに緩和され、局所的な電流集中による素子破壊がさらに抑制される。
図１〜図３に示されるように、半導体装置１は、ＬＤＭＯＳであり、半導体基板１０、複数の電極３２，３４，３６及びＬＯＣＯＳ酸化膜４２を備える。
半導体基板１０は、半導体支持層１２、埋込み絶縁層１４及び半導体活性層１６を有する。半導体支持層１２の材料は、リン又はボロンの不純物を高濃度に含むシリコン単結晶である。埋込み絶縁層１４は、半導体支持層１２の上面に接しており、半導体支持層１２と半導体活性層１６を隔てる。埋込み絶縁層１４の材料は、酸化シリコンである。半導体活性層１６は、埋込み絶縁層１４の上面に接する。半導体活性層１６の材料は、リンを低濃度に含むシリコン単結晶である。このように、半導体基板１０は、半導体支持層１２、埋込み絶縁層１４及び半導体活性層１６が積層して構成されており、ＳＯＩ基板と称されるものである。
半導体活性層１６は、ｐ型のボディ領域２１、ｎ型のソース領域２２、ｐ型の第１深部半導体領域２３、ｎ型のドリフト領域２４、ｐ型のベース領域２５及びｎ型のドレイン領域２６を含む。
ボディ領域２１は、半導体活性層１６の表層部の一部に設けられており、半導体活性層１６の上面に露出しており、不純物濃度が相対的に濃いコンタクト部２１ａと不純物濃度が相対的に薄いメイン部２１ｂを有する。ボディ領域２１のコンタクト部２１ａは、半導体活性層１６の上面の一部を被覆するソース電極３２にオーミック接触する。ボディ領域２１は、イオン注入技術を利用して、半導体活性層１６の上面からボロンを注入することで形成される。
ソース領域２２は、半導体活性層１６の表層部の一部に設けられており、半導体活性層１６の上面に露出しており、ボディ領域２１のメイン部２１ｂに囲まれている。ソース領域２２は、半導体活性層１６の上面の一部を被覆するソース電極３２にオーミック接触する。ソース領域２２は、イオン注入技術を利用して、半導体活性層１６の上面からリンを高濃度に注入することで形成される。なお、ボディ領域２１のコンタクト部２１ａとソース領域２２は、離れているのが望ましい。ボディ領域２１のコンタクト部２１ａとソース領域２２が離れていると、製造バラツキによってこれらの面方向の位置が変動しても、半導体装置１の電気的特性に与える影響が抑えられる。また、必要に応じて、ボディ領域２１のコンタクト部２１ａとソース領域２２の間に絶縁層を設けてもよい。
第１深部半導体領域２３は、ドリフト領域２４によって半導体活性層１６の上面から隔てられており、半導体活性層１６の所定深さを面的に広がって形成されている。第１深部半導体領域２３は、ボディ領域２１のメイン部２１ｂの下面に接している。第１深部半導体領域２３は、ソース領域２２とドレイン領域２６を結ぶ方向（紙面左右方向であり、以下、ソース・ドレイン間方向という）に沿って、ボディ領域２１からベース領域２５側に向けて延びている。半導体活性層１６の上面に直交する方向から観測したときに、第１深部半導体領域２３のベース領域２５側の先端は、ＬＯＣＯＳ酸化膜４２の下方に配置されている。第１深部半導体領域２３は、イオン注入技術を利用して、半導体活性層１６の上面からボロンを注入することで形成される。なお、第１深部半導体領域２３は、埋込み絶縁層１４に接するように設けられていてもよい。
ドリフト領域２４は、半導体活性層１６の上面に露出しており、ボディ領域２１、第１深部半導体領域２３、ベース領域２５、ドレイン領域２６及び埋込み絶縁層１４に接する。ドリフト領域２４は、ボディ領域２１によってソース領域２２から隔てられている。ドリフト領域２４を間において、ソース・ドレイン間方向の一方側にボディ領域２１とソース領域２２と第１深部半導体領域２３が配置されており、ソース・ドレイン間方向の他方側にベース領域２５とドレイン領域２６が配置されている。ドリフト領域２４の不純物濃度は、ドレイン領域２６の不純物濃度よりも薄い。ドリフト領域２４は、半導体活性層１６に他の半導体領域を形成した残部である。
ベース領域２５は、半導体活性層１６の表層部の一部に設けられており、半導体活性層１６の上面に露出する。ベース領域２５は、ソース・ドレイン間方向においてボディ領域２１から離れて配置されており、ドレイン領域２６よりもボディ領域２１側に配置されており、ドリフト領域２４によってボディ領域２１から隔てられている。ベース領域２５は、半導体活性層１６の上面の一部を被覆するドレイン電極３６にオーミック接触する。ベース領域２５は、イオン注入技術を利用して、半導体活性層１６の上面からボロンを高濃度に注入することで形成される。
ドレイン領域２６は、半導体活性層１６の表層部の一部に設けられており、半導体活性層１６の上面に露出する。ドレイン領域２６は、ソース・ドレイン間方向においてボディ領域２１から離れて配置されており、ドリフト領域２４によってボディ領域２１から隔てられている。ドレイン領域２６は、半導体活性層１６の上面の一部を被覆するドレイン電極３６にオーミック接触する。ドレイン領域２６は、イオン注入技術を利用して、半導体活性層１６の上面からリンを高濃度に注入することで形成される。なお、ベース領域２５とドレイン領域２６は、離れているのが望ましい。ベース領域２５とドレイン領域２６が離れていると、製造バラツキによってこれらの面内方向の位置が変動しても、半導体装置１の電気的特性に与える影響が抑えられる。また、必要に応じて、ベース領域２５とドレイン領域２６の間に絶縁層を設けてもよい。
ゲート電極３４は、ソース領域２２とドリフト領域２４を隔てるボディ領域２１のメイン部２１ｂに絶縁膜を介して対向する。
ＬＯＣＯＳ酸化膜４２は、半導体活性層１６の上面を被覆しており、半導体活性層１６の上面に直交する方向から観測したときに、ボディ領域２１とベース領域２５の間に配置されている。
半導体装置１は、ＮＰＮトランジスタとＰＮＰトランジスタで構成されるサイリスタを内蔵する。ＮＰＮトランジスタは、ソース領域２２、ボディ領域２１及びドリフト領域２４によって構成されている。ＰＮＰトランジスタは、ボディ領域２１、ドリフト領域２４及びベース領域２５によって構成されている。さらに、ＰＮＰトランジスタは、第１深部半導体領域２３、ドリフト領域２４及びベース領域２５によっても構成されている。
半導体装置１では、ソース電極３２が接地されており、ドレイン電極３６が図示しない電源に接続されている。半導体装置１では、ドレイン電極３６の配線に静電気放電（ESD）が印加されると、第１深部半導体領域２３とドリフト領域２４のｐｎ接合面の高電界領域がアバランシェによってブレークダウンし、高電界領域でキャリアが発生し、第１深部半導体領域２３とドリフト領域２４に電流が流れる。このため、ＮＰＮトランジスタのベース電位（第１深部半導体領域２３及びボディ領域２１の電位）が上昇してＮＰＮトランジスタが動作するとともに、ＰＮＰトランジスタのベース電位（ドリフト領域２４の電位）が上昇してＰＮＰトランジスタが動作する。これにより、内蔵サイリスタが動作し、ドレイン電極３６の電位がサイリスタ動作の保持電圧まで低下する。
半導体装置１では、第１深部半導体領域２３が半導体活性層１６の深い位置に形成されているとともにボディ領域２１よりもベース領域２５に近い位置に配置されているので、内蔵サイリスタのトリガとなる高電界領域が半導体活性層１６の深い位置に存在するようになる。これにより、第１深部半導体領域２３、ドリフト領域２４及びベース領域２５で構成されるＰＮＰトランジスタを流れる電流は、半導体活性層１６の深い位置を流れるようになる。即ち、内蔵サイリスタが動作したときの電流の一部が、半導体活性層１６の深い位置を流れる。このように、半導体装置１では、内蔵サイリスタが動作したときの電流が半導体活性層１６の厚み方向にも流れることができるので、電流集中が緩和され、局所的な電流集中による素子破壊が抑制される。また、半導体装置１では、第１深部半導体領域２３が半導体活性層１６の深い位置に形成されているので、ＬＤＭＯＳとしての動作に影響を与えない。
図４に示される変形例の半導体装置２は、半導体活性層１６内にｎ型の第２深部半導体領域２７が形成されていることを特徴とする。第２深部半導体領域２７は、ドリフト領域２４によって半導体活性層１６の上面から隔てられており、半導体活性層１６の所定深さを面的に広がって形成されている。第２深部半導体領域２７は、第１深部半導体領域２３とドレイン領域２６の間に設けられており、ドリフト領域２４の不純物濃度よりも濃い不純物濃度を含む。半導体活性層１６の上面に直交する方向から観測したときに、第２深部半導体領域２７は、ドレイン領域２６の下方に配置されるとともに、そのボディ領域２１側の先端がＬＯＣＯＳ酸化膜４２の下方に配置されている。第２深部半導体領域２７は、イオン注入技術を利用して、半導体活性層１６の上面からリンを注入することで形成される。
第２深部半導体領域２７が設けられていると、内蔵サイリスタが動作したときの電流のうちのソース領域２２、ボディ領域２１及びドリフト領域２４で構成されるＮＰＮトランジスタを流れる電流の一部は、低抵抗な第２深部半導体領域２７を通過する。このため、ＮＰＮトランジスタを流れる電流一部は、半導体活性層１６の深い位置を流れるようになる。このように、半導体装置２では、内蔵サイリスタが動作したときの電流の多くが厚み方向にも広がって流れるので、電流集中がさらに緩和され、局所的な電流集中による素子破壊がさらに抑制される。
なお、この変形例では、第２深部半導体領域２７が１つの層として形成されている場合を例示したが、この例に代えて、第２深部半導体領域２７は、半導体活性層１６の面内方向及び／又は厚み方向に分散して配置された複数のｎ型半導体領域の集合として構成されてもよい。また、この変形例では、第１深部半導体領域２３と第２深部半導体領域２７の半導体活性層１６内における深さが同一の場合を例示したが、この例に代えて、第１深部半導体領域２３と第２深部半導体領域２７の半導体活性層１６内における深さが異なっていてもよい。具体的には、第１深部半導体領域２３と第２深部半導体領域２７の半導体活性層１６の厚み方向における不純物濃度の各々のピーク位置が同一であってもよく、異なっていてもよい。また、この変形例では、第１深部半導体領域２３の先端と第２深部半導体領域２７の先端が離れている場合を例示したが、この例に代えて、第１深部半導体領域２３の先端と第２深部半導体領域２７の先端が接していてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体基板
１２：半導体支持層
１４：埋込み絶縁層
１６：半導体活性層
２１：ボディ領域
２１ａ：コンタクト部
２１ｂ：メイン部
２２：ソース領域
２３：第１深部半導体領域
２４：ドリフト領域
２５：ベース領域
２６：ドレイン領域
３２：ソース電極
３４：ゲート電極
３６：ドレイン電極
４２：ＬＯＣＯＳ酸化膜

Claims (2)

  1. 半導体活性層、ソース電極及びドレイン電極を備え、
    前記半導体活性層は、
    前記半導体活性層の上面に露出しており、前記ソース電極に接する第１導電型のソース領域と、
    前記半導体活性層の上面に露出しており、前記ソース領域を囲んでおり、前記ソース電極に接する第２導電型のボディ領域と、
    前記半導体活性層の上面に露出しており、前記半導体活性層の上面に平行な少なくとも一方向において前記ボディ領域から離れて配置されており、前記ドレイン電極に接する第１導電型のドレイン領域と、
    前記ボディ領域と前記ドレイン領域の間に配置されており、前記ドレイン領域の不純物濃度よりも薄い不純物濃度を含む第１導電型のドリフト領域と、
    前記半導体活性層の上面に露出しており、前記一方向において前記ボディ領域から離れて配置されており、前記ドリフト領域によって前記ボディ領域から隔てられており、前記ドレイン電極に接する第２導電型のベース領域と、
    前記ドリフト領域によって前記半導体活性層の上面から隔てられており、前記ボディ領域に接しており、前記一方向に沿って前記ボディ領域から前記ベース領域側に向けて延びている第２導電型の第１深部半導体領域と、を有する、半導体装置。
  2. 前記半導体活性層はさらに、前記ドリフト領域によって前記半導体活性層の上面から隔てられており、前記第１深部半導体領域よりも前記ドレイン領域側に設けられており、前記ドリフト領域の不純物濃度よりも濃い不純物濃度を含む第１導電型の第２深部半導体領域を有する、請求項１に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11923837B2 (en) 2020-11-25 2024-03-05 Nuvolta Technologies (Hefei) Co., Ltd. Load switch including back-to-back connected transistors

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196360A (ja) * 1990-11-28 1992-07-16 Nissan Motor Co Ltd 半導体装置
JPH10501103A (ja) * 1995-03-23 1998-01-27 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ Ｌｉｇｂｔ素子が形成されている半導体装置
JPH10506503A (ja) * 1995-07-19 1998-06-23 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ Ｈｖ−ｌｄｍｏｓｔ型の半導体装置
JP2001320047A (ja) * 2000-03-03 2001-11-16 Toshiba Corp 半導体装置
US20030218188A1 (en) * 2002-02-08 2003-11-27 Fairchild Korea Semiconductor Ltd. Lateral DMOS transistor having reduced surface field
US20040238913A1 (en) * 2002-05-09 2004-12-02 Kwon Tae-Hun Reduced surface field technique for semiconductor devices
JP2009302114A (ja) * 2008-06-10 2009-12-24 Panasonic Corp 半導体装置及びその製造方法
JP2010073824A (ja) * 2008-09-17 2010-04-02 Sharp Corp 半導体装置及びその製造方法
JP2012146978A (ja) * 2011-01-12 2012-08-02 Samsung Electronics Co Ltd 半導体装置及びその製造方法
US20150014791A1 (en) * 2013-07-11 2015-01-15 Analog Devices Technology Semiconductor device, and a method of improving breakdown voltage of a semiconductor device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196360A (ja) * 1990-11-28 1992-07-16 Nissan Motor Co Ltd 半導体装置
JPH10501103A (ja) * 1995-03-23 1998-01-27 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ Ｌｉｇｂｔ素子が形成されている半導体装置
JPH10506503A (ja) * 1995-07-19 1998-06-23 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ Ｈｖ−ｌｄｍｏｓｔ型の半導体装置
JP2001320047A (ja) * 2000-03-03 2001-11-16 Toshiba Corp 半導体装置
US20030218188A1 (en) * 2002-02-08 2003-11-27 Fairchild Korea Semiconductor Ltd. Lateral DMOS transistor having reduced surface field
US20040238913A1 (en) * 2002-05-09 2004-12-02 Kwon Tae-Hun Reduced surface field technique for semiconductor devices
JP2009302114A (ja) * 2008-06-10 2009-12-24 Panasonic Corp 半導体装置及びその製造方法
JP2010073824A (ja) * 2008-09-17 2010-04-02 Sharp Corp 半導体装置及びその製造方法
JP2012146978A (ja) * 2011-01-12 2012-08-02 Samsung Electronics Co Ltd 半導体装置及びその製造方法
US20150014791A1 (en) * 2013-07-11 2015-01-15 Analog Devices Technology Semiconductor device, and a method of improving breakdown voltage of a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11923837B2 (en) 2020-11-25 2024-03-05 Nuvolta Technologies (Hefei) Co., Ltd. Load switch including back-to-back connected transistors

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