JP2009188178A - 半導体装置 - Google Patents

Abstract

【課題】主たる半導体素子と温度検出用素子を備えた半導体装置において、主たる半導体素子の状態によらずに、温度検出用素子の温度特性を一定にすること。高いラッチアップ耐量を有すること。高い温度検出精度を有すること。
【解決手段】Ｎ^-ドリフト層２３の主面に、主たる半導体素子の表面構造および第１Ｐウェル２４ｂが設けられている。温度検出用ダイオード２２は、第１Ｐウェル２４ｂ内のＮウェル２５内に設けられたＰ⁺アノード領域２６と、さらにその中のＮ⁺カソード領域２７により構成されており、主たる半導体素子に対して接合分離されている。第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に高濃度で、かつ十分に深くなっている。Ｎウェル２５とＰ⁺アノード領域２６が短絡し、寄生サイリスタによるラッチアップ破壊を防ぐ。
【選択図】図１

Description

この発明は、主たる半導体素子と温度検出用素子を備えた半導体装置に関する。

電力のスイッチングに用いられる半導体装置では、過電流による半導体装置の熱的破壊を防ぐために、過熱保護機能を備えているのが望ましい。過熱保護機能としては、ダイオードの順特性や逆特性が温度によって変化することを利用したものが公知である。例えば、ダイオードの順電圧は、温度によってほぼ直線的に変化する。従って、主たる半導体素子（以下、主半導体素子とする）とともに温度検出用素子としてダイオードを設け、このダイオードに一定電流を流して順電圧を監視することにより、主半導体素子の温度を検知することができる（例えば、特許文献１、特許文献２、特許文献３参照。）。主半導体素子の温度が高いことを検知した場合には、その主半導体素子のゲート電圧を下げて電流を制限することにより、主半導体素子を過熱による破壊から保護することができる。

図１１は、従来の半導体装置の構成を示す断面図である。図１１に示すように、従来の半導体装置では、Ｎ^-ドリフト層３の第１主面に、Ｐベース領域４ａ、Ｎ⁺エミッタ（ソース）領域５、ゲート絶縁膜６、ゲート電極７およびエミッタ（ソース）電極８からなる主半導体素子１の表面構造と、Ｐ型のアノード領域（Ｐベース領域４ｂおよびＰ⁺領域９）、Ｎ⁺カソード領域１０、アノード電極（図示省略）およびカソード電極（図示省略）からなる温度検出用ダイオード２が設けられている。

また、図１２に示す半導体装置のように、主半導体素子１を構成する半導体素体の第１主面に絶縁膜１１を形成し、この絶縁膜１１上に温度検出用ダイオード２を形成するようにしたものが公知である（例えば、特許文献４参照。）。また、スイッチング回路および整流回路の近くに、それらから発せられる熱を検出するサーミスタを配置したパワーモジュールが公知である（例えば、特許文献５参照。）。なお、本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

特開平１−１５７５７３号公報 特開２００６−３０２９７７号公報 特許第３５３８５０５号公報 特開平６−１１７９４２号公報 特開２００５−２８６２７０号公報

しかしながら、図１１に示す半導体装置では、温度検出用ダイオードのアノード領域とＮ^-ドリフト層により寄生ダイオードが構成される。主半導体素子にチャネルが形成されると、このチャネルを流れる電流が寄生ダイオードにも流れる。このため、主半導体素子がオン状態であるか、オフ状態であるかということに依存して、温度検出用ダイオードの順電圧が変化してしまうという問題点がある。

また、主半導体素子がＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）である場合には、第２主面のＰコレクタ層、Ｎ^-ドリフト層、温度検出用ダイオードのＰ型アノード領域およびＮ⁺カソード領域により、寄生サイリスタが構成される。このＩＧＢＴがターンオフする際、Ｎ^-ドリフト層からアノード領域に少数キャリアである正孔が注入されるため、寄生サイリスタが誤動作し、ラッチアップ破壊に至る危険性がある。

また、前記特許文献３には、主半導体素子と温度検出用ダイオードを絶縁分離した構成が開示されている。しかし、この構成の場合、主半導体素子と温度検出用ダイオードにより寄生サイリスタが構成される。そのため、スイッチング時の電圧変化（ｄＶ／ｄｔ）が大きい場合や、電流量が多い場合に、その寄生サイリスタがラッチアップして破壊に至るという問題点がある。

一方、図１２に示す半導体装置では、ポリシリコンを用いて温度検出用ダイオードを形成するため、順電圧にばらつきが生じる。また、漏れ電流が非常に多いため、オン電圧の温度依存性が理論曲線から外れてしまう。これらの原因によって、主半導体素子の温度を検出する精度が低いという問題点がある。また、温度検出用ダイオードが絶縁膜上に小さく形成されるため、静電耐量が低いという問題点と、主半導体素子の温度変化に対する応答速度が遅いという問題点がある。また、製造工程が大幅に増加するという問題点がある。特に、主半導体素子がトレンチゲート型の素子である場合、一般に、ゲート電極にドープトポリシリコンが用いられるため、このドープトポリシリコンを用いて温度検出用ダイオードを形成することができない。つまり、ゲート電極とは別にポリシリコンを積層して温度検出用ダイオードを形成する必要があるため、製造工程がさらに増加するという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、主半導体素子の状態によらずに、一定の温度特性を有する温度検出用素子を備えた半導体装置を提供することを目的とする。また、ラッチアップ耐量の高い半導体装置を提供することを目的とする。さらに、温度検出精度の高い半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、主半導体素子と、この主半導体素子の温度を検出するための温度検出用素子を備えている。主半導体素子の表面構造は、第１導電型の第１半導体層の主面に設けられている。この第１半導体層の主面には、第２導電型の第２半導体領域が、主半導体素子の表面構造から離れて選択的に設けられている。この第２半導体領域内には、第１導電型の第３半導体領域が設けられている。また、第３半導体領域内には、第２導電型の第４半導体領域が設けられている。さらに、第４半導体領域内には、第１導電型の第５半導体領域が設けられている。そして、第３半導体領域と第４半導体領域は、電気的に接続されている。また、温度検出用素子は、第４半導体領域をアノードおよびカソードのうちの一方とし、第５半導体領域をアノードおよびカソードのうちの他方とするダイオードにより構成されている。

この発明において、第２半導体領域は、主半導体素子の電極に対して絶縁されていてもよいし、主半導体素子の接地電極に接続されていてもよい。また、第２半導体領域は、トレンチで囲まれていてもよい。

この発明によれば、温度検出用素子が主半導体素子に対して接合分離されているので、主半導体素子にチャネルが形成されても、このチャネルを流れる電流は、温度検出用素子の温度特性に影響を及ぼさない。また、第２半導体領域によって、寄生サイリスタが動作するのを抑えることができる。また、第３半導体領域と第４半導体領域が電気的に接続されていることによって、寄生サイリスタが動作するのを抑えることができる。また、トレンチによって、深さ方向に交差する方向（横方向とする）のｎｐｎトランジスタが動作するのを防ぐことができるので、寄生サイリスタが動作するのを抑えることができる。また、主半導体素子と温度検出用素子が第１半導体層に形成されることによって、主半導体素子の温度を正確に検出することができる。

本発明にかかる半導体装置によれば、主半導体素子の状態によらずに、一定の温度特性を有する温度検出用素子を備えた半導体装置が得られるという効果を奏する。また、ラッチアップ耐量の高い半導体装置が得られるという効果を奏する。さらに、温度検出精度の高い半導体装置が得られるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、この発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、この半導体装置１００は、第１半導体層であるＮ^-ドリフト層２３の第１主面に、第２半導体領域である第１Ｐウェル２４ｂを備えている。この第１Ｐウェル２４ｂ内には、第３半導体領域であるＮウェル２５が設けられている。温度検出用ダイオード（温度検出用素子）２２は、このＮウェル２５内に設けられている。

すなわち、Ｎウェル２５内に、第４半導体領域である高濃度のＰ⁺アノード領域２６が設けられている。このＰ⁺アノード領域２６内に、第５半導体領域である高濃度のＮ⁺カソード領域２７が設けられている。Ｐ⁺アノード領域２６およびＮウェル２５には、アノード電極（Ａ）２８が接触している。つまり、Ｐ⁺アノード領域２６とＮウェル２５は、アノード電極２８により短絡している。Ｎ⁺カソード領域２７には、カソード電極（Ｋ）２９が接触している。

第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に高濃度になっている。また、第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に深くなっている。例えば、第１Ｐウェル２４ｂは、絶縁膜３０により被覆されており、電気的にフローティングとなっている。つまり、図示省略するが、半導体装置１００は、Ｎ^-ドリフト層２３を用いて構成される主半導体素子を備えている。そして、例えば、第１Ｐウェル２４ｂは、主半導体素子のいずれの電極とも接続されていない。温度検出用ダイオード２２は、図示しない主半導体素子に対して、第１Ｐウェル２４ｂとＮウェル２５からなるＰＮ接合により分離されている。

また、Ｎ^-ドリフト層２３の第１主面には、第１Ｐウェル２４ｂの外側に、第１Ｐウェル２４ｂから離れて第２Ｐウェル２４ｃが設けられている。例えば、第２Ｐウェル２４ｃは、ホールを引き抜くダイバータを構成する。この場合、例えば、この第２Ｐウェル２４ｃには、ホール引き抜き電極３１が接触しており、このホール引き抜き電極３１を介して、図示しない主半導体素子のエミッタ（ソース）電位と同じ電位が印加される。

主半導体素子が縦型ＩＧＢＴである場合には、Ｎ^-ドリフト層２３の第２主面にＰコレクタ領域３６およびコレクタ電極３７が設けられる。主半導体素子が縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）である場合には、Ｎ^-ドリフト層２３の第２主面にＮドレイン領域３８およびドレイン電極３９が設けられる。

図２は、実施の形態１にかかる半導体装置の平面レイアウトの一例を示す平面図である。図２に示すように、半導体装置１００の平面レイアウトは、Ｎ⁺カソード領域２７を中心とする同心円状となっている。温度検出用ダイオード２２が複数、特に限定しないが、例えば３個設けられた場合の平面レイアウトを図３に示す。図３に示すように、３個の温度検出用ダイオード２２を並べ、それを囲むように第２Ｐウェル２４ｃが設けられる。

図１に示す半導体装置１００を作製する際、図示しない主半導体素子の耐圧構造部のＰ型フィールドリミッティングリングまたはＰ型リサーフ層を形成するときに、同時に第１Ｐウェル２４ｂを形成してもよい。そうすれば、主半導体素子とは別に第１Ｐウェル２４ｂを形成する必要がないので、半導体装置１００の製造プロセスを簡略化することができる。また、主半導体素子のＰ⁺ボディ領域を形成するときに、同時にＰ⁺アノード領域２６を形成してもよい。また、主半導体素子のＮ⁺エミッタ（ソース）領域を形成するときに、同時にＮ⁺カソード領域２７を形成してもよい。そうすれば、主半導体素子とは別にＰ⁺アノード領域２６やＮ⁺カソード領域２７を形成する必要がないので、半導体装置１００の製造プロセスをさらに簡略化することができる。

また、Ｐ型フィールドリミッティングリングまたはＰ型リサーフ層を形成するときに、同時に第１Ｐウェル２４ｂおよびＮウェル２５を形成してもよい。これと、上述したＰ⁺アノード領域２６およびＮ⁺カソード領域２７の形成を採用して半導体装置１００を製造すれば、主半導体素子を作製するプロセスに何ら特別なプロセスを追加しなくても温度検出用ダイオード２２を作製することができる。従って、図１２に示す従来の半導体装置を製造する場合に比べて、著しく製造プロセスを簡略化することができる。この場合、拡散係数の異なるイオン種を選択してＰ型領域とＮ型領域を形成する必要がある。例えば、Ｐ型領域の形成のためには、イオン種としてボロンを用い、Ｎ型領域の形成のためには、イオン種として砒素を用いることができる。

実施の形態１によれば、温度検出用ダイオード２２が主半導体素子に対して接合分離されているので、主半導体素子にチャネルが形成されて電流が流れても、温度検出用ダイオード２２の順電圧は影響を受けない。つまり、主半導体素子の状態によって温度検出用ダイオード２２の順電圧が変動するのを防ぐことができるので、主半導体素子の状態によらずに、一定の順電圧を有する温度検出用ダイオード２２が得られる。また、そのような温度検出用ダイオード２２を備えた半導体装置１００が得られる。

また、第１Ｐウェル２４ｂによって、寄生サイリスタが動作するのを抑えることができる。また、温度検出用ダイオード２２が、ホール引き抜き領域となる第２Ｐウェル２４ｃで囲まれていることによって、寄生サイリスタが動作するのを抑えることができる。また、Ｎウェル２５とＰ⁺アノード領域２６が短絡していることによって、寄生サイリスタが動作するのを抑えることができる。従って、寄生サイリスタによるラッチアップ破壊を抑制することができるので、ラッチアップ耐量の高い半導体装置１００が得られる。また、温度検出用ダイオード２２を主半導体素子から単純に絶縁分離する構成に比べて、より一層、安定して主半導体素子を動作させることができる。また、温度検出用ダイオードを絶縁膜上のポリシリコンで構成する従来装置と比べて、順電圧のばらつきが小さく、漏れ電流が少ないので、高い温度検出精度が得られる。また、主半導体素子の温度変化に対する応答速度も速い。

実施の形態２．
図４は、この発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図４に示すように、この半導体装置２００は、図１に示す実施の形態１の半導体装置１００において、第１Ｐウェル２４ｂを図示しない主半導体素子のＰ型チャネル領域と同時に形成したものである。第２Ｐウェル２４ｃは、主半導体素子のＰ型チャネル領域と同時に形成される。従って、実施の形態１では、第１Ｐウェル２４ｂの深さと第２Ｐウェル２４ｃの深さは必ずしも同じではない。特に限定しないが、図１に示す例では、第１Ｐウェル２４ｂが第２Ｐウェル２４ｃよりも浅くなっている。それに対して、図４に示す実施の形態２では、第１Ｐウェル２４ｂは、第２Ｐウェル２４ｃと同じ深さになっている。その他の構成は、実施の形態１と同様である。

実施の形態３．
図５は、この発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図６は、実施の形態３にかかる半導体装置の平面レイアウトの一例を示す平面図である。図５および図６に示すように、この半導体装置３００は、図１に示す実施の形態１の半導体装置１００において、Ｎウェル２５の側方をトレンチゲート構造４１で囲む構成としたものである。このトレンチゲート構造４１によって、横方向のｎｐｎトランジスタが動作するのを抑えることができるので、横方向でラッチアップが起こるのを抑制することができる。

トレンチゲート構造４１は、第１Ｐウェル２４ｂ内において、Ｎウェル２５の終端部に設けられている。トレンチゲート構造４１は、Ｎウェル２５よりも深くまで延びている。トレンチゲート構造４１の半導体に接する部分、すなわちトレンチの内周面には、酸化膜等の絶縁膜４２が設けられている。この絶縁膜４２の内側に導電体、例えばポリシリコン４３が充填されている。このポリシリコン４３の電極は、カソードと同じ電位にされるのが望ましい。例えば、主半導体素子のゲート構造がトレンチゲート構造である場合には、主半導体素子のトレンチゲート構造を形成するときに、同時にトレンチゲート構造４１を形成してもよい。その他の構成は、実施の形態１と同様である。

実施の形態４．
図７は、この発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図７に示すように、この半導体装置４００は、図１に示す実施の形態１の半導体装置１００において、第１Ｐウェル２４ｂの側方をトレンチゲート構造４１で囲む構成としたものである。このトレンチゲート構造４１によって、横方向のｎｐｎトランジスタが動作するのを完全に抑えることができるので、横方向でラッチアップが起こるのを防ぐことができる。トレンチゲート構造４１については、実施の形態３と同様である。その他の構成は、実施の形態１と同様である。

実施の形態５．
図８は、この発明の実施の形態５にかかる半導体装置の構成を示す断面図である。図８に示すように、この半導体装置５００は、図１に示す実施の形態１の半導体装置１００において、第１Ｐウェル２４ｂに電極３２が接触しており、この電極３２を介して、図示しない主半導体素子のエミッタ（ソース）電位と同じ電位が第１Ｐウェル２４ｂに印加される。つまり、第１Ｐウェル２４ｂは、主半導体素子の接地電極であるエミッタ（ソース）電極に接続されていることになる。これによって、スイッチング時の電圧変化（ｄＶ／ｄｔ）が緩やかになるので、高ｄＶ／ｄｔに起因するラッチアップが起こるのを抑制することができる。その他の構成は、実施の形態１と同様である。なお、実施の形態２〜４の各構成においても、第１Ｐウェル２４ｂを主半導体素子の接地電極に接続してもよい。

実施の形態６．
図９は、この発明の実施の形態６にかかる半導体装置の構成を示す断面図である。図９に示すように、この半導体装置６００は、図１に示す構成の温度検出用ダイオード２２とその周辺構造を含めた構成のものである。第２Ｐウェル２４ｃは、ダイバータ５１のホール引き抜き領域を構成している。主半導体素子２１は、Ｐチャネル領域６１、ｐ⁺ボディ領域６２、ｎ⁺エミッタ（ソース）領域６３、ゲート絶縁膜６４、ゲート電極６５およびエミッタ（ソース）電極６６を備えている。図示例では、ホール引き抜き電極３１は、エミッタ（ソース）電極６６と一体となっており、同一パターンにより形成されている。

図１０は、半導体装置全体の平面レイアウトの一例を示す平面図である。図１０に示すように、主半導体素子の活性領域７１は、耐圧構造部７２で囲まれている。温度検出用ダイオード２２は、活性領域７１に設けられている。活性領域７１の上には、アノードパッド７３、カソードパッド７４およびゲートパッド７５が設けられている。アノードパッド７３およびカソードパッド７４と温度検出用ダイオード２２とは、それぞれ、アノード配線７６およびカソード配線７７により接続されている。実施の形態１において説明したＰ型フィールドリミッティングリングまたはＰ型リサーフ層は、耐圧構造部７２に設けられる。なお、図１０においては、図が繁雑になるのを避けるため、主半導体素子の活性領域７１に設けられる各部の構成を省略した。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、主半導体素子のゲート構造は、トレンチゲート構造であってもよい。また、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、過熱保護用の温度検出素子を備える半導体装置に有用であり、特に、ＩＧＢＴやＭＯＳＦＥＴなどのパワー半導体装置に適している。

この発明の実施の形態１にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態１にかかる半導体装置の平面レイアウトの一例を示す平面図である。 この発明の実施の形態１にかかる半導体装置の平面レイアウトの他の例を示す平面図である。 この発明の実施の形態２にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態３にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態３にかかる半導体装置の平面レイアウトの一例を示す平面図である。 この発明の実施の形態４にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態５にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態６にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態６にかかる半導体装置の平面レイアウトの一例を示す平面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の別の構成を示す断面図である。

符号の説明

２１ 主半導体素子
２２ 温度検出用素子
２３ 第１半導体層
２４ｂ 第２半導体領域
２５ 第３半導体領域
２６ 第４半導体領域
２７ 第５半導体領域
４１ トレンチゲート構造
６６ 接地電極
１００，２００，３００，４００，５００，６００ 半導体装置

Claims (4)

1. 第１導電型の第１半導体層の主面に表面構造が設けられた主たる半導体素子と、
   前記主たる半導体素子の前記表面構造から離れて前記第１半導体層の前記主面に選択的に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域内に設けられた第１導電型の第３半導体領域と、
   前記第３半導体領域内に設けられた第２導電型の第４半導体領域と、
   前記第４半導体領域内に設けられた第１導電型の第５半導体領域と、
   を備え、前記第３半導体領域と前記第４半導体領域が電気的に接続されており、かつ、前記主たる半導体素子の温度を検出するための温度検出用素子は、前記第４半導体領域をアノードおよびカソードのうちの一方とし、前記第５半導体領域をアノードおよびカソードのうちの他方とするダイオードであることを特徴とする半導体装置。
2. 前記第２半導体領域は、前記主たる半導体素子の電極に対して絶縁されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域は、前記主たる半導体素子の接地電極に接続されていることを特徴とする請求項１に記載の半導体装置。
4. 前記第２半導体領域は、トレンチで囲まれていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。

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