JPS6089960A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6089960A JPS6089960A JP59164638A JP16463884A JPS6089960A JP S6089960 A JPS6089960 A JP S6089960A JP 59164638 A JP59164638 A JP 59164638A JP 16463884 A JP16463884 A JP 16463884A JP S6089960 A JPS6089960 A JP S6089960A
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- 239000004020 conductor Substances 0.000 claims 1
- 210000001747 pupil Anatomy 0.000 claims 1
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- 239000000969 carrier Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 5
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置におけるダイオードの構造に関し
、特に絶縁ゲート型電界効果トランジスタを有する半導
体集積回路装置における寄生防止ダイオードの構造に関
する。
、特に絶縁ゲート型電界効果トランジスタを有する半導
体集積回路装置における寄生防止ダイオードの構造に関
する。
寄生防止ダイオードが使われるものとして相補型絶縁ゲ
ート型遡界効果トラ／ジスタ（以下Ｃ−ＭＯ８と称す）
を含む回路がｌｉ）る。例えばＣ−ＭＯ８回路により昇
圧回路を構成する場合に。
ート型遡界効果トラ／ジスタ（以下Ｃ−ＭＯ８と称す）
を含む回路がｌｉ）る。例えばＣ−ＭＯ８回路により昇
圧回路を構成する場合に。
第１図に示す如く、電波端子０１と負荷端子０３間にＮ
チャンネルＭＯＳトランジスタＱ＋Ｈ−Ｑｍ、を直列に
接続する部分がある。この回路において、トランジスタ
ＱＩＭ ａ Ｑりｌを半導体ＩＣ構造にした場合の断面
図を第２図に示す。すなわち。
チャンネルＭＯＳトランジスタＱ＋Ｈ−Ｑｍ、を直列に
接続する部分がある。この回路において、トランジスタ
ＱＩＭ ａ Ｑりｌを半導体ＩＣ構造にした場合の断面
図を第２図に示す。すなわち。
Ｎ型基板５０の表面部分にＰウェル５１，５２が設けら
れ、更に該Ｐウェル中にそれぞれトうンジスタＱＩＮ、
Ｑ昨のソース、ドレインとなるべｌＮ型領域５３〜５
６が設けられ、ソース５３が電源端子０１へ＃またドレ
イン５４がＰウェル５１及び端子０２を介してトランジ
スタＱＩＮのソース５５へ接続されている。更にトラン
ジスタＱｗＨのドレイ／はＰウェル５２と端子０３へ接
続され負荷へ電圧を供給する構造となって寄生トランジ
スタＱ、、 Ｑ、が生ずる。すなわち。
れ、更に該Ｐウェル中にそれぞれトうンジスタＱＩＮ、
Ｑ昨のソース、ドレインとなるべｌＮ型領域５３〜５
６が設けられ、ソース５３が電源端子０１へ＃またドレ
イン５４がＰウェル５１及び端子０２を介してトランジ
スタＱＩＮのソース５５へ接続されている。更にトラン
ジスタＱｗＨのドレイ／はＰウェル５２と端子０３へ接
続され負荷へ電圧を供給する構造となって寄生トランジ
スタＱ、、 Ｑ、が生ずる。すなわち。
基板５０をコレクタ、Ｐウェル５１をベース。
Ｎ領域５３をエミッタとする縦型のバイポーラトランジ
スタＱ１．同様に基板５０＃Ｐウエル５２゜Ｎ領域５５
をそれぞれコレクタ、ベース、エミッタとする縦型のト
ランジスタＱ、が寄生することになる。従ってトランジ
スタＱｓＪＱｔはダーリントン構成となっており、故に
端子０３に設けられる負荷のインピーダンスをトランジ
スタＱ＝−Ｑｓ のβの積で割り九値より十分小さい出
力インピーダンスを有する電ｆｊｆｉｔ一端子０１に設
けなければ、ｓ点０３の電位は基板電位（一般には接地
）近傍に保持されてしまい、よって昇圧回路となり得な
い口電源電池が数１０００の出力インピーダンスを鳴し
ているときは上述の条件を満足しえない。これは寄生ラ
テラルトランジスタＱｔ、 Ｑｔｏエミッタ領域５３．
５５が電源投入時に電源へ接続されるためにれ等エミッ
タ領域からの少数キャリヤがベース領域５１゜５２（Ｐ
ウェル）を通って基板５０へ移動し。
スタＱ１．同様に基板５０＃Ｐウエル５２゜Ｎ領域５５
をそれぞれコレクタ、ベース、エミッタとする縦型のト
ランジスタＱ、が寄生することになる。従ってトランジ
スタＱｓＪＱｔはダーリントン構成となっており、故に
端子０３に設けられる負荷のインピーダンスをトランジ
スタＱ＝−Ｑｓ のβの積で割り九値より十分小さい出
力インピーダンスを有する電ｆｊｆｉｔ一端子０１に設
けなければ、ｓ点０３の電位は基板電位（一般には接地
）近傍に保持されてしまい、よって昇圧回路となり得な
い口電源電池が数１０００の出力インピーダンスを鳴し
ているときは上述の条件を満足しえない。これは寄生ラ
テラルトランジスタＱｔ、 Ｑｔｏエミッタ領域５３．
５５が電源投入時に電源へ接続されるためにれ等エミッ
タ領域からの少数キャリヤがベース領域５１゜５２（Ｐ
ウェル）を通って基板５０へ移動し。
よってＰウェル５１，５２すなわちドレイ／端子８２．
０３を基板電位へ引くことに起因するものである。この
ような寄生トランジスタ効果を防止するにはダイオード
を付設するのが好ましい。
０３を基板電位へ引くことに起因するものである。この
ような寄生トランジスタ効果を防止するにはダイオード
を付設するのが好ましい。
本発明の目的は、寄生防止に好適なダイオードの新規な
構造を提供することにある。
構造を提供することにある。
本発明は、−導電型の半導体領域に逆導電型の島状領域
（第１領域）とこれとは離間さぜつつこれをほぼ取如囲
むようにした逆４電型の第２領域とを設け、この第２＠
域と半導体領域との端子を接続し、シせ−ト電極に第２
の端子を接続し、第１と第２の端子間にＰＮ接合ダイオ
ードを生成したことを特徴とする。
（第１領域）とこれとは離間さぜつつこれをほぼ取如囲
むようにした逆４電型の第２領域とを設け、この第２＠
域と半導体領域との端子を接続し、シせ−ト電極に第２
の端子を接続し、第１と第２の端子間にＰＮ接合ダイオ
ードを生成したことを特徴とする。
また本発明は、半導体領域に逆導電型のリング状領域を
形（）にし、半導体領域の表面にショットキー障壁を形
成する電極を設けてこの電極をリング状領域にも接続し
、半導体領域に第１の端子を接続し、上記電極に第２の
端子を接続して第１と第２の端子間にショットキーダイ
オードを生成したことを特徴とする・ か＼る構成により、ダイオードがＰＮ接合ダイオードの
揚句・は、上記−導電型の半導体領域に寄生電子から注
入される少数キャリヤをダイオードＧ′（−より吸収さ
せ該少数キャリヤによる寄生動作を阻止し、寄生素子効
果を防ぐものであｐ、又ダイオードがショットキー障壁
を有するダイオードの揚台は、ショットキー障壁では少
数キャリヤの注入がほとんど起こらない現象を利用して
、少数キャリーＹの注入を阻止したもの５− である。
形（）にし、半導体領域の表面にショットキー障壁を形
成する電極を設けてこの電極をリング状領域にも接続し
、半導体領域に第１の端子を接続し、上記電極に第２の
端子を接続して第１と第２の端子間にショットキーダイ
オードを生成したことを特徴とする・ か＼る構成により、ダイオードがＰＮ接合ダイオードの
揚句・は、上記−導電型の半導体領域に寄生電子から注
入される少数キャリヤをダイオードＧ′（−より吸収さ
せ該少数キャリヤによる寄生動作を阻止し、寄生素子効
果を防ぐものであｐ、又ダイオードがショットキー障壁
を有するダイオードの揚台は、ショットキー障壁では少
数キャリヤの注入がほとんど起こらない現象を利用して
、少数キャリーＹの注入を阻止したもの５− である。
第３図ｆａ１．（ｔ））に本発明の実施例の平面図をそ
れぞれ示し、同等部分は同一符号を用いて説明する＠同
図（ａ）において、Ｎ型基板５０の一主面に形成され友
−導電型（Ｐ型）半導体領域（たとえば第２図のＮチャ
ンネルトランジスタＱ４を設けるべきＰウェル）５１に
Ｎ領域３１を。
れぞれ示し、同等部分は同一符号を用いて説明する＠同
図（ａ）において、Ｎ型基板５０の一主面に形成され友
−導電型（Ｐ型）半導体領域（たとえば第２図のＮチャ
ンネルトランジスタＱ４を設けるべきＰウェル）５１に
Ｎ領域３１を。
又領域３１を三方より囲む如きＮ領域２１を形成する。
領域４１はＮ領域３１と接続された拡散領域であり抵抗
素子几を形成している。領域５１．２１．３１はそれぞ
れ横型ＮＰＮ）ランジスタのベース、コレクタ、エミ、
りを構成しており、領域５１および２１は電気的に接続
されている。領域３１は抵抗領域４１を介して端子Ｄ１
で領域５１内に形成された他の素子に接続される。第３
図（ｂ）は（ａ）と同様であシ別の一例を示す。すなわ
ちエミッタ領域３１が四方共にＮ領域２１で囲ｌれた構
成で、抵抗Ｒは他のＰウェル中に形成される。
素子几を形成している。領域５１．２１．３１はそれぞ
れ横型ＮＰＮ）ランジスタのベース、コレクタ、エミ、
りを構成しており、領域５１および２１は電気的に接続
されている。領域３１は抵抗領域４１を介して端子Ｄ１
で領域５１内に形成された他の素子に接続される。第３
図（ｂ）は（ａ）と同様であシ別の一例を示す。すなわ
ちエミッタ領域３１が四方共にＮ領域２１で囲ｌれた構
成で、抵抗Ｒは他のＰウェル中に形成される。
第４図は第３図（ａ）、（１））に示した寄生バイボ一
６− ラ）ツンジスタ動作防止用ダイオードのＡ −Ａ′断面
を示す。Ｎ型半導体領域５０の表面にＰ型半導体領域Ｐ
ウェル５１が形成されている。さらにＰ型半導体領域５
１０表面にＮｆｉ高濃度半導体領域３１が形成されてお
り、その周囲にＮ型半導体領域２１が形成されておシ、
アルミコンタク）６ａ、６ｂによってＰＭ半導体領域５
１と電気的に接続される。半導体領域３１はアルミコン
タクト７に接続されている。５ｇａ５ｂａ５Ｃおよび５
ｄは絶縁層である。第３．４図に示した半導体装置の等
価回路図を第５図に示す。
６− ラ）ツンジスタ動作防止用ダイオードのＡ −Ａ′断面
を示す。Ｎ型半導体領域５０の表面にＰ型半導体領域Ｐ
ウェル５１が形成されている。さらにＰ型半導体領域５
１０表面にＮｆｉ高濃度半導体領域３１が形成されてお
り、その周囲にＮ型半導体領域２１が形成されておシ、
アルミコンタク）６ａ、６ｂによってＰＭ半導体領域５
１と電気的に接続される。半導体領域３１はアルミコン
タクト７に接続されている。５ｇａ５ｂａ５Ｃおよび５
ｄは絶縁層である。第３．４図に示した半導体装置の等
価回路図を第５図に示す。
トランジスタＱ、は領域３１をエミッタ、領域２１をコ
レクタ、領域５１をベースとする横型ＮＰＮトランジス
タであり、トランジスタＱ４ は領域３１をエミッタ、
領域５１をベース、基板５０をコレクタとする縦型ＮＰ
Ｎ ）ランジメタであり。
レクタ、領域５１をベースとする横型ＮＰＮトランジス
タであり、トランジスタＱ４ は領域３１をエミッタ、
領域５１をベース、基板５０をコレクタとする縦型ＮＰ
Ｎ ）ランジメタであり。
トランジスタＱ、はベース、コレクタが共通接続されて
いるから、トランジスタＱ、のベース、エミッタ間に挿
入されたダイオードとして動作し。
いるから、トランジスタＱ、のベース、エミッタ間に挿
入されたダイオードとして動作し。
従ってＱ４の縦型トランジスタ効果は極めて小さくなる
。なぜならばエミッタ領域となるＮ型領域３１から放出
された少数キャリヤはＰウェル５１の表面領域を通って
ダイオード構成のトランジスタＱｍに端子Ｂ１に引かれ
、よって縦型のＮＰＮ ）ランジメタＱ４はほとんどト
ランジスタ動作をしないことになる。従って１等価的に
はトランジスタＱ４のベース（Ｐウェル５１の縦方向）
に抵抗Ｒ１が挿入されたことと同じ効果となｐ、寄生ト
ランジスタＱ、の効果も激減する。
。なぜならばエミッタ領域となるＮ型領域３１から放出
された少数キャリヤはＰウェル５１の表面領域を通って
ダイオード構成のトランジスタＱｍに端子Ｂ１に引かれ
、よって縦型のＮＰＮ ）ランジメタＱ４はほとんどト
ランジスタ動作をしないことになる。従って１等価的に
はトランジスタＱ４のベース（Ｐウェル５１の縦方向）
に抵抗Ｒ１が挿入されたことと同じ効果となｐ、寄生ト
ランジスタＱ、の効果も激減する。
第３，４図に示した構造のダイオードを、たとえば第２
図に示したトランジスタＱｔＨ’を作るべきＰウェル５
１内に設けて、第６図に示す如く、端子Ｆｌ、を電源に
、端子Ｂ１をトランジスタＱＩＮのドレイン領域５４（
Ｐウェル５１）に。
図に示したトランジスタＱｔＨ’を作るべきＰウェル５
１内に設けて、第６図に示す如く、端子Ｆｌ、を電源に
、端子Ｂ１をトランジスタＱＩＮのドレイン領域５４（
Ｐウェル５１）に。
端子Ｄｚ ｔ ＱＩＮのソース領域５３に各々接続する
ことにより、トランジスタＱ、の寄生効果が防げる。す
なわち第４，５図に於て説明した様に。
ことにより、トランジスタＱ、の寄生効果が防げる。す
なわち第４，５図に於て説明した様に。
電源に接続された領域３１（端子Ｂｓ）よりの少数キャ
リヤは、ダイオード作用をするラテラルトランジスタＱ
ｓに吸収され、寄生縦型トランジメタＱ１やＱ４のベー
スとなるべきＰウェル５１の縦方向には注入されなくな
るので寄生トランジスタＱ、の効果はほとんど防止され
る〇尚抵抗Ｒ４は端子Ｄ１に接続されたＰウェル５１内
の他のＮ型高濃度領域の縦型トランジスタ効果を防止す
る。
リヤは、ダイオード作用をするラテラルトランジスタＱ
ｓに吸収され、寄生縦型トランジメタＱ１やＱ４のベー
スとなるべきＰウェル５１の縦方向には注入されなくな
るので寄生トランジスタＱ、の効果はほとんど防止され
る〇尚抵抗Ｒ４は端子Ｄ１に接続されたＰウェル５１内
の他のＮ型高濃度領域の縦型トランジスタ効果を防止す
る。
同様にトランジスタＱｔＨの寄生トランジスタＱ、の効
果を防ぐためには、トランジスタＱＩＮを作るべきＰウ
ェル５２内に第３，４図に示したダイオードを形成すれ
ばよいことは勿論である。
果を防ぐためには、トランジスタＱＩＮを作るべきＰウ
ェル５２内に第３，４図に示したダイオードを形成すれ
ばよいことは勿論である。
第７図はＮウェル中にＰチャンネルＭＯ８を作る場合の
本発明の他の実施例金示す。Ｐ型半導体領域６０の一表
面にＮ型半導体領域６１を形成し、さらにＮ型半導体領
域６１表面にＰ型半導体領域６２ ｆ ＩＪソング状形
成する。次にＰ型半導体領［６２ｔｌ−ガードリングと
してＮ型半導体領域６１０表面にショットキー障壁領域
６３を形成し、アルミコンタクト６４．６５で領域６１
および領域６２．６３にそれぞれ導電性接触をとる。領
域６３はシーットΦ−障壁なので一〇− 領域６５から領域６１に少数キャリヤが注入されること
はなくなり、よって縦形寄生トランジスタの効果が防げ
る。
本発明の他の実施例金示す。Ｐ型半導体領域６０の一表
面にＮ型半導体領域６１を形成し、さらにＮ型半導体領
域６１表面にＰ型半導体領域６２ ｆ ＩＪソング状形
成する。次にＰ型半導体領［６２ｔｌ−ガードリングと
してＮ型半導体領域６１０表面にショットキー障壁領域
６３を形成し、アルミコンタクト６４．６５で領域６１
および領域６２．６３にそれぞれ導電性接触をとる。領
域６３はシーットΦ−障壁なので一〇− 領域６５から領域６１に少数キャリヤが注入されること
はなくなり、よって縦形寄生トランジスタの効果が防げ
る。
第８図は第７図の等価回路を示す。縦型寄生トランジス
タＱｓのエンツタ、ベース間に７ヨツトキー障壁ダイオ
ード（８ＢＤ）ｉ接続したものである。
タＱｓのエンツタ、ベース間に７ヨツトキー障壁ダイオ
ード（８ＢＤ）ｉ接続したものである。
第３，４図においてはＮ型基板にＰウェルを用いたＭＯ
８ＩＣの場合について説明したが。
８ＩＣの場合について説明したが。
Ｐ型基板にＮウェルを用いた場合のＩＣについて適用で
きることは勿論である。
きることは勿論である。
繍１図はＣ−ＭＯ８ＩＣの一部の等価回路、第２図は第
１図の半導体集積回路構成の断面図。 第３図、第４図は本発明の一実施例の平面図。 断面図をそれぞれ示し、第５図はその等価回路。 第６図は第１図の回路に本発明を適用した場合の回路図
、第７図は本発明の他の実施例を示す断面図、！８図は
その等価回路図。 図において、５０．６０は基板、５１ｊ５２１０− はＰ型ウェル、６１はＮ型ウェル、２１．３１゜６２は
ウェル中の不純物拡散領域ａ Ｑｔ〜Ｑ、は寄生トラン
ジスタを示す◎ １１− イ〜１Ｂ 箒 ４ 目 第５日 ｌ
１図の半導体集積回路構成の断面図。 第３図、第４図は本発明の一実施例の平面図。 断面図をそれぞれ示し、第５図はその等価回路。 第６図は第１図の回路に本発明を適用した場合の回路図
、第７図は本発明の他の実施例を示す断面図、！８図は
その等価回路図。 図において、５０．６０は基板、５１ｊ５２１０− はＰ型ウェル、６１はＮ型ウェル、２１．３１゜６２は
ウェル中の不純物拡散領域ａ Ｑｔ〜Ｑ、は寄生トラン
ジスタを示す◎ １１− イ〜１Ｂ 箒 ４ 目 第５日 ｌ
Claims (2)
- （１）−導電型の半導体領域と、該半導体領域に設けら
れた逆導電型の島状の第１領域と、咳島状の第１領域を
ほぼ哉シ囲むようにかつ該島状の第１領域とは離間して
ｉ［＋起生導体領域に設けられた逆導電型の第２伯瞳と
、該第２領域と前記半導体領域とを接続する手段と。 前記第１領域に接続した第１の端子と、前記接続手段に
接続した第２の端子とを備、え、前記第１と第２の端子
間にダイオードを生成したことを特徴とする半導体集積
回路装置ｆ：。 - （２） −導電型の第１の半導体領域と、眩第１の半導
体領域内に形成された逆導電型のリング状の第２の半導
体領域と、該ｆＡ１の半導体領域の表面に設けられたシ
ョットキー接合と。 該シ四ットキー接合と該ｐ４，２０半導体領域とを電気
的に接続する手段と、前記第１の半導体領域に電４気的
に接続した第１の端子と、前記接続手段に１に気的に接
続した第２の端子とを備え、前記第１と第２の端子間に
ダイオードを生成したことを特許−とする半導体集積回
路装置装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164638A JPS6089960A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164638A JPS6089960A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50108624A Division JPS6011469B2 (ja) | 1975-09-08 | 1975-09-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089960A true JPS6089960A (ja) | 1985-05-20 |
| JPH0351103B2 JPH0351103B2 (ja) | 1991-08-05 |
Family
ID=15796989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164638A Granted JPS6089960A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
| JP2009188178A (ja) * | 2008-02-06 | 2009-08-20 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841681A (ja) * | 1971-09-22 | 1973-06-18 | ||
| JPS5211883A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
-
1984
- 1984-08-06 JP JP59164638A patent/JPS6089960A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841681A (ja) * | 1971-09-22 | 1973-06-18 | ||
| JPS5211883A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
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|---|---|---|---|---|
| JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
| JP2009188178A (ja) * | 2008-02-06 | 2009-08-20 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351103B2 (ja) | 1991-08-05 |
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