JPS6350870B2 - - Google Patents
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- Publication number
- JPS6350870B2 JPS6350870B2 JP10783779A JP10783779A JPS6350870B2 JP S6350870 B2 JPS6350870 B2 JP S6350870B2 JP 10783779 A JP10783779 A JP 10783779A JP 10783779 A JP10783779 A JP 10783779A JP S6350870 B2 JPS6350870 B2 JP S6350870B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried layer
- conductivity type
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にCB接合にシヨツト
キークランプダイオードを有するトランジスタの
構造に関する。
キークランプダイオードを有するトランジスタの
構造に関する。
半導体集積回路において、飽和するトランジス
タでストレージタイムの短いことが要求されるも
のにはコレクタ接合からの過剰蓄積電荷を減らす
ためCB接合にシヨツトキーバリヤーダイオード
をそう入している。従来NPNトランジスタにお
いてはスイツチングタイムを短くするためにCB
接合にシヨツトキーバリヤーダイオードをそう入
したものはあるが、PNPトランジスタのスイツ
チングタイムを改善するためにCB接合にシヨツ
トキーバリヤーダイオードをそう入したものはな
い。したがつて回路上スピードを要求される個所
にはPNPトランジスタを用いずにNPNトランジ
スタのみで構成していた。
タでストレージタイムの短いことが要求されるも
のにはコレクタ接合からの過剰蓄積電荷を減らす
ためCB接合にシヨツトキーバリヤーダイオード
をそう入している。従来NPNトランジスタにお
いてはスイツチングタイムを短くするためにCB
接合にシヨツトキーバリヤーダイオードをそう入
したものはあるが、PNPトランジスタのスイツ
チングタイムを改善するためにCB接合にシヨツ
トキーバリヤーダイオードをそう入したものはな
い。したがつて回路上スピードを要求される個所
にはPNPトランジスタを用いずにNPNトランジ
スタのみで構成していた。
しかしながら、このような構成では回路設計の
自由度が減少し、PNPをNPNにおきかえるため
に素子数の増大をまねくという欠点があつた。
自由度が減少し、PNPをNPNにおきかえるため
に素子数の増大をまねくという欠点があつた。
本発明の目的は上記欠点を解決し、スイツチン
グタイムの速いPNPトランジスタを提供するこ
とにある。
グタイムの速いPNPトランジスタを提供するこ
とにある。
以下図面を用いて本発明の一実施例を説明す
る。
る。
トランジスタのストレージタイムを短くするた
めに、トランジスタQ1のCB接合にシヨツトキー
バリヤーダイオードD1を第１図に示す等価回路
のようにそう入する。第２図にバーチカルPNP
のCB接合にそう入した場合の断面図を、第３図
に平面図を示す。
めに、トランジスタQ1のCB接合にシヨツトキー
バリヤーダイオードD1を第１図に示す等価回路
のようにそう入する。第２図にバーチカルPNP
のCB接合にそう入した場合の断面図を、第３図
に平面図を示す。
１はＰ型エミツタ領域、２はＮ型ベース電極取
出し領域、３はＰ型コレクタ領域で第２埋込層と
それに連らなる拡散層からなつている。４はＮ型
エピタキシヤル領域、５はＰ形半導体基板、６は
第１埋込N+層で、半導体基板５上にはN+第１埋
込み層６とP+第２埋込層とを形成した後、Ｎ型
エピタキシヤル領域４が気相成長されている。７
はエピタキシヤル層を利用したベース領域で第２
埋込層とＰ型拡散層で他のエピタキシヤル領域４
から分離されている。８はシヨツトキーバリヤー
ダイオードの形成のための電極部、９はベース領
域７内に形成されたＰ型領域でその内部でベース
領域７の一部をとり囲んでいる。１０はコレクタ
コンタクト窓を示す。
出し領域、３はＰ型コレクタ領域で第２埋込層と
それに連らなる拡散層からなつている。４はＮ型
エピタキシヤル領域、５はＰ形半導体基板、６は
第１埋込N+層で、半導体基板５上にはN+第１埋
込み層６とP+第２埋込層とを形成した後、Ｎ型
エピタキシヤル領域４が気相成長されている。７
はエピタキシヤル層を利用したベース領域で第２
埋込層とＰ型拡散層で他のエピタキシヤル領域４
から分離されている。８はシヨツトキーバリヤー
ダイオードの形成のための電極部、９はベース領
域７内に形成されたＰ型領域でその内部でベース
領域７の一部をとり囲んでいる。１０はコレクタ
コンタクト窓を示す。
本発明のこの一実施例に示す構造のPNPトラ
ンジスタは以下に示す効果がある。
ンジスタは以下に示す効果がある。
CB接合にシヨツトキーバリヤーダイオードを
そう入しているのでコレクタ接合からの過剰蓄積
電荷が減少され、ストレージタイムが小さくなり
かつシヨツトキーバリヤーダイオードの形成部の
周囲にＰ形拡散層９が入つてガードリングを形成
しているのでダイオードのリーク電流は少なく、
さらにPNPトランジスタの内部に形成できるの
で素子の占有面積がシヨツトキーバリヤーダイオ
ードを独立に作る場合より小さくできる。
そう入しているのでコレクタ接合からの過剰蓄積
電荷が減少され、ストレージタイムが小さくなり
かつシヨツトキーバリヤーダイオードの形成部の
周囲にＰ形拡散層９が入つてガードリングを形成
しているのでダイオードのリーク電流は少なく、
さらにPNPトランジスタの内部に形成できるの
で素子の占有面積がシヨツトキーバリヤーダイオ
ードを独立に作る場合より小さくできる。
上記効果により、スイツチングタイムの速い
PNPトランジスタが素子面積の著しい増大をま
ねくことなく得られ、このため回路設計の自由度
が増し、NPNトランジスタに置きかえるための
素子数の増大も防ぐことができ、半導体集積回路
におよぼす効果は著しいものがある。
PNPトランジスタが素子面積の著しい増大をま
ねくことなく得られ、このため回路設計の自由度
が増し、NPNトランジスタに置きかえるための
素子数の増大も防ぐことができ、半導体集積回路
におよぼす効果は著しいものがある。
第１図はシヨツトキークランプダイオード付
PNPトランジスタの等価回路図で、D1はシヨツ
トキーダイオード、Q1はPNPトランジスタをそ
れぞれ示す。 第２図はシヨツトキークランプダイオード付
PNPトランジスタの構造断面図で、１はＰ形エ
ミツタ領域２はＮ形ベースコンタクト領域、３は
Ｐ形コレクタ領域４はＮ形エピタキシヤル領域、
５はＰ形基板、６はＮ形埋込領域、７はＮ形エピ
タキシヤルベース領域、８はシヨツトキーバリヤ
ダイオード形成電極部、９はＰ形ガードリングを
それぞれ示す。 第３図はシヨツトキークランプダイオード付
PNPトランジスタの平面図で記号は第２図のそ
れに対応し、１０はコレクタコンタクト窓を示
す。
PNPトランジスタの等価回路図で、D1はシヨツ
トキーダイオード、Q1はPNPトランジスタをそ
れぞれ示す。 第２図はシヨツトキークランプダイオード付
PNPトランジスタの構造断面図で、１はＰ形エ
ミツタ領域２はＮ形ベースコンタクト領域、３は
Ｐ形コレクタ領域４はＮ形エピタキシヤル領域、
５はＰ形基板、６はＮ形埋込領域、７はＮ形エピ
タキシヤルベース領域、８はシヨツトキーバリヤ
ダイオード形成電極部、９はＰ形ガードリングを
それぞれ示す。 第３図はシヨツトキークランプダイオード付
PNPトランジスタの平面図で記号は第２図のそ
れに対応し、１０はコレクタコンタクト窓を示
す。
Claims (1)
- １ 一導電形半導体基板表面部に反対導電形第一
埋込層を有し、さらにこの第１埋込層表面部に前
記一導電形第２埋込層を有し、前記半導体基板上
に反対導電形エピタキシヤル層を有し、前記エピ
タキシヤル層表面から前記第２埋込層に届く前記
一導電形のわく状の第３領域で前記エピタキシヤ
ル層の一部である第４領域を囲んでおり、前記第
３領域と前記第２埋込層をコレクタとし、前記第
４領域をベースとし、前記第４領域の表面から前
記第２埋込層に達することなく前記一導電形の第
５領域がエミツタとして形成され、前記第４領域
に前記一導電型のわく状の第６領域が前記第５領
域から離れて形成され、この第６領域で囲まれた
第４領域の表面部とシヨツトキー接合を形成し前
記第６領域および前記第３領域の表面部とオーミ
ツク接触する第１電極が設けられ、前記第４領域
および第５領域にそれぞれ第２および第３電極が
形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10783779A JPS5632763A (en) | 1979-08-24 | 1979-08-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10783779A JPS5632763A (en) | 1979-08-24 | 1979-08-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5632763A JPS5632763A (en) | 1981-04-02 |
| JPS6350870B2 true JPS6350870B2 (ja) | 1988-10-12 |
Family
ID=14469293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10783779A Granted JPS5632763A (en) | 1979-08-24 | 1979-08-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5632763A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4689651A (en) * | 1985-07-29 | 1987-08-25 | Motorola, Inc. | Low voltage clamp |
| EP2180517A1 (en) * | 2008-10-24 | 2010-04-28 | Epcos Ag | Pnp bipolar transistor with lateral collector and method of production |
-
1979
- 1979-08-24 JP JP10783779A patent/JPS5632763A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5632763A (en) | 1981-04-02 |
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