JPH0216017B2 - - Google Patents
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- JPH0216017B2 JPH0216017B2 JP55104514A JP10451480A JPH0216017B2 JP H0216017 B2 JPH0216017 B2 JP H0216017B2 JP 55104514 A JP55104514 A JP 55104514A JP 10451480 A JP10451480 A JP 10451480A JP H0216017 B2 JPH0216017 B2 JP H0216017B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置特に縦型のNPNおよび、
PNPトランジスタを同一基板上に構成してなる
モノリシツク集積回路装置に関する。
PNPトランジスタを同一基板上に構成してなる
モノリシツク集積回路装置に関する。
以下、説明は簡単のため、Ｐ型基板上にＮ型エ
ピタキシヤル層を成長させたモノリシツク集積回
路装置（以下、ICという）の場合について述べ
る。通常、高耐圧ICに於いては、NPNトランジ
スタの耐圧を確保する目的からエピタキシヤル比
抵抗を大きくするのが基本設計の原則である。し
かしながら、比抵抗が大きくなると同時に耐圧も
大きくなることから、エピタキシヤル層に伸びる
空乏層は大きくなり、この為エピタキシヤル層を
ベースとする縦型PNPトランジスタ（以下V.
PNPと書く）ではベースコレクタ接合での空乏
層はベース側に延びるのでエミツタ・コレクタ間
耐圧が低下する欠点がある。このエミツタ・コレ
クタ間耐圧を保つには、エピタキシヤル層の厚さ
を非常に厚くしなければならない。エピタキシヤ
ル層の厚さを厚くしないでPNPトランジスタを
形成する為には、横型PNPトランジスタを用い
ることも考えられるが、横型PNPトランジスタ
はhFE及びfTが小さいことや半導体基板に常に電
流が流れる（寄生サブストレートの存在）ことな
どの欠点がある。
ピタキシヤル層を成長させたモノリシツク集積回
路装置（以下、ICという）の場合について述べ
る。通常、高耐圧ICに於いては、NPNトランジ
スタの耐圧を確保する目的からエピタキシヤル比
抵抗を大きくするのが基本設計の原則である。し
かしながら、比抵抗が大きくなると同時に耐圧も
大きくなることから、エピタキシヤル層に伸びる
空乏層は大きくなり、この為エピタキシヤル層を
ベースとする縦型PNPトランジスタ（以下V.
PNPと書く）ではベースコレクタ接合での空乏
層はベース側に延びるのでエミツタ・コレクタ間
耐圧が低下する欠点がある。このエミツタ・コレ
クタ間耐圧を保つには、エピタキシヤル層の厚さ
を非常に厚くしなければならない。エピタキシヤ
ル層の厚さを厚くしないでPNPトランジスタを
形成する為には、横型PNPトランジスタを用い
ることも考えられるが、横型PNPトランジスタ
はhFE及びfTが小さいことや半導体基板に常に電
流が流れる（寄生サブストレートの存在）ことな
どの欠点がある。
従つて、高耐圧ICに於いては、カレントミラ
ー回路などhFE、fTが小さくて済み、かつ、コレ
クタ基板間耐圧を要する部分には、横型PNPト
ランジスタを用い、hFE及びfTが大きく、かつコ
レクタ基板間耐圧が低くてよい箇所には、V.
PNPを用いるのが適切である。
ー回路などhFE、fTが小さくて済み、かつ、コレ
クタ基板間耐圧を要する部分には、横型PNPト
ランジスタを用い、hFE及びfTが大きく、かつコ
レクタ基板間耐圧が低くてよい箇所には、V.
PNPを用いるのが適切である。
次に図面を参照して、従来の高耐圧ICにおい
て、V.PNPのコレクタ基板間耐圧が低下する理
由について述べる。
て、V.PNPのコレクタ基板間耐圧が低下する理
由について述べる。
第１図は従来のV.PNPトランジスタの構造断
面図であり、Ｐ型シリコン基板１上にN+型の埋
込み層とP+型の埋込み層とを形成し、その上に
Ｎ型エピタキシヤル層５を気相成長する。このＮ
型エピタキシヤル層５の気相成長とそれに続く拡
散層の熱処理によつて各埋込み層の不純物はエピ
タキシヤル層５中に拡散してN+型埋込み層２と
P+型埋込み層４および３を形成する。次いでＰ
型不純物を拡散してP+型絶縁分離領域６とコレ
クタ領域の一部となるP+型領域７を形成する。
P+型絶縁分離領域はP+型埋込み領域３に達する
ように形成されて、エピタキシヤル層５を複数の
島領域に分離する。この複数の島領域の１つに
N+型埋込み層２とP+型埋込み層４とが位置する
ようにされる。P+型領域７はP+型埋込み領域４
に達するように形成されて、やはりP+型埋込み
領域４上のエピタキシヤル層５を他の部分から分
離するようにする。このP+型埋込み領域４上の
エピタキシヤル層５の部分にP+型領域８を拡散
形成する。このようにして、P+型領域８をエミ
ツタ、P+型埋込み領域４上のエピタキシヤル層
５をベース、P+型埋込み領域４とP+型領域７と
をコレクタとするV.PNPトランジスタが形成さ
れる。
面図であり、Ｐ型シリコン基板１上にN+型の埋
込み層とP+型の埋込み層とを形成し、その上に
Ｎ型エピタキシヤル層５を気相成長する。このＮ
型エピタキシヤル層５の気相成長とそれに続く拡
散層の熱処理によつて各埋込み層の不純物はエピ
タキシヤル層５中に拡散してN+型埋込み層２と
P+型埋込み層４および３を形成する。次いでＰ
型不純物を拡散してP+型絶縁分離領域６とコレ
クタ領域の一部となるP+型領域７を形成する。
P+型絶縁分離領域はP+型埋込み領域３に達する
ように形成されて、エピタキシヤル層５を複数の
島領域に分離する。この複数の島領域の１つに
N+型埋込み層２とP+型埋込み層４とが位置する
ようにされる。P+型領域７はP+型埋込み領域４
に達するように形成されて、やはりP+型埋込み
領域４上のエピタキシヤル層５を他の部分から分
離するようにする。このP+型埋込み領域４上の
エピタキシヤル層５の部分にP+型領域８を拡散
形成する。このようにして、P+型領域８をエミ
ツタ、P+型埋込み領域４上のエピタキシヤル層
５をベース、P+型埋込み領域４とP+型領域７と
をコレクタとするV.PNPトランジスタが形成さ
れる。
かかる半導体装置では、ベース・コレクタ接合
の空乏層がベースであるP+型埋込み領域上のエ
ピタキシヤル層に広がるため、このV.PNPトラ
ンジスタのエミツタ・コレクタ耐圧を大きくする
にはエピタキシヤル層５の厚さを厚くする必要が
ある。このように、エピタキシヤル層５の厚さが
厚くなる為に、絶縁分離領域６の形成のための熱
処理時間を短縮する目的から云ゆる“ダブル−ア
イソレーシヨン”法が用いられている。この方法
は上記に説明したように絶縁分離領域６形成部分
の下にP+埋込み層３を形成しておくものである。
しかしながら、この方法によつてもなお、1200℃
で20時間程度の熱処理が必要であつて、この熱処
理によりエピタキシヤル層５の表面から拡散する
絶縁分離領域６は深くなり、横方向への広がりも
増加する。一方、各埋込み領域２，３，４も長時
間の熱処理の結果、エピタキシヤル層５にせり上
がり）これ又大きな横広がりを有することにな
る。
の空乏層がベースであるP+型埋込み領域上のエ
ピタキシヤル層に広がるため、このV.PNPトラ
ンジスタのエミツタ・コレクタ耐圧を大きくする
にはエピタキシヤル層５の厚さを厚くする必要が
ある。このように、エピタキシヤル層５の厚さが
厚くなる為に、絶縁分離領域６の形成のための熱
処理時間を短縮する目的から云ゆる“ダブル−ア
イソレーシヨン”法が用いられている。この方法
は上記に説明したように絶縁分離領域６形成部分
の下にP+埋込み層３を形成しておくものである。
しかしながら、この方法によつてもなお、1200℃
で20時間程度の熱処理が必要であつて、この熱処
理によりエピタキシヤル層５の表面から拡散する
絶縁分離領域６は深くなり、横方向への広がりも
増加する。一方、各埋込み領域２，３，４も長時
間の熱処理の結果、エピタキシヤル層５にせり上
がり）これ又大きな横広がりを有することにな
る。
更にP+型領域７の外側は絶縁分離領域６とP+
型埋込み領域３とでとり囲まれて他の島領域とは
電気的に分離されている。V.PNPトランジスタ
のコレクタ基板間耐圧は、同図中に示すように、
P+型埋込み領域３，４間の最小距離ａ、P+型埋
込み領域４と絶縁分離領域６間の最小距離ｂ、
P+型領域７と絶縁分離領域７間の最小距離ｃの
いずれか小さい方の値で制限される。
型埋込み領域３とでとり囲まれて他の島領域とは
電気的に分離されている。V.PNPトランジスタ
のコレクタ基板間耐圧は、同図中に示すように、
P+型埋込み領域３，４間の最小距離ａ、P+型埋
込み領域４と絶縁分離領域６間の最小距離ｂ、
P+型領域７と絶縁分離領域７間の最小距離ｃの
いずれか小さい方の値で制限される。
前述したように各埋込み領域２，３，４や絶縁
分離領域６などは長時間の熱処理の結果として大
きな横広がりを示すばかりでなく、比抵抗が数
10Ωと高いことによりますます大きな横広がりと
なる。それに加えてP+型埋込み領域４と絶縁分
離領域６との間の距離ｂはこれらP+型埋込み領
域４と絶縁分離領域６との目合せの正確さによつ
て影響を受けるが、エピタキシヤル層５の成長中
に各埋込み領域２，３，４の段差が斜め方向に移
動する“パターンデスプレスメント”現象により
大きなバラツキの原因となつている。このパター
ンデスプレスメントはほぼエピタキシヤル厚さに
比例する。
分離領域６などは長時間の熱処理の結果として大
きな横広がりを示すばかりでなく、比抵抗が数
10Ωと高いことによりますます大きな横広がりと
なる。それに加えてP+型埋込み領域４と絶縁分
離領域６との間の距離ｂはこれらP+型埋込み領
域４と絶縁分離領域６との目合せの正確さによつ
て影響を受けるが、エピタキシヤル層５の成長中
に各埋込み領域２，３，４の段差が斜め方向に移
動する“パターンデスプレスメント”現象により
大きなバラツキの原因となつている。このパター
ンデスプレスメントはほぼエピタキシヤル厚さに
比例する。
このように、V.PNPトランジスタのコレクタ
基板間耐圧は、エピタキシヤル層５の厚さ、エピ
タキシヤル層５の比抵抗、各埋込み領域２，３，
４のせり上がり、エツチングオーバー、目合せズ
レなど数多くのバラツキ要因によつて支配され、
これらの要因が最悪になつた場合でも耐圧を確保
しようとすれば、各距離ａ，ｂ，ｃを非常に大き
くとらなければならずこのことは素子面積の増大
をきたす。
基板間耐圧は、エピタキシヤル層５の厚さ、エピ
タキシヤル層５の比抵抗、各埋込み領域２，３，
４のせり上がり、エツチングオーバー、目合せズ
レなど数多くのバラツキ要因によつて支配され、
これらの要因が最悪になつた場合でも耐圧を確保
しようとすれば、各距離ａ，ｂ，ｃを非常に大き
くとらなければならずこのことは素子面積の増大
をきたす。
よつて、本発明の目的は、素子面積を大きくし
ないでV.PNPのコレクタ・サブストレート間耐
圧を向上しようとするものである。
ないでV.PNPのコレクタ・サブストレート間耐
圧を向上しようとするものである。
本発明による半導体装置は、一導電型の半導体
基板、この半導体基板上に形成された逆導電型の
エピタキシヤル層、前記半導体基板と前記エピタ
キシヤル層との間にこれらの両方に接して形成さ
れた前記逆導電型の第１埋込み領域、前記第１埋
込み領域と前記エピタキシヤル層との間にこれら
の両方に接して形成されかつ前記半導体基板とは
前記第１埋込み領域によつて絶縁分離された前記
一導電型の第２埋込み領域、前記エピタキシヤル
層の表面から前記半導体基板に達する前記一導電
型の分離領域であつて前記第１埋込み領域を平面
的に取り囲んで形成された分離領域、前記エピタ
キシヤル層の表面から前記第２埋込み領域に達す
る前記一導電型の第１領域、前記エピタキシヤル
層の表面部分の一部に前記第２埋込み領域と対向
して形成された前記一導電型の第２領域、ならび
に前記分離領域と前記第１領域との間および前記
分離領域と前記第２埋込み領域との間に存在し前
記エピタキシヤル層の表面から前記第１埋込み領
域に達して形成された前記逆導電型の高濃度遮断
領域を備えることを特徴とする。
基板、この半導体基板上に形成された逆導電型の
エピタキシヤル層、前記半導体基板と前記エピタ
キシヤル層との間にこれらの両方に接して形成さ
れた前記逆導電型の第１埋込み領域、前記第１埋
込み領域と前記エピタキシヤル層との間にこれら
の両方に接して形成されかつ前記半導体基板とは
前記第１埋込み領域によつて絶縁分離された前記
一導電型の第２埋込み領域、前記エピタキシヤル
層の表面から前記半導体基板に達する前記一導電
型の分離領域であつて前記第１埋込み領域を平面
的に取り囲んで形成された分離領域、前記エピタ
キシヤル層の表面から前記第２埋込み領域に達す
る前記一導電型の第１領域、前記エピタキシヤル
層の表面部分の一部に前記第２埋込み領域と対向
して形成された前記一導電型の第２領域、ならび
に前記分離領域と前記第１領域との間および前記
分離領域と前記第２埋込み領域との間に存在し前
記エピタキシヤル層の表面から前記第１埋込み領
域に達して形成された前記逆導電型の高濃度遮断
領域を備えることを特徴とする。
次に、本発明を図面を参照してより詳細に説明
する。
する。
第２図は、本発明の一実施例を示す構造断面図
であり、第１図に対応する部分には同じ番号を付
してある。20〜40ΩcmのＰ型シリコン基板１に層
抵抗20〜40Ω／□でアンチモン埋込み層２を形成
した後、約300Ω／□でボロン埋込み層２及び３
を拡散して形成する。
であり、第１図に対応する部分には同じ番号を付
してある。20〜40ΩcmのＰ型シリコン基板１に層
抵抗20〜40Ω／□でアンチモン埋込み層２を形成
した後、約300Ω／□でボロン埋込み層２及び３
を拡散して形成する。
その後、比抵抗10〜15Ωcm、厚さ25〜30μのＮ
型エピタキシヤル層５をエピタキシヤル成長後、
環状のＰ型の絶縁分離領域６及び環状のコレクタ
領域７を形成するに必要なボロンを短時間で拡散
し、次にリンを環状コレクタ領域７の外周の領域
９に拡散して1200℃20時間程度の熱処理を行な
う。この結果、領域９に拡散されたリンは絶縁分
離領域６及び環状コレクタ領域７に拡散されたボ
ロンより拡散係数が大きい為、埋込みアンチモン
層２に先に達する。このため、V.PNPトランジ
スタのコレクタ底面及び側面を完全にN+層でと
り囲みコレクタ外側のＰ型絶縁分離領域６等から
遮断することが可能である。従つて、第１図中に
示すような従来構造のV.PNPトランジスタにお
いて各距離ａ，ｂ，ｃが種々のバラツキ要素で小
さくなつたとしてもP+埋込み領域４や環状コレ
クタ領域７は、これの外側に存在するP+型の絶
縁分離領域６やP+型埋込み領域３から完全にN+
領域９で遮断されている為、耐圧が低下する恐れ
はない。
型エピタキシヤル層５をエピタキシヤル成長後、
環状のＰ型の絶縁分離領域６及び環状のコレクタ
領域７を形成するに必要なボロンを短時間で拡散
し、次にリンを環状コレクタ領域７の外周の領域
９に拡散して1200℃20時間程度の熱処理を行な
う。この結果、領域９に拡散されたリンは絶縁分
離領域６及び環状コレクタ領域７に拡散されたボ
ロンより拡散係数が大きい為、埋込みアンチモン
層２に先に達する。このため、V.PNPトランジ
スタのコレクタ底面及び側面を完全にN+層でと
り囲みコレクタ外側のＰ型絶縁分離領域６等から
遮断することが可能である。従つて、第１図中に
示すような従来構造のV.PNPトランジスタにお
いて各距離ａ，ｂ，ｃが種々のバラツキ要素で小
さくなつたとしてもP+埋込み領域４や環状コレ
クタ領域７は、これの外側に存在するP+型の絶
縁分離領域６やP+型埋込み領域３から完全にN+
領域９で遮断されている為、耐圧が低下する恐れ
はない。
又、N+領域９がない従来の半導体装置では、
環状コレクタ領域７からその外側のエピタキシヤ
ル層５に伸びる空之層はかなり広く伸びる。この
ため、これらの間のパンチスルー現象を防ぐため
には、絶縁分離領域６と環状コレクタ領域７との
間の間隔はかなり広くしなければならない。この
点N+領域９が存在しているので、絶縁分離領域
６と環状コレクタ領域７との間の距離は狭くとも
十分にこれらの間のパンチスルー現象を防ぐこと
ができる。この時、環状コレクタ領域７や絶縁分
離領域６とN+領域９とは一部重複するようにし
ても良い。しかしながら、この場合には高濃度接
合を作つてしまうため、コレクタと基板１間の耐
圧が下つてしまうが、V.PNPトランジスタのコ
レクタ耐圧は、P+型埋込み領域４とN+型埋込み
領域２との高濃度接合のためにもともと低いもの
であるので問題なく、コレクタ電位が基板１から
さほど上昇しないように回路的に工夫することに
よつてリーク電流等を生じないようにできる。
環状コレクタ領域７からその外側のエピタキシヤ
ル層５に伸びる空之層はかなり広く伸びる。この
ため、これらの間のパンチスルー現象を防ぐため
には、絶縁分離領域６と環状コレクタ領域７との
間の間隔はかなり広くしなければならない。この
点N+領域９が存在しているので、絶縁分離領域
６と環状コレクタ領域７との間の距離は狭くとも
十分にこれらの間のパンチスルー現象を防ぐこと
ができる。この時、環状コレクタ領域７や絶縁分
離領域６とN+領域９とは一部重複するようにし
ても良い。しかしながら、この場合には高濃度接
合を作つてしまうため、コレクタと基板１間の耐
圧が下つてしまうが、V.PNPトランジスタのコ
レクタ耐圧は、P+型埋込み領域４とN+型埋込み
領域２との高濃度接合のためにもともと低いもの
であるので問題なく、コレクタ電位が基板１から
さほど上昇しないように回路的に工夫することに
よつてリーク電流等を生じないようにできる。
又、コレクタとなる環状コレクタ領域７の外側
が完全にN+領域９でとり囲まれているので、V.
PNPトランジスタが飽和したとき、基板１に流
れる電流を著しく減少することができる。さら
に、環状コレクタ領域７と絶縁分離領域６の表面
はN+領域９がチヤンネルストツパーとして作用
するので寄生MOS効果によるリーク電流の発生
も防止することができる。
が完全にN+領域９でとり囲まれているので、V.
PNPトランジスタが飽和したとき、基板１に流
れる電流を著しく減少することができる。さら
に、環状コレクタ領域７と絶縁分離領域６の表面
はN+領域９がチヤンネルストツパーとして作用
するので寄生MOS効果によるリーク電流の発生
も防止することができる。
次に環状コレクタ領域７で囲まれるエピタキシ
ヤル層５にV.PNPトランジスタのベースコンタ
クトN+領域（図示せず）とP+型エミツタ領域８
とを順次拡散して形成する。以下通常の工程に従
つてICが形成される。
ヤル層５にV.PNPトランジスタのベースコンタ
クトN+領域（図示せず）とP+型エミツタ領域８
とを順次拡散して形成する。以下通常の工程に従
つてICが形成される。
以上、本発明によつて得られたV.PNPトラン
ジスタは、コレクタの外側に深いN+遮断層９を
設けることによつて、目合せズレ、エピタキシヤ
ル厚さの増加と伴い大きくなるパターンデスプレ
スメント、エピタキシヤル比抵抗及び厚さ、埋込
み層のせり上がりなど非常に多くのバラツキ要素
を全て吸収して、コレクタサブストレート間耐圧
を確保することができる。ここで用いた深いN+
遮断層９は、通常パワーICに用いられている
NPNトランジスタのコレクタ引き出し領域をそ
のまま用いれば良いから、工程がふえることもな
く、素子面積の縮小化を計ることができる。な
お、V.PNPトランジスタで通常大きな問題とな
る飽和時に基板に流れる電流も寄生サブストレー
トPNPトランジスタのhFEが小さくなる為、著し
く減少する。
ジスタは、コレクタの外側に深いN+遮断層９を
設けることによつて、目合せズレ、エピタキシヤ
ル厚さの増加と伴い大きくなるパターンデスプレ
スメント、エピタキシヤル比抵抗及び厚さ、埋込
み層のせり上がりなど非常に多くのバラツキ要素
を全て吸収して、コレクタサブストレート間耐圧
を確保することができる。ここで用いた深いN+
遮断層９は、通常パワーICに用いられている
NPNトランジスタのコレクタ引き出し領域をそ
のまま用いれば良いから、工程がふえることもな
く、素子面積の縮小化を計ることができる。な
お、V.PNPトランジスタで通常大きな問題とな
る飽和時に基板に流れる電流も寄生サブストレー
トPNPトランジスタのhFEが小さくなる為、著し
く減少する。
本発明で用いた深いN+遮断層９の代りにNPN
トランジスタのエミツタと同時拡散して形成する
浅い遮断層も考えられるが、この場合は、絶縁間
の表面近傍に対してのみの効果であり、不完全で
あるが、チヤンネルストツパー等に於いては十分
利用できるものである。
トランジスタのエミツタと同時拡散して形成する
浅い遮断層も考えられるが、この場合は、絶縁間
の表面近傍に対してのみの効果であり、不完全で
あるが、チヤンネルストツパー等に於いては十分
利用できるものである。
第１図は従来の縦型PNPトランジスタの断面
図、第２図は本発明の一実施例による断面図であ
る。 １……Ｐ型半導体基板、２……N+型埋込み領
域、３，４……P+型埋込み領域、５……エピタ
キシヤル層、６……絶縁分離領域、７……環状コ
レクタ領域、８……P+型エミツタ領域、９……
N+型領域。
図、第２図は本発明の一実施例による断面図であ
る。 １……Ｐ型半導体基板、２……N+型埋込み領
域、３，４……P+型埋込み領域、５……エピタ
キシヤル層、６……絶縁分離領域、７……環状コ
レクタ領域、８……P+型エミツタ領域、９……
N+型領域。
Claims (1)
- １ 一導電型の半導体基板、この半導体基板上に
形成された逆導電型のエピタキシヤル層、前記半
導体基板と前記エピタキシヤル層との間にこれら
の両方に接して形成された前記逆導電型の第１埋
込み領域、前記第１埋込み領域と前記エピタキシ
ヤル層との間にこれらの両方に接して形成されか
つ前記半導体基板とは前記第１埋込み領域によつ
て絶縁分離された前記一導電型の第２埋込み領
域、前記エピタキシヤル層の表面から前記半導体
基板に達する前記一導電型の分離領域であつて前
記第１埋込み領域を平面的に取り囲んで形成され
た分離領域、前記エピタキシヤル層の表面から前
記第２埋込み領域に達する前記一導電型の第１領
域、前記エピタキシヤル層の表面部分の一部に前
記第２埋込み領域と対向して形成された前記一導
電型の第２領域、ならびに前記分離領域と前記第
１領域との間および前記分離領域と前記第２埋込
み領域との間に存在し前記エピタキシヤル層の表
面から前記第１埋込み領域に達して形成された前
記逆導電型の高濃度遮断領域を備えることを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10451480A JPS5730359A (en) | 1980-07-30 | 1980-07-30 | Semiconductor device |
| US06/288,450 US4476480A (en) | 1980-07-30 | 1981-07-30 | High withstand voltage structure of a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10451480A JPS5730359A (en) | 1980-07-30 | 1980-07-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730359A JPS5730359A (en) | 1982-02-18 |
| JPH0216017B2 true JPH0216017B2 (ja) | 1990-04-13 |
Family
ID=14382595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10451480A Granted JPS5730359A (en) | 1980-07-30 | 1980-07-30 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4476480A (ja) |
| JP (1) | JPS5730359A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374840A (en) * | 1989-04-25 | 1994-12-20 | Matsushita Electronics Corporation | Semiconductor device with isolated transistors |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| DE3484747D1 (de) * | 1983-12-05 | 1991-08-01 | Gen Electric | Halbleitersubstrat mit einer elektrisch isolierten halbleiteranordnung. |
| JPH0638478B2 (ja) * | 1984-10-22 | 1994-05-18 | 株式会社日立製作所 | 半導体装置 |
| IT1221019B (it) * | 1985-04-01 | 1990-06-21 | Ates Componenti Elettron | Dispositivo elettronico integrato per il comando di carichi induttivi,con elemento di ricircolo |
| JPS62265761A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 半導体集積回路 |
| IT1197279B (it) * | 1986-09-25 | 1988-11-30 | Sgs Microelettronica Spa | Dispositivo integrato per schermare l'iniezione di cariche nel substrato, in particolare in circuiti di pilotaggio di carichi induttivi e/o capacitivi |
| IT1220185B (it) * | 1987-10-21 | 1990-06-06 | Sgs Microelettronica Spa | Sistema antisaturazione per transistore pnp verticale a collettore isolato e struttura integrata di quest'ultimo |
| EP0314399A3 (en) * | 1987-10-30 | 1989-08-30 | Precision Monolithics Inc. | Buried zener diode and method of forming the same |
| IT1215792B (it) * | 1988-02-04 | 1990-02-22 | Sgs Thomson Microelectronics | Transistore di tipo pnp verticale a collettore isolato con dispositivo per eliminare l'effetto di componenti parassiti di giunzione. |
| JP5169197B2 (ja) | 2007-12-17 | 2013-03-27 | 株式会社Ｉｈｉ | 予混合圧縮着火ディーゼルエンジン |
| US9520486B2 (en) * | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120183A (en) * | 1975-04-14 | 1976-10-21 | Toshiba Corp | Semiconductor devicc |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL145396B (nl) * | 1966-10-21 | 1975-03-17 | Philips Nv | Werkwijze ter vervaardiging van een geintegreerde halfgeleiderinrichting en geintegreerde halfgeleiderinrichting, vervaardigd volgens de werkwijze. |
| US3648128A (en) * | 1968-05-25 | 1972-03-07 | Sony Corp | An integrated complementary transistor circuit chip with polycrystalline contact to buried collector regions |
| US4038680A (en) * | 1972-12-29 | 1977-07-26 | Sony Corporation | Semiconductor integrated circuit device |
| US4087900A (en) * | 1976-10-18 | 1978-05-09 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor integrated circuit structure including injection logic configuration compatible with complementary bipolar transistors utilizing simultaneous formation of device regions |
-
1980
- 1980-07-30 JP JP10451480A patent/JPS5730359A/ja active Granted
-
1981
- 1981-07-30 US US06/288,450 patent/US4476480A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120183A (en) * | 1975-04-14 | 1976-10-21 | Toshiba Corp | Semiconductor devicc |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730359A (en) | 1982-02-18 |
| US4476480A (en) | 1984-10-09 |
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