JPS62265761A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62265761A JPS62265761A JP10980186A JP10980186A JPS62265761A JP S62265761 A JPS62265761 A JP S62265761A JP 10980186 A JP10980186 A JP 10980186A JP 10980186 A JP10980186 A JP 10980186A JP S62265761 A JPS62265761 A JP S62265761A
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- Pending
Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の憤造に保ジ、符にＰＮ汲仕
を１貝方向に電圧印加するダイオード−トランジスタ等
金言ひ半導体集積回路に関する。
を１貝方向に電圧印加するダイオード−トランジスタ等
金言ひ半導体集積回路に関する。
従来、半導体集積回路は谷累子を絶域するため、素子領
域間をその一２Ｊ＠と反対等電型の絶縁分離／Ｉ＃を半
導体基板にまで到達する二５形成して絶縁領域を形成し
、実使用状態でに絶縁領域と素子領域とを逆バイアスし
て上用している。
域間をその一２Ｊ＠と反対等電型の絶縁分離／Ｉ＃を半
導体基板にまで到達する二５形成して絶縁領域を形成し
、実使用状態でに絶縁領域と素子領域とを逆バイアスし
て上用している。
通常、半尋体基＠、はＰ型、エピタキシャル！−はＮ型
、絶縁領域はＰ型で、基板を蚊低電泣にする。
、絶縁領域はＰ型で、基板を蚊低電泣にする。
上記の杷鰍万式において、累子狽域にあるＰＮ接曾に順
方向電圧が加わり、−死が流れているとき、千４体基板
にもその電流の一部か冗れる境域が生ずる。これはＡｉ
Ｊ記の例でいえば、把は領域および半導体基板がコレク
タ（Ｐ、ｆＪ島 エピタキシャル層がベース（Ｎ型）、
エピタキシャル層に形成した拡散層かエミッタ（Ｐ型）
としてを柱１） Ｎ Ｐ ）ランジスが形成されるから
でるる。半導体基板に果めらｎる′ζ匠は、半！Ｓ俸果
績回路の？′Ｆ１責紅匠を増すだけでなく、必安な特注
に肋薔を与えることがるる。
方向電圧が加わり、−死が流れているとき、千４体基板
にもその電流の一部か冗れる境域が生ずる。これはＡｉ
Ｊ記の例でいえば、把は領域および半導体基板がコレク
タ（Ｐ、ｆＪ島 エピタキシャル層がベース（Ｎ型）、
エピタキシャル層に形成した拡散層かエミッタ（Ｐ型）
としてを柱１） Ｎ Ｐ ）ランジスが形成されるから
でるる。半導体基板に果めらｎる′ζ匠は、半！Ｓ俸果
績回路の？′Ｆ１責紅匠を増すだけでなく、必安な特注
に肋薔を与えることがるる。
分注トランジスタの砥九アＩＪ喝率（生得レト」改ヘ流
れる′電流の割合）を減少するために、埋込層を設ける
ことが有効であることが知られている。ｊｌ１層はエピ
タキシャル層よシ高？＃度としであるから、埋込層まで
到達した少数キャリアにこ＼に生じた電位障壁により、
進んで行かず再Ｍ会をして消滅する。しかし、埋込層は
素子領域の底部にのみあり、側壁にある絶縁分離層へ向
う少数キャリアの移動は防げられない。そのため測定し
た電流増幅率は低くても０．５位はｂる。そこで、埋込
層だけでなく、側壁側にも高濃度でエピタキシャル層と
同−専′亀型の層を設けることが考えられ、電流幅率と
してｃＬ１位にすることができる。
れる′電流の割合）を減少するために、埋込層を設ける
ことが有効であることが知られている。ｊｌ１層はエピ
タキシャル層よシ高？＃度としであるから、埋込層まで
到達した少数キャリアにこ＼に生じた電位障壁により、
進んで行かず再Ｍ会をして消滅する。しかし、埋込層は
素子領域の底部にのみあり、側壁にある絶縁分離層へ向
う少数キャリアの移動は防げられない。そのため測定し
た電流増幅率は低くても０．５位はｂる。そこで、埋込
層だけでなく、側壁側にも高濃度でエピタキシャル層と
同−専′亀型の層を設けることが考えられ、電流幅率と
してｃＬ１位にすることができる。
しかし、大＊流を扱かう素子の場合は、電流増幅率が０
．１というのは大きすぎる。例えば５００ｍＡ 流れ
る素子では５０ｍＡが基板へ流れるので、果撰回路とし
ては消費電流が増えてしまり欠点がおる。
．１というのは大きすぎる。例えば５００ｍＡ 流れ
る素子では５０ｍＡが基板へ流れるので、果撰回路とし
ては消費電流が増えてしまり欠点がおる。
本発明の目的は、上記の欠点を除去し、寄生トランジス
タのＴＪｉ流増幅率金丸ど苓とするような構造の半導体
集積回路を提供することにある。
タのＴＪｉ流増幅率金丸ど苓とするような構造の半導体
集積回路を提供することにある。
本発明は、第１導電型の埋込Ｎを含む、反対４電性の第
２４を型の基板上に、第１纒電型のエピタキシャル層が
形成され、該エピタキシャル層が、第２導電型の分離絶
縁層によって分離された素子領域を形成している半導体
集積回路において、 前記エピタキシャル層の表面から、前記埋込層まで到達
し、素子の機能部全曲む第１専′屯型の拡散層（キャリ
ア阻止層）を少なくとも２重に有するようにしたもので
ある。
２４を型の基板上に、第１纒電型のエピタキシャル層が
形成され、該エピタキシャル層が、第２導電型の分離絶
縁層によって分離された素子領域を形成している半導体
集積回路において、 前記エピタキシャル層の表面から、前記埋込層まで到達
し、素子の機能部全曲む第１専′屯型の拡散層（キャリ
ア阻止層）を少なくとも２重に有するようにしたもので
ある。
素子領域の側壁部分に、素子領域と同−得を粍型の拡散
層（キャリア阻止層）金木子の氷ｌヒ都を囲んで形成す
る場合に、エピタキシャル着表面から拡散きせるので、
深さ方向に−（ｍ＆ｃ高鍼度とすることができない。本
発明ではこの拡散層を２重とするので、内側の弧散層七
超えて進入する少数キャリア金さらに外側の拡散層で完
全に阻止する。
層（キャリア阻止層）金木子の氷ｌヒ都を囲んで形成す
る場合に、エピタキシャル着表面から拡散きせるので、
深さ方向に−（ｍ＆ｃ高鍼度とすることができない。本
発明ではこの拡散層を２重とするので、内側の弧散層七
超えて進入する少数キャリア金さらに外側の拡散層で完
全に阻止する。
以下、本発明の一実施例につき、図面を参照して説明す
る。第１図は実施例の縦断面図である。Ｐ型半導体基、
板１上ＶｃＮ型のアンチモンとＰ型のホウ素とを埋込ん
だ後、Ｎ堅のエビタシアル層４全形底すると、図示のよ
りにＰ型の埋込１’ｉｉ２と５分離絶縁層３が形成され
る。この分ｉｉ、１也縁層３はエピタキシャル層４の表
面からのＰ型ホウ木拡散による分離絶縁層６と一体とな
り、さらに 型の半導体品板１と連なり、累子分ＮｔＫ
ｋする。力１図は、トランジスタを素子領域に形成し
た場合てあって、ベース７、エミッタ８．コレクタ４．
コレクタコンタクト９の各領域金ＭするＰ Ｎ Ｐ ）
ランジスタが示されている。ただし表面の絶縁層および
′ｖＬ億は省略している。
る。第１図は実施例の縦断面図である。Ｐ型半導体基、
板１上ＶｃＮ型のアンチモンとＰ型のホウ素とを埋込ん
だ後、Ｎ堅のエビタシアル層４全形底すると、図示のよ
りにＰ型の埋込１’ｉｉ２と５分離絶縁層３が形成され
る。この分ｉｉ、１也縁層３はエピタキシャル層４の表
面からのＰ型ホウ木拡散による分離絶縁層６と一体とな
り、さらに 型の半導体品板１と連なり、累子分ＮｔＫ
ｋする。力１図は、トランジスタを素子領域に形成し
た場合てあって、ベース７、エミッタ８．コレクタ４．
コレクタコンタクト９の各領域金ＭするＰ Ｎ Ｐ ）
ランジスタが示されている。ただし表面の絶縁層および
′ｖＬ億は省略している。
以上に、ｍ常θＰＮ、把は云Ｖζよる素子ｆＡ造である
が、本冥１ｔｔりυでに、埋込ノー２の周域Ｖζあたる
部位Ｖこひいて、表面ル＼ら２鬼（ｌこリン拡散層を形
成し、埋込層２と連結する。このリン拡散層がキャリア
阻止層５ （ＩＬ ５ （２）である。キャリア阻止
／Ｉ ５ （１１，５（２）はトランジスタ素子ｇ４ｍ
の周縁部を埋込ｌｌＩ２とともに囲んでいる。
が、本冥１ｔｔりυでに、埋込ノー２の周域Ｖζあたる
部位Ｖこひいて、表面ル＼ら２鬼（ｌこリン拡散層を形
成し、埋込層２と連結する。このリン拡散層がキャリア
阻止層５ （ＩＬ ５ （２）である。キャリア阻止
／Ｉ ５ （１１，５（２）はトランジスタ素子ｇ４ｍ
の周縁部を埋込ｌｌＩ２とともに囲んでいる。
いま、トランジスタＮ Ｐ Ｎが飽和状、鵠ＶＣある場
合、ベース７とコレクタ４間の接合はノ一方向になり、
ベース７から正孔がコレクタ４に注入される。この上孔
は半導体基板１１分朧絶叙層６．６に到達する前に、埋
込Ｊ＠２．キャリア阻止層５（１）の諌度差による電位
障壁でさえぎられる。
合、ベース７とコレクタ４間の接合はノ一方向になり、
ベース７から正孔がコレクタ４に注入される。この上孔
は半導体基板１１分朧絶叙層６．６に到達する前に、埋
込Ｊ＠２．キャリア阻止層５（１）の諌度差による電位
障壁でさえぎられる。
キャリア阻止層５（１）は、表面からの拡散により形成
するので、深いところでは濃度を高くとれず誕度差が充
分にとれない。そのため一部の少数キャリアはキャリア
阻止層５（ｌｌ’ｉ起えるが、さらに外側にあるキャリ
ア阻止層５（２）によって完全に阻止され、再結合によ
りこの少数キャリアも消滅する。したがって、半２４体
基板１へ流れるもれ電流を殆ど苓とすることができる。
するので、深いところでは濃度を高くとれず誕度差が充
分にとれない。そのため一部の少数キャリアはキャリア
阻止層５（ｌｌ’ｉ起えるが、さらに外側にあるキャリ
ア阻止層５（２）によって完全に阻止され、再結合によ
りこの少数キャリアも消滅する。したがって、半２４体
基板１へ流れるもれ電流を殆ど苓とすることができる。
以上、詳細に睨明したよりに、不兄明ＶＣ工ＩしばＰＮ
絶縁分離法により形成された素子領域内のデバイスが順
方向状態になり、少数キャリアが半導体基板・分離絶縁
層に流れていくまでに、該少数キャリアを全く阻止し、
再納会で消滅することができる。これによって集積回路
の消費電流の増大を防ぐことができ、物に僅かな消費電
流で大電流を操作するよりな集積回路において効果が太
きい。なお実施例では、Ｐ型基板上のＮ型エピタキシャ
ルＷＩ金形成し友場合であるが、Ｎ型基板上のＰＷエピ
タキシャル層へノ応用、またトランジスタのみならずダ
イオード、るるいはそれらの組合わせなどに応用できる
ことはいうまでもなり０
絶縁分離法により形成された素子領域内のデバイスが順
方向状態になり、少数キャリアが半導体基板・分離絶縁
層に流れていくまでに、該少数キャリアを全く阻止し、
再納会で消滅することができる。これによって集積回路
の消費電流の増大を防ぐことができ、物に僅かな消費電
流で大電流を操作するよりな集積回路において効果が太
きい。なお実施例では、Ｐ型基板上のＮ型エピタキシャ
ルＷＩ金形成し友場合であるが、Ｎ型基板上のＰＷエピ
タキシャル層へノ応用、またトランジスタのみならずダ
イオード、るるいはそれらの組合わせなどに応用できる
ことはいうまでもなり０
第１図は本発明の一実施例の縦＠面図である。
１・・・半導体基板、 ２・・・埋込層、３．６・
・・分離絶縁層、 ４・・・エビタキシア／ｌ’ｌ曽
・コンフタ、５（１１，５（２＋・・・キャリア阻止層
、 ７・・・ベース。 ８・・・エミッタ、 ９・・・コレクタコンタク
ト。 第１図 コし２？（工Ｃ／今〉アル４） ｌ□
・・分離絶縁層、 ４・・・エビタキシア／ｌ’ｌ曽
・コンフタ、５（１１，５（２＋・・・キャリア阻止層
、 ７・・・ベース。 ８・・・エミッタ、 ９・・・コレクタコンタク
ト。 第１図 コし２？（工Ｃ／今〉アル４） ｌ□
Claims (1)
- 第１導電型の埋込層を含む、反対導電性の第２導電型の
基板上に、第１導電型のエピタキシャル層が形成され、
該エピタキシャル層が、第２導電型の分離絶縁層によつ
て分離された素子領域を形成している半導体集積回路に
おいて、前記エピタキシャル層の表面から、前記埋込層
まで到達し、素子の機能部を囲む第１導電型の拡散層（
キャリア阻止層）を少なくとも２重に有することを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10980186A JPS62265761A (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10980186A JPS62265761A (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265761A true JPS62265761A (ja) | 1987-11-18 |
Family
ID=14519558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10980186A Pending JPS62265761A (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019364B1 (ja) * | 1969-08-29 | 1975-07-07 | ||
| JPS5730359A (en) * | 1980-07-30 | 1982-02-18 | Nec Corp | Semiconductor device |
-
1986
- 1986-05-13 JP JP10980186A patent/JPS62265761A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019364B1 (ja) * | 1969-08-29 | 1975-07-07 | ||
| JPS5730359A (en) * | 1980-07-30 | 1982-02-18 | Nec Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
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