JPH04229628A - ラテラルマルチコレクタトランジスタを具える集積回路 - Google Patents

ラテラルマルチコレクタトランジスタを具える集積回路

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JPH04229628A
JPH04229628A JP3121885A JP12188591A JPH04229628A JP H04229628 A JPH04229628 A JP H04229628A JP 3121885 A JP3121885 A JP 3121885A JP 12188591 A JP12188591 A JP 12188591A JP H04229628 A JPH04229628 A JP H04229628A
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JP
Japan
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region
integrated circuit
collector
emitter
transistor
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JP3121885A
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English (en)
Inventor
Pierre Leduc
ルデュク ピエール
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • HELECTRICITY
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/735Lateral transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、第1導電型の、横方向
に一定の間隔をあけて配置されるエミッタ及びコレクタ
領域を有するラテラルトランジスタを具える集積回路で
あって、前記領域を、前記第1導電型とは逆の第2導電
型のベース領域の表面に設け、且つ、該ベース領域の表
面から始まり、エミッタ領域とコレクタ領域との間に位
置する第2導電型の前記領域の横方向の空間によって、
トランジスタのベースを形成し、前記エミッタ領域が、
少なくとも1個の長手方向に細長形状を有し、前記ラテ
ラルトランジスタの周囲を深い絶縁層で囲んでいる集積
回路に関するものである。
【0002】
【従来の技術】このような集積回路は、1987年12
月30日に、本願出願人によって出願された、参照番号
87−18388(刊行物番号FR2,625,611
)の仏国特許出願より既知である。
【0003】
【発明が解決しようとする課題】しかし、このような集
積回路では、コレクタを、数個のゾーンを用いて実現す
る場合、特に電流利得に関して製造上のバラツキが生じ
てしまう。
【0004】本発明の目的は、ラテラルトランジスタを
マルチコレクタタイプとし、製造のバラツキにもかかわ
らず、より安定した電流利得が得られる、上述した種類
の集積回路を提供せんとするにある。
【0005】
【課題を解決するための手段】本発明によれば、上記種
類のトランジスタにおいて、前記コレクタ領域が、間に
前記エミッタ領域の細長部分を配置する少なくとも2個
のゾーンを具え、且つ、前記第1導電型の付加的な領域
を、前記トランジスタの外形との境に設けるとともに、
少なくとも、前記エミッタ領域の前記細長部分の端部に
おいて、前記トランジスタの前記外形と、前記深い絶縁
層との間に設け、さらに、前記トランジスタの外形全体
を隣接させることで、前記バラツキに関する問題点を解
消することができる。
【0006】本発明は、エミッタブランチの端部が、第
2タイプの領域の一部分を介して深い絶縁層と接するこ
とで、製造のバラツキに関する問題が生じるとの認識に
基づいている。深い絶縁層の外形に、製造工程における
バラツキがあるため、境界における再結合電流にバラツ
キが生じる。このため、エミッタブランチの前記端部の
付近で、注入電流が修正されることによって、製造中に
トランジスタの利得に関してバラツキが生じる。
【0007】本願において、“深い絶縁層”との文言は
、単に、接合型ではない任意の絶縁体、特に、両側面を
絶縁層で覆っているみぞを意味するにすぎないことに注
意する必要がある。
【0008】本発明によれば、前記細長部分の端部と、
前記付加的な領域との間隔が、前記細長部分と、前記コ
レクタゾーンとの間隔よりも大きい。このようにして、
付加的な領域に流れる電流を最小にする。前記コレクタ
ゾーンと、前記付加的な領域との間隔が、前記細長部分
と、前記コレクタゾーンとの間隔よりも大きいことが好
ましい。
【0009】特に好適な例においては、前記エミッタ領
域が十字形状を有すると共に、第1及び第2長手方向に
配置される2個のブランチを具え、且つ、少なくとも4
個のコレクタゾーンを、前記ブランチの間に配置する。
【0010】
【実施例】以下図面を参照して、本発明を実施例につき
説明するに、図1,2a及び2bにおいて、ラテラルマ
ルチコレクタトランジスタは、互いに直角をなす2個の
ブランチを有する十字形状のエミッタ(例えばP型)を
具え、4個のセクターを規定している。ここで、(例え
ばP型の)4個のコレクタ8を配置する。エミッタブラ
ンチとコレクタとの間のベース6は、幅W B を有し
ている。酸化物を用いる絶縁技術、例えば、SUBIL
Oという名称で知られているプロセスによって、トラン
ジスタを実現する。その外形すなわち、エミッタ7及び
コレクタ8によって形成される外形は、深い酸化物の層
11によって囲まれている。実際には、この層は、ベー
ス層よりも深く、トランジスタの絶縁ガードルを構成し
ている。ブランチの端部7´が、ベースの一部分のみを
介して、深い酸化物11と接することを防止するため、
すなわち、本願出願人の調査によれば、深い酸化物11
の品質のバラツキによるトランジスタの特性のバラツキ
、(特に、電流利得のバラツキ)が生じることを防止す
るために、コレクタ8と同一の導電型の付加的な領域9
、すなわち、付加的なコレクタとも言うべき構成を、ト
ランジスタの周囲と、深い酸化物の層11との間に配置
する。 (必ずしも必要ではないが、)付加的な領域は、コレク
タ領域8と同一のドーピング(例えば、1019/cm
3 又は、前記SUBILOプロセスによって得られる
面積抵抗値500 Ω) を有している。組立体の下方
に、例えばn+ に高ドープされている埋込層2を配置
する。この埋込層2は、同一導電型の、高ドープされて
いる層3と、電気的に連続している。この層3は、集積
回路の主表面から、埋込層にまで及んでいる。層3は、
ベースコレクタとしての役割を果たす。参照番号12は
、層3を付加的な領域9から分離する深い酸化物11の
一部分を示している。図2a及び2bにおいて、さらに
詳しく示されているように、埋込層2を、(上記で定義
した)トランジスタの周囲の下方で、且つ層3の下方に
設け、更に、例えば、P型である基板との接合が、深い
酸化物11のところで終了するように構成する。
【0011】薄い酸化物10の層を、集積回路の主表面
に配置する。また、この層は、窓を具え、この窓を介し
て、エミッタとしてのコンタクト細条14、ベースとし
てのコンタクト細条15及びコレクタとしてのコンタク
ト細条16は、これら各々のゾーンと、電気的に接触し
ている。
【0012】図1において、付加的な領域によって誘導
される電流を計算する。この領域は、消費される電流を
最小にすることを目的とする、エミッタブランチの端か
ら深い酸化物を分離する所望の機能に関して単独、又は
、この応用による所望の利得を供給することを目的とす
る補助コレクタとみなされる。
【0013】計算において、トランジスタが、増幅器モ
ードであり、エミッタ−ベース領域が順バイアスであり
、コレクタ−ベース接合が逆バイアスであると、仮定す
る。
【0014】以下のように仮定する: Ic は、各々のコレクタ領域において同一とみなされ
る電流である。 I´は、エミッタ端とは反対側の付加的な領域を流れる
電流である。 βi は、いずれか1個のコレクタ領域における共通エ
ミッタの電流利得である。 β´は、エミッタ端とは反対側の付加的な領域の対応電
流利得であり、ラテラル(pnp型)寄生トランジスタ
を形成する。 IBTは、全ベース電流である。 D E は、( エミッタ領域よりも大きな寸法である
) エミッタブランチの全長であり、H E は、その
幅である。 W B は、エミッタブランチと、コレクタ領域との間
隔である(この場合、この間隔は一定ではなく、W B
 は、平均的な間隔である)。 W B1は、コレクタ領域と付加的な領域との間隔(す
なわち平均的な間隔)である。 W B2は、エミッタブランチの端と付加的な領域との
間隔であり、更に、W ´B1は、エミッタブランチの
縦方向に測定される、前記ブランチの端と、コレクタ領
域の末端との間の空間である(W B2=W B1+W
 ´B1)。
【0015】第1の計算例において、付加的な領域を、
ベースよりも低い電位に設定するものと仮定する。 は、真である。
【0016】 ここで、exp は、指数関数である。実際、エミッタ
領域に対するエミッタの長さは、ほぼ と等しい。h=一定(ファクタを形成する)。 J s =単位長さ当りのエミッタへのラテラル注入密
度。 V BE=ベース−エミッタ間電圧; V T=26 
mV h ´=一定(付加的な領域におけるファクタを
形成する)。従って、以下のとおりになる: 例えば:D E =45μm 、H E =2μm 、
W B =2.5 μm 、W B2=5μm とする
【0017】ここで、 h´= h(実際に、正しい近
似であることが立証されている)である:このようにす
ると、I ´=2.2 ×10−2I c であり、且
つ、付加的な領域9を流れる電流は、コレクタ領域8を
流れる電流と比べて、極めて弱い。
【0018】第2の計算例において、付加的な領域を、
トランジスタのベースに接続するものと仮定する。
【0019】利得βi の値は、減少し、となる。その
理由は、この場合の各々のエミッタ端部に対応する電流
I ´が、ベース電流に寄与しているからである。 である。 例えば:上記と同様の値、及びβi =10を用いると
:β´i ≒5.3  となる。 上記と同様の値、及びβi =5を用いると:β´i 
≒3.5  である。
【0020】付加的な領域をベースに接続することによ
って、(付加的な領域における)補助接続の分極を避け
、電流利得における大きな損失を防ぐことができる。 この場合、W B2を大きくするのが有利である。例え
ば、W B2=5とすると代わりに、W B2=10と
し、更に、βi =10とする場合、β´=6.9 と
なる。
【0021】以上説明したトランジスタを、上記におい
て引用した仏国特許第2,625,611 号明細書に
おいて記載されている高利得トランジスタと同様、有利
に実現することができる。エミッタ領域は、垂直に注入
される最小キャリアの拡散距離が、その厚さ以上となる
ような、深さ、及びドーピングレベルを有している。エ
ミッタ(14)を電気的に接続することによって、絶縁
層(10)の少なくとも1個の窓を介して、電気的な接
続中に、少なくとも1個のゾーンを設けることができる
。前記エミッタ領域の前面と、前記ゾーン14の前面と
の間の比率は、少なくとも20である。また、少なくと
も1個のブランチにおいて、横方向の最大寸法(図1の
長さD E )と、縦方向の最大寸法(図1の幅H E
 )との比率は、少なくとも、5に等しい。ブランチを
、ダイヤモンド形状とすることができ、且つ幾つかのゾ
ーン14を分割し、コンタクトを形成できることに注意
する。しかし、この場合、個々のゾーン14の表面を足
し合わせ、トータルとしての表面を考慮する必要がある
【0022】図3において、エミッタ領域は、細長領域
27を具え、該領域27の両側には、2個のコレクタ領
域28が配置されている。付加的な領域は、領域27の
端部27´に対して配置される2個のパーツ20を有し
ている。“端部27´に対して” との表現は、端部2
7´における、パーツ20の横方向の寸法及び縦方向の
寸法と関連している。 換言すれば、領域20は、領域27の端部27´におい
て、少なくとも領域27の幅と等しい長さを有するとと
もに、領域27の端部27´において、少なくとも領域
27の深さと等しい深さを有している。2個の領域20
を、相互接続することもできる。
【0023】図4は、(コンタクティングレベル3にお
いて、)付加的な領域9と、ベースとを電気的に相互接
続している電気的な接続15 (例えば、金属化層) 
を示している。
【図面の簡単な説明】
【図1】本発明の好適例を示す平面図である。
【図2】図2aは、図1のラインXX´における縦断面
図であり、図2bは、図1のラインYY´における縦断
面図である。
【図3】本発明の変形例を示す図である。
【図4】図2bの変形例を示す図である。
【符号の説明】
2  埋込層 3  層 6  ベース 7  エミッタ 7´  ブランチの端部 8  コレクタ 9  付加的な領域 10  薄い酸化物層 11  深い酸化物層 12  深い酸化物層11の一部分 14  コンタクト細条 15  コンタクト細条 16  コンタクト細条 20  領域 27  細長領域 27´  細長領域の端部 28  コレクタ領域

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】  第1導電型の、横方向に一定の間隔を
    あけて配置されるエミッタ及びコレクタ領域を有するラ
    テラルトランジスタを具える集積回路であって、前記領
    域を、前記第1導電型とは逆の第2導電型のベース領域
    の表面に設け、前記エミッタ領域が、少なくとも1個の
    長手方向に細長形状を有し、前記ラテラルトランジスタ
    の周囲を深い絶縁層で囲んでいる集積回路において、前
    記コレクタ領域が、間に前記エミッタ領域の細長部分(
    7)を配置する少なくとも2個のゾーン(8)を具え、
    且つ、前記第1導電型の付加的な領域(9)を、前記ト
    ランジスタの外形との境に設けるとともに、少なくとも
    、前記エミッタ領域の前記細長部分の端部において、前
    記トランジスタの前記外形と、前記深い絶縁層(12)
    との間に設けることを特徴とする集積回路。
  2. 【請求項2】  前記付加的な領域(9)を、前記トラ
    ンジスタの外形全体と隣接させることを特徴とする請求
    項1に記載の集積回路。
  3. 【請求項3】  前記細長部分の端部(7´)と、前記
    付加的な領域(9)との間隔W B2が、前記細長部分
    (7)と、前記コレクタゾーン(8)との間隔W B 
    よりも大きいことを特徴とする請求項1及び2のいずれ
    か一項に記載の集積回路。
  4. 【請求項4】  前記コレクタゾーン(8)と、前記付
    加的な領域(9)との間隔W B1が、前記細長部分(
    7)と、前記コレクタゾーン(8)との間隔W B よ
    りも大きいことを特徴とする請求項1〜3のいずれか一
    項に記載の集積回路。
  5. 【請求項5】  前記エミッタ領域が十字形状を有する
    と共に、第1及び第2長手方向に配置される2個のブラ
    ンチを具え、且つ、少なくとも4個のコレクタゾーンを
    、前記ブランチの間に配置することを特徴とする請求項
    1〜4のいずれか一項に記載の集積回路。
  6. 【請求項6】  垂直に注入される少数キャリアの拡散
    距離が、前記エミッタ領域の厚さ以上となるような、深
    さ及びドーピングレベルを、前記エミッタ領域が有して
    いることを特徴とする請求項1〜5のいずれか一項に記
    載の集積回路。
  7. 【請求項7】  請求項6に記載の集積回路において、
    該集積回路が、絶縁層(10) の少なくとも1個の窓
    を介して電気的に接触している少なくとも1個のゾーン
    (14)を有する電気的なエミッタ接続を少なくとも具
    え、前記エミッタ領域(7)の全表面と、前記電気的な
    エミッタ接続ゾーン(14) の全表面との比が少なく
    とも20であり、且つ、少なくとも1個の前記ブランチ
    における横方向の最大寸法(D E ) と、縦方向の
    最大寸法( H E ) との比が、少なくとも5に等
    しいことを特徴とする集積回路。
JP3121885A 1990-04-27 1991-04-25 ラテラルマルチコレクタトランジスタを具える集積回路 Pending JPH04229628A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9005413A FR2661556A1 (fr) 1990-04-27 1990-04-27 Circuit integre presentant un transistor lateral multi-collecteurs.
FR9005413 1990-04-27

Publications (1)

Publication Number Publication Date
JPH04229628A true JPH04229628A (ja) 1992-08-19

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ID=9396181

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3121885A Pending JPH04229628A (ja) 1990-04-27 1991-04-25 ラテラルマルチコレクタトランジスタを具える集積回路

Country Status (5)

Country Link
US (1) US5200803A (ja)
EP (1) EP0454248B1 (ja)
JP (1) JPH04229628A (ja)
DE (1) DE69116207T2 (ja)
FR (1) FR2661556A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964053A (ja) * 1995-08-18 1997-03-07 Mitsubishi Electric Corp ラテラル型トランジスタ
US6236072B1 (en) * 1998-11-12 2001-05-22 Telefonaktiebolaget Lm Ericsson (Publ) Method and system for emitter partitioning for SiGe RF power transistors

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2592525B1 (fr) * 1985-12-31 1988-02-12 Radiotechnique Compelec Procede de fabrication d'un transistor lateral integre et circuit integre le comprenant
US4684877A (en) * 1986-06-17 1987-08-04 General Motors Corporation Electrical system utilizing a concentric collector PNP transistor
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Also Published As

Publication number Publication date
FR2661556A1 (fr) 1991-10-31
EP0454248B1 (fr) 1996-01-10
EP0454248A1 (fr) 1991-10-30
US5200803A (en) 1993-04-06
DE69116207D1 (de) 1996-02-22
DE69116207T2 (de) 1996-07-25

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