JPH0964053A - ラテラル型トランジスタ - Google Patents
ラテラル型トランジスタInfo
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- JPH0964053A JPH0964053A JP7210609A JP21060995A JPH0964053A JP H0964053 A JPH0964053 A JP H0964053A JP 7210609 A JP7210609 A JP 7210609A JP 21060995 A JP21060995 A JP 21060995A JP H0964053 A JPH0964053 A JP H0964053A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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Abstract
(57)【要約】
【課題】 大電力出力及び小型化が可能なラテラル型ト
ランジスタを提供する。 【解決手段】 第１の半導体層（１）中に形成された第
２の半導体層（３）、第２の半導体層（３）から隔離さ
れその第２の半導体層を取り囲むように形成された第３
の半導体層（２）、第１の半導体層（１）の表面を覆う
第１の絶縁層（４）、第１の絶縁層（４）にあけられた
貫通孔を通して第３の半導体層（２）と電気的に接続さ
れる第１の金属層（５）とから構成されるラテラル型ト
ランジスタにおいて、第１の金属層（５）および／また
は第３の半導体層（２）を１つのコーナ部分で除去し、
第２の半導体層（３）から第１の絶縁層（４）にあけら
れた貫通孔を通して第１の絶縁層（４）の上面に第２の
金属層（７）を設け、この第２の金属層（７）はコーナ
部に沿って第２の半導体層（３）から斜めに外部に引き
出される。
ランジスタを提供する。 【解決手段】 第１の半導体層（１）中に形成された第
２の半導体層（３）、第２の半導体層（３）から隔離さ
れその第２の半導体層を取り囲むように形成された第３
の半導体層（２）、第１の半導体層（１）の表面を覆う
第１の絶縁層（４）、第１の絶縁層（４）にあけられた
貫通孔を通して第３の半導体層（２）と電気的に接続さ
れる第１の金属層（５）とから構成されるラテラル型ト
ランジスタにおいて、第１の金属層（５）および／また
は第３の半導体層（２）を１つのコーナ部分で除去し、
第２の半導体層（３）から第１の絶縁層（４）にあけら
れた貫通孔を通して第１の絶縁層（４）の上面に第２の
金属層（７）を設け、この第２の金属層（７）はコーナ
部に沿って第２の半導体層（３）から斜めに外部に引き
出される。
Description
【０００１】
【発明の属する技術分野】本発明はラテラル型トランジ
スタに関するものであり、より詳細には、エミッタ層の
周囲を包囲するコレクタ層の１コーナ部の金属層および
／または半導体層を除去し、その部分に沿ってエミッタ
からの電極を引き出す金属層を形成したラテラル型トラ
ンジスタに関するものである。
スタに関するものであり、より詳細には、エミッタ層の
周囲を包囲するコレクタ層の１コーナ部の金属層および
／または半導体層を除去し、その部分に沿ってエミッタ
からの電極を引き出す金属層を形成したラテラル型トラ
ンジスタに関するものである。
【０００２】
【従来の技術】図７は従来の単一素子のラテラル型トラ
ンジスタの構造を示す図である。図７において、１はｎ
型半導体層、２はｎ型半導体層１中に設けられたｐ型半
導体層であり、ここではコレクタ層２を構成する。３は
ｎ型半導体層１中に設けられたｐ型半導体層であり、こ
こではエミッタを構成する。４はｎ型半導体基板１の表
面を覆う絶縁層である。５は絶縁層４に開けられた貫通
孔を通じて絶縁層４の外部表面に設けられたコレクタ電
極５である。６は絶縁層４およびコレクタ電極５を覆う
絶縁層である。７は、エミッタ層３から引き出されるエ
ミッタ電極である。
ンジスタの構造を示す図である。図７において、１はｎ
型半導体層、２はｎ型半導体層１中に設けられたｐ型半
導体層であり、ここではコレクタ層２を構成する。３は
ｎ型半導体層１中に設けられたｐ型半導体層であり、こ
こではエミッタを構成する。４はｎ型半導体基板１の表
面を覆う絶縁層である。５は絶縁層４に開けられた貫通
孔を通じて絶縁層４の外部表面に設けられたコレクタ電
極５である。６は絶縁層４およびコレクタ電極５を覆う
絶縁層である。７は、エミッタ層３から引き出されるエ
ミッタ電極である。
【０００３】この従来のラテラル型トランジスタ構造は
エミッタ層３とその周囲に４角形のドーナツ状に構成さ
れたコレクタ層２との間にｎ型半導体で構成されるベー
ス層が形成され、このコレクタ層２、ｎ型半導体層１お
よびエミッタ層３間でトランジスタが構成される。この
タイプのラテラル型トランジスタにおいては、中央のエ
ミッタ層３から外部に電極を取り出す必要があり、従来
例においては、コレクタ電極５の４角形の一辺の中央の
金属部分を除去し、この部分に沿ってコレクタ電極６が
構成されていた。
エミッタ層３とその周囲に４角形のドーナツ状に構成さ
れたコレクタ層２との間にｎ型半導体で構成されるベー
ス層が形成され、このコレクタ層２、ｎ型半導体層１お
よびエミッタ層３間でトランジスタが構成される。この
タイプのラテラル型トランジスタにおいては、中央のエ
ミッタ層３から外部に電極を取り出す必要があり、従来
例においては、コレクタ電極５の４角形の一辺の中央の
金属部分を除去し、この部分に沿ってコレクタ電極６が
構成されていた。
【０００４】一方、図８は従来の単一素子の他のラテラ
ル型トランジスタの他の構造を示す図である。図８にお
いて、図７と同一の番号は同一の要素または部品を示す
ので説明を省略する。図８に示す従来のラテラル型トラ
ンジスタ構造はエミッタ層３とその周囲に４角形のドー
ナツ状に構成されたコレクタ層２との間にｎ型半導体で
構成されるベース層が形成され、このコレクタ層２、ｎ
型半導体層１およびエミッタ層３間でトランジスタが構
成される。さらに、このタイプのラテラル型トランジス
タにおいては、コレクタ電極５の４角形の各辺の金属部
分を除去することなく、絶縁層４および絶縁層６の両方
に貫通孔をあけこの貫通孔を通じて金属層７が形成さ
れ、この金属層７を絶縁層６に沿って形成しエミッタ電
極としていた。
ル型トランジスタの他の構造を示す図である。図８にお
いて、図７と同一の番号は同一の要素または部品を示す
ので説明を省略する。図８に示す従来のラテラル型トラ
ンジスタ構造はエミッタ層３とその周囲に４角形のドー
ナツ状に構成されたコレクタ層２との間にｎ型半導体で
構成されるベース層が形成され、このコレクタ層２、ｎ
型半導体層１およびエミッタ層３間でトランジスタが構
成される。さらに、このタイプのラテラル型トランジス
タにおいては、コレクタ電極５の４角形の各辺の金属部
分を除去することなく、絶縁層４および絶縁層６の両方
に貫通孔をあけこの貫通孔を通じて金属層７が形成さ
れ、この金属層７を絶縁層６に沿って形成しエミッタ電
極としていた。
【０００５】また、図９は、従来技術における複数素子
をユニットトランジスタとして構成し、これらのユニッ
トトランジスタを並列に接続するタイプのラテラル型ト
ランジスタの構造を示す図である。図９に示す従来のラ
テラル型トランジスタ構造は、複数の格子状トランジス
タセルで形成され、各トランジスタセルは、エミッタ層
３とその周囲に４角形のドーナツ状に構成されたコレク
タ層２との間にｎ型半導体で構成されるベース層が形成
され、このコレクタ層２、ｎ型ベース層１およびエミッ
タ層３間でトランジスタが構成される。このタイプのラ
テラル型トランジスタにおいては、ユニットトランジス
タを複数個並列に接続して、大容量のトランジスタを構
成する。
をユニットトランジスタとして構成し、これらのユニッ
トトランジスタを並列に接続するタイプのラテラル型ト
ランジスタの構造を示す図である。図９に示す従来のラ
テラル型トランジスタ構造は、複数の格子状トランジス
タセルで形成され、各トランジスタセルは、エミッタ層
３とその周囲に４角形のドーナツ状に構成されたコレク
タ層２との間にｎ型半導体で構成されるベース層が形成
され、このコレクタ層２、ｎ型ベース層１およびエミッ
タ層３間でトランジスタが構成される。このタイプのラ
テラル型トランジスタにおいては、ユニットトランジス
タを複数個並列に接続して、大容量のトランジスタを構
成する。
【０００６】このユニットトランジスタを複数個接続す
るために、図９においては、コレクタ電極５の４角形の
各辺の金属部分を除去することなく、絶縁層４および絶
縁層６の両方に貫通孔をあけこの貫通孔を通じて金属層
７を形成し、この金属層７によって各トランジスタセル
のエミッタ層間を接続していた。
るために、図９においては、コレクタ電極５の４角形の
各辺の金属部分を除去することなく、絶縁層４および絶
縁層６の両方に貫通孔をあけこの貫通孔を通じて金属層
７を形成し、この金属層７によって各トランジスタセル
のエミッタ層間を接続していた。
【０００７】また、図１０は、従来技術における複数素
子をユニットトランジスタとして構成し、これらのユニ
ットトランジスタを並列に接続するタイプのラテラル型
トランジスタの構造を示す図である。図１０おいては、
単純にエミッタ層３の上部の絶縁層４および絶縁層６の
両方に貫通孔をあけ、この貫通孔を通して多層配線によ
って複数のトランジスタセルのエミッタ層３を相互に接
続することが可能である。
子をユニットトランジスタとして構成し、これらのユニ
ットトランジスタを並列に接続するタイプのラテラル型
トランジスタの構造を示す図である。図１０おいては、
単純にエミッタ層３の上部の絶縁層４および絶縁層６の
両方に貫通孔をあけ、この貫通孔を通して多層配線によ
って複数のトランジスタセルのエミッタ層３を相互に接
続することが可能である。
【０００８】
【発明が解決しようとする課題】しかしながら、図７に
示す従来のラテラル型トランジスタにおいては、コレク
タ電極５の一辺の金属部を除去しその部分に沿ってエミ
ッタ電極７を引き出していた。ラテラル型トランジスタ
においては、中央のエミッタ層３とその周囲の辺を構成
するコレクタ層２との間で主にトランジスタが構成され
るので、このコレクタ電極５の一辺の一部を除去するこ
とはトランジスタとして動作する領域が少なくなり、大
電力を得るパワートランジスタとしては充分な容量がと
れないことになる。
示す従来のラテラル型トランジスタにおいては、コレク
タ電極５の一辺の金属部を除去しその部分に沿ってエミ
ッタ電極７を引き出していた。ラテラル型トランジスタ
においては、中央のエミッタ層３とその周囲の辺を構成
するコレクタ層２との間で主にトランジスタが構成され
るので、このコレクタ電極５の一辺の一部を除去するこ
とはトランジスタとして動作する領域が少なくなり、大
電力を得るパワートランジスタとしては充分な容量がと
れないことになる。
【０００９】さらに、図８に示す従来のラテラル型トラ
ンジスタにおいては、コレクタ電極５の一辺の金属部を
除去することなく、コレクタ電極５の上部に絶縁層６を
設けその上にエミッタ電極７を設け、絶縁層４と絶縁層
６に貫通孔をあけその貫通孔を通してエミッタ電極７を
引き出していた。トランジスタセルのコレクタ層２の４
つの全ての辺からコレクタ電極５を引き出すことができ
るので、トランジスタセル当りの電流容量を上げること
はできるが、絶縁層６に貫通孔をあける作業工程が増
え、さらに、エミッタの寸法も大きくしなけらばなら
ず、ラテラル型トランジスタの小型化が困難であった。
ンジスタにおいては、コレクタ電極５の一辺の金属部を
除去することなく、コレクタ電極５の上部に絶縁層６を
設けその上にエミッタ電極７を設け、絶縁層４と絶縁層
６に貫通孔をあけその貫通孔を通してエミッタ電極７を
引き出していた。トランジスタセルのコレクタ層２の４
つの全ての辺からコレクタ電極５を引き出すことができ
るので、トランジスタセル当りの電流容量を上げること
はできるが、絶縁層６に貫通孔をあける作業工程が増
え、さらに、エミッタの寸法も大きくしなけらばなら
ず、ラテラル型トランジスタの小型化が困難であった。
【００１０】さらに、図９に示す従来のラテラル型トラ
ンジスタにおいては、図８と同様に、コレクタ電極５の
一辺の金属部を除去することなく、コレクタ電極５の上
部に絶縁層６を設けその上にエミッタ電極７を設け、絶
縁層４と絶縁層６に貫通孔をあけその貫通孔を通してエ
ミッタ電極７を引き出し、各トランジスタセルの各エミ
ッタ間を相互に接続していた。この構造においても、ト
ランジスタセルのコレクタ層２の４つの全ての辺からコ
レクタ電極５を引き出すことができるので、トランジス
タセル当りの電流容量を上げることはできるが、絶縁層
４、６を介して拡散層から電極を引き出す場合、拡散層
とアルミとの接触が得にくくなるので、絶縁層４および
絶縁層６の開口面積を大きくする必要がある。そのため
に、エミッタの寸法も大きくしなけらばならず、ラテラ
ル型トランジスタの小型化が困難であった。
ンジスタにおいては、図８と同様に、コレクタ電極５の
一辺の金属部を除去することなく、コレクタ電極５の上
部に絶縁層６を設けその上にエミッタ電極７を設け、絶
縁層４と絶縁層６に貫通孔をあけその貫通孔を通してエ
ミッタ電極７を引き出し、各トランジスタセルの各エミ
ッタ間を相互に接続していた。この構造においても、ト
ランジスタセルのコレクタ層２の４つの全ての辺からコ
レクタ電極５を引き出すことができるので、トランジス
タセル当りの電流容量を上げることはできるが、絶縁層
４、６を介して拡散層から電極を引き出す場合、拡散層
とアルミとの接触が得にくくなるので、絶縁層４および
絶縁層６の開口面積を大きくする必要がある。そのため
に、エミッタの寸法も大きくしなけらばならず、ラテラ
ル型トランジスタの小型化が困難であった。
【００１１】さらに、図１０のような構造においても、
エミッタサイズを広げなければならず、各トランジスタ
セルの大きさを小型化することができないために、ラテ
ラル型トランジスタのチップシュリンクが期待できなか
った。
エミッタサイズを広げなければならず、各トランジスタ
セルの大きさを小型化することができないために、ラテ
ラル型トランジスタのチップシュリンクが期待できなか
った。
【００１２】
【課題を解決するための手段】従って、本発明の目的
は、大電力出力および小型化が可能なラテラル型トラン
ジスタを提供することにある。
は、大電力出力および小型化が可能なラテラル型トラン
ジスタを提供することにある。
【００１３】上記の目的を達成するために、本発明のラ
テラル型トランジスタは、第１の半導体層（１）中に形
成された第２の半導体層（３）、第２の半導体層（３）
から隔離されその第２の半導体層（３）を取り囲むよう
に形成された第３の半導体層（２）、第１の半導体層
（１）の表面を覆う第１の絶縁層（４）、第１の絶縁層
（４）にあけられた貫通孔を通して第３の半導体層
（２）と電気的に接続される第１の金属層（５）とから
構成されるラテラル型トランジスタにおいて：第１の金
属層（５）を１つのコーナ部分で除去し、第２の半導体
層（３）から第１の絶縁層（４）にあけられた貫通孔を
通して第１の絶縁層（４）の上面に第２の金属層（７）
を設け、この第２の金属層（７）はコーナ部に沿って第
２の半導体層（３）から斜めに外部に引き出されるよう
に構成される。
テラル型トランジスタは、第１の半導体層（１）中に形
成された第２の半導体層（３）、第２の半導体層（３）
から隔離されその第２の半導体層（３）を取り囲むよう
に形成された第３の半導体層（２）、第１の半導体層
（１）の表面を覆う第１の絶縁層（４）、第１の絶縁層
（４）にあけられた貫通孔を通して第３の半導体層
（２）と電気的に接続される第１の金属層（５）とから
構成されるラテラル型トランジスタにおいて：第１の金
属層（５）を１つのコーナ部分で除去し、第２の半導体
層（３）から第１の絶縁層（４）にあけられた貫通孔を
通して第１の絶縁層（４）の上面に第２の金属層（７）
を設け、この第２の金属層（７）はコーナ部に沿って第
２の半導体層（３）から斜めに外部に引き出されるよう
に構成される。
【００１４】さらに、本発明のラテラル型トランジスタ
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから構成されるラテラル型トラン
ジスタにおいて：第３の半導体層（２）および第１の金
属層（５）を１つのコーナ部分で除去し、第２の半導体
層（３）から第１の絶縁層（４）にあけられた貫通孔を
通して第１の絶縁層（４）の上面に第２の金属層（７）
を設け、この第２の金属層（７）はコーナ部に沿って第
２の半導体層（３）から斜めに外部に引き出されるよう
に構成される。
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから構成されるラテラル型トラン
ジスタにおいて：第３の半導体層（２）および第１の金
属層（５）を１つのコーナ部分で除去し、第２の半導体
層（３）から第１の絶縁層（４）にあけられた貫通孔を
通して第１の絶縁層（４）の上面に第２の金属層（７）
を設け、この第２の金属層（７）はコーナ部に沿って第
２の半導体層（３）から斜めに外部に引き出されるよう
に構成される。
【００１５】さらに、本発明のラテラル型トランジスタ
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから形成されるトランジスタセル
が２つを対としてユニットトランジスタを構成するラテ
ラル型トランジスタにおいて：第１の金属層（５）が２
つのトランジスタセルの接合部を形成するコーナ部分で
除去され、一対のユニットトランジスタの各第２の半導
体層（３）から第１の絶縁層（４）にあけられた貫通孔
を通して第１の絶縁層（４）の上面に第２の金属層
（７）を設け、この第２の金属層（７）はコーナ部に沿
って斜めに外部に引き出され、各トランジスタの第２の
半導体層（３）を接続し、第２の金属層（７）は、第１
の絶縁層の上に形成された第２の絶縁層（６）にあけら
れた貫通孔を通して金属層（８）に接続され、この金属
層（８）によって外部の他のユニットトランジスタと並
列に接続されるように構成される。
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから形成されるトランジスタセル
が２つを対としてユニットトランジスタを構成するラテ
ラル型トランジスタにおいて：第１の金属層（５）が２
つのトランジスタセルの接合部を形成するコーナ部分で
除去され、一対のユニットトランジスタの各第２の半導
体層（３）から第１の絶縁層（４）にあけられた貫通孔
を通して第１の絶縁層（４）の上面に第２の金属層
（７）を設け、この第２の金属層（７）はコーナ部に沿
って斜めに外部に引き出され、各トランジスタの第２の
半導体層（３）を接続し、第２の金属層（７）は、第１
の絶縁層の上に形成された第２の絶縁層（６）にあけら
れた貫通孔を通して金属層（８）に接続され、この金属
層（８）によって外部の他のユニットトランジスタと並
列に接続されるように構成される。
【００１６】さらに、本発明のラテラル型トランジスタ
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから形成されるトランジスタセル
が２つを対としてユニットトランジスタを構成するラテ
ラル型トランジスタにおいて：第３の半導体層（２）お
よび第１の金属層（５）が２つのトランジスタセルの接
合部を形成するコーナ部分で除去され、一対のユニット
トランジスタの各第２の半導体層（３）から第１の絶縁
層（４）にあけられた貫通孔を通して第１の絶縁層
（４）の上面に第２の金属層（７）を設け、この第２の
金属層（７）はコーナ部に沿って斜めに外部に引き出さ
れ、各トランジスタの第２の半導体層（３）を接続し、
第２の金属層（７）は、第１の絶縁層の上に形成された
第２の絶縁層（６）にあけられた貫通孔を通して金属層
（８）に接続され、この金属層（８）によって外部の他
のユニットトランジスタと並列に接続されるように構成
される。
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから形成されるトランジスタセル
が２つを対としてユニットトランジスタを構成するラテ
ラル型トランジスタにおいて：第３の半導体層（２）お
よび第１の金属層（５）が２つのトランジスタセルの接
合部を形成するコーナ部分で除去され、一対のユニット
トランジスタの各第２の半導体層（３）から第１の絶縁
層（４）にあけられた貫通孔を通して第１の絶縁層
（４）の上面に第２の金属層（７）を設け、この第２の
金属層（７）はコーナ部に沿って斜めに外部に引き出さ
れ、各トランジスタの第２の半導体層（３）を接続し、
第２の金属層（７）は、第１の絶縁層の上に形成された
第２の絶縁層（６）にあけられた貫通孔を通して金属層
（８）に接続され、この金属層（８）によって外部の他
のユニットトランジスタと並列に接続されるように構成
される。
【００１７】さらに、本発明のラテラル型トランジスタ
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから形成されるトランジスタセル
が４つを対としてユニットトランジスタを構成するラテ
ラル型トランジスタにおいて：第１の金属層（５）が４
つのトランジスタセルの接合部を形成するコーナ部分で
除去され、斜めに対向する２対のトランジスタの各第２
の半導体層（３）から第１の絶縁層（４）にあけられた
貫通孔を通して第１の絶縁層（４）の上面に第２の金属
層（７）を設け、この第２の金属層（７）はコーナ部に
沿って斜めに外部に引き出され、対向するトランジスタ
セルの各第２の半導体層（３）を相互に接続し、各第２
の金属層（７）は、第１の絶縁層の上に形成された第２
の絶縁層（６）にあけられた貫通孔を通して金属層
（８）に接続され、この金属層（８）によって外部の他
のユニットトランジスタと並列に接続されるように構成
される。
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから形成されるトランジスタセル
が４つを対としてユニットトランジスタを構成するラテ
ラル型トランジスタにおいて：第１の金属層（５）が４
つのトランジスタセルの接合部を形成するコーナ部分で
除去され、斜めに対向する２対のトランジスタの各第２
の半導体層（３）から第１の絶縁層（４）にあけられた
貫通孔を通して第１の絶縁層（４）の上面に第２の金属
層（７）を設け、この第２の金属層（７）はコーナ部に
沿って斜めに外部に引き出され、対向するトランジスタ
セルの各第２の半導体層（３）を相互に接続し、各第２
の金属層（７）は、第１の絶縁層の上に形成された第２
の絶縁層（６）にあけられた貫通孔を通して金属層
（８）に接続され、この金属層（８）によって外部の他
のユニットトランジスタと並列に接続されるように構成
される。
【００１８】さらに、本発明のラテラル型トランジスタ
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから形成されるトランジスタセル
が４つを対としてユニットトランジスタを構成するラテ
ラル型トランジスタにおいて：第３の半導体層（２）お
よび第１の金属層（５）が４つのトランジスタセルの接
合部を形成するコーナ部分で除去され、斜めに対向する
２対のトランジスタの各第２の半導体層（３）から第１
の絶縁層（４）にあけられた貫通孔を通して第１の絶縁
層（４）の上面に第２の金属層（７）を設け、この第２
の金属層（７）はコーナ部に沿って斜めに外部に引き出
され、対向するトランジスタセルの各第２の半導体層
（３）を相互に接続し、各第２の金属層（７）は、第１
の絶縁層の上に形成された第２の絶縁層（６）にあけら
れた貫通孔を通して金属層（８）に接続され、この金属
層（８）によって外部の他のユニットトランジスタと並
列に接続されるように構成される。
は、第１の半導体層（１）中に形成された第２の半導体
層（３）、第２の半導体層（３）から隔離されその第２
の半導体層（３）を取り囲むように形成された第３の半
導体層（２）、第１の半導体層（１）の表面を覆う第１
の絶縁層（４）、第１の絶縁層（４）にあけられた貫通
孔を通して第３の半導体層（２）と電気的に接続される
第１の金属層（５）とから形成されるトランジスタセル
が４つを対としてユニットトランジスタを構成するラテ
ラル型トランジスタにおいて：第３の半導体層（２）お
よび第１の金属層（５）が４つのトランジスタセルの接
合部を形成するコーナ部分で除去され、斜めに対向する
２対のトランジスタの各第２の半導体層（３）から第１
の絶縁層（４）にあけられた貫通孔を通して第１の絶縁
層（４）の上面に第２の金属層（７）を設け、この第２
の金属層（７）はコーナ部に沿って斜めに外部に引き出
され、対向するトランジスタセルの各第２の半導体層
（３）を相互に接続し、各第２の金属層（７）は、第１
の絶縁層の上に形成された第２の絶縁層（６）にあけら
れた貫通孔を通して金属層（８）に接続され、この金属
層（８）によって外部の他のユニットトランジスタと並
列に接続されるように構成される。
【００１９】さらに、本発明のラテラル型トランジスタ
は、第１の半導体層はｎ型半導体層であり、第２および
第３の半導体層はｐ型半導体層であるように構成され
る。
は、第１の半導体層はｎ型半導体層であり、第２および
第３の半導体層はｐ型半導体層であるように構成され
る。
【００２０】さらに、本発明のラテラル型トランジスタ
は、第１の半導体層はｐ型半導体層であり、第２および
第３の半導体層はｎ型半導体層であるように構成され
る。
は、第１の半導体層はｐ型半導体層であり、第２および
第３の半導体層はｎ型半導体層であるように構成され
る。
【００２１】
実施の形態１．図１は、本発明の実施の形態１の単一素
子のラテラル型トランジスタの構造を示す図である。図
１において、１はｎ型半導体層、２はｎ型半導体層１中
に設けられたｐ型半導体層であり、ここではコレクタ層
２を構成する。３はｎ型半導体層１中に設けられたｐ型
半導体層であり、ここではエミッタ層を構成する。４は
ｎ型半導体層１の表面を覆う絶縁層である。５は絶縁層
４に開けられた貫通孔を通じて絶縁層４の外部表面に設
けられたコレクタ電極５である。６は絶縁層４およびコ
レクタ電極５を覆う絶縁層である。７は、エミッタ層３
から引き出されるエミッタ電極である。
子のラテラル型トランジスタの構造を示す図である。図
１において、１はｎ型半導体層、２はｎ型半導体層１中
に設けられたｐ型半導体層であり、ここではコレクタ層
２を構成する。３はｎ型半導体層１中に設けられたｐ型
半導体層であり、ここではエミッタ層を構成する。４は
ｎ型半導体層１の表面を覆う絶縁層である。５は絶縁層
４に開けられた貫通孔を通じて絶縁層４の外部表面に設
けられたコレクタ電極５である。６は絶縁層４およびコ
レクタ電極５を覆う絶縁層である。７は、エミッタ層３
から引き出されるエミッタ電極である。
【００２２】図１においては、コレクタ電極５の全周の
一部である１つのコーナ部分が除去される。エミッタ電
極７は半導体層３から絶縁層４にあけられた貫通孔を通
して絶縁層４の上面に設けられ１つのコーナ部に沿って
斜めに外部に引き出される。
一部である１つのコーナ部分が除去される。エミッタ電
極７は半導体層３から絶縁層４にあけられた貫通孔を通
して絶縁層４の上面に設けられ１つのコーナ部に沿って
斜めに外部に引き出される。
【００２３】コレクタ層２のコーナ部分はコレクタ層２
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分の金属を除去し、そこにエミッタ電極７を設け
ることによって、トランジスタ全体としての効率化を図
ることができる。さらに、従来の技術と比べ、エミッタ
電極７を絶縁層４の上に直接形成できるので、エミッタ
層３の形状を小さくでき、ラテラル型トランジスタの小
型化が可能となる。
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分の金属を除去し、そこにエミッタ電極７を設け
ることによって、トランジスタ全体としての効率化を図
ることができる。さらに、従来の技術と比べ、エミッタ
電極７を絶縁層４の上に直接形成できるので、エミッタ
層３の形状を小さくでき、ラテラル型トランジスタの小
型化が可能となる。
【００２４】実施の形態２．図２は、本発明の実施の形
態２の単一素子のラテラル型トランジスタの構造を示す
図である。図２において、図１と同一の番号は同一の要
素または部品を示すので説明を省略する。図２において
は、コレクタ電極５部分のみならずコレクタ層２の１つ
のコーナ部分も除去される。このようにすることによっ
て、本実施の形態においては、実施の形態１と比べ、図
２（ｂ）に示すように、コーナ部分では、コレクタ層２
も全く形成されない。エミッタ電極７は半導体層３から
絶縁層４にあけられた貫通孔を通して絶縁層４の上面に
設けられ１つのコーナ部に沿って斜めに外部に引き出さ
れる。
態２の単一素子のラテラル型トランジスタの構造を示す
図である。図２において、図１と同一の番号は同一の要
素または部品を示すので説明を省略する。図２において
は、コレクタ電極５部分のみならずコレクタ層２の１つ
のコーナ部分も除去される。このようにすることによっ
て、本実施の形態においては、実施の形態１と比べ、図
２（ｂ）に示すように、コーナ部分では、コレクタ層２
も全く形成されない。エミッタ電極７は半導体層３から
絶縁層４にあけられた貫通孔を通して絶縁層４の上面に
設けられ１つのコーナ部に沿って斜めに外部に引き出さ
れる。
【００２５】コレクタ層２のコーナ部分はコレクタ層２
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分のコレクタ層２および金属層５を除去し、そこ
にエミッタ電極７を設けることによって、トランジスタ
全体としての効率化を図ることができる。さらに、従来
の技術と比べ、エミッタ電極７を絶縁層４の上に直接形
成できるので、エミッタ層３の形状を小さくでき、ラテ
ラル型トランジスタの小型化が可能となる。さらに、図
２（ｂ）に示すように、コーナ部にコレクタ層２が形成
されないので、寄生ＭＯＳトランジスタが形成されな
い。
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分のコレクタ層２および金属層５を除去し、そこ
にエミッタ電極７を設けることによって、トランジスタ
全体としての効率化を図ることができる。さらに、従来
の技術と比べ、エミッタ電極７を絶縁層４の上に直接形
成できるので、エミッタ層３の形状を小さくでき、ラテ
ラル型トランジスタの小型化が可能となる。さらに、図
２（ｂ）に示すように、コーナ部にコレクタ層２が形成
されないので、寄生ＭＯＳトランジスタが形成されな
い。
【００２６】実施の形態３．図３は、本発明の実施の形
態３の２素子のラテラル型トランジスタの構造を示す図
である。図３において、図１と同一の番号は同一の要素
または部品を示すので説明を省略する。図３は、２つの
トランジスタセルをエミッタ電極７で相互に接続したも
のをユニットトランジスタとして構成し、このユニット
トランジスタを複数個並列に接続して大容量のラテラル
型トランジスタを構成するものである。
態３の２素子のラテラル型トランジスタの構造を示す図
である。図３において、図１と同一の番号は同一の要素
または部品を示すので説明を省略する。図３は、２つの
トランジスタセルをエミッタ電極７で相互に接続したも
のをユニットトランジスタとして構成し、このユニット
トランジスタを複数個並列に接続して大容量のラテラル
型トランジスタを構成するものである。
【００２７】図３において、２つのトランジスタセルの
交わる部分のコーナ部分のコレクタ電極５が除去され
る。このようにすることによって、図３（ｂ）のＣ−Ｃ
端面図に示すように、コーナ部分では、コレクタ層２は
形成されるが、コレクタ電極５が形成されない。絶縁層
４にあけられた貫通孔を通して１つのトランジスタのエ
ミッタ層３から他のトランジスタのエミッタ層３に絶縁
層４の上面に設けられたコーナ部に沿ってエミッタ電極
７が斜めに引き出される。絶縁層６に貫通孔をあけ、金
属層８をエミッタ電極７に接続する。金属層８を介して
他のユニットトランジスタと並列に接続される。
交わる部分のコーナ部分のコレクタ電極５が除去され
る。このようにすることによって、図３（ｂ）のＣ−Ｃ
端面図に示すように、コーナ部分では、コレクタ層２は
形成されるが、コレクタ電極５が形成されない。絶縁層
４にあけられた貫通孔を通して１つのトランジスタのエ
ミッタ層３から他のトランジスタのエミッタ層３に絶縁
層４の上面に設けられたコーナ部に沿ってエミッタ電極
７が斜めに引き出される。絶縁層６に貫通孔をあけ、金
属層８をエミッタ電極７に接続する。金属層８を介して
他のユニットトランジスタと並列に接続される。
【００２８】コレクタ層２のコーナ部分はコレクタ層２
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分の金属を除去し、そこにエミッタ電極７を設け
ることによって、トランジスタ全体としての効率化を図
ることができる。さらに、従来の技術と比べ、エミッタ
電極７を絶縁層４の上に直接形成できるので、エミッタ
層３の形状を小さくでき、ラテラル型トランジスタの小
型化が可能となる。さらに、コレクタ電極５を除去した
部分同士で２素子のラテラル型トランジスタを接合する
ことにより、ユニットトランジスタの小型化が可能とな
る。
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分の金属を除去し、そこにエミッタ電極７を設け
ることによって、トランジスタ全体としての効率化を図
ることができる。さらに、従来の技術と比べ、エミッタ
電極７を絶縁層４の上に直接形成できるので、エミッタ
層３の形状を小さくでき、ラテラル型トランジスタの小
型化が可能となる。さらに、コレクタ電極５を除去した
部分同士で２素子のラテラル型トランジスタを接合する
ことにより、ユニットトランジスタの小型化が可能とな
る。
【００２９】実施の形態４．図４は、本発明の実施の形
態４の２素子のラテラル型トランジスタの構造を示す図
である。図４において、８は、絶縁層６に貫通孔をあけ
エミッタ電極７に接続する接続金属層である。図１と同
一の番号は同一の要素または部品を示すので説明を省略
する。図４は、２つのトランジスタセルをエミッタ電極
７で相互に接続したものをユニットトランジスタとして
構成し、このユニットトランジスタを複数個並列に接続
して大容量のラテラル型トランジスタを構成するもので
ある。
態４の２素子のラテラル型トランジスタの構造を示す図
である。図４において、８は、絶縁層６に貫通孔をあけ
エミッタ電極７に接続する接続金属層である。図１と同
一の番号は同一の要素または部品を示すので説明を省略
する。図４は、２つのトランジスタセルをエミッタ電極
７で相互に接続したものをユニットトランジスタとして
構成し、このユニットトランジスタを複数個並列に接続
して大容量のラテラル型トランジスタを構成するもので
ある。
【００３０】図４において、２つのトランジスタセルの
交わる部分のコーナ部分のコレクタ層２およびコレクタ
電極５が除去される。このようにすることによって、図
４（ｂ）のＤ−Ｄ端面図に示すように、コーナ部分で
は、コレクタ層２もコレクタ電極５も形成されない。絶
縁層４の上面に設けられたコーナ部に沿って、形成され
たエミッタ電極７によって、１つのトランジスタセルの
エミッタ層３と他のトランジスタセルのエミッタ層３と
が接続される。さらに、絶縁層６に貫通孔をあけ、金属
層８をエミッタ電極７に接続する。このユニットトラン
ジスタは金属層８を介して他のユニットトランジスタと
並列に接続される。
交わる部分のコーナ部分のコレクタ層２およびコレクタ
電極５が除去される。このようにすることによって、図
４（ｂ）のＤ−Ｄ端面図に示すように、コーナ部分で
は、コレクタ層２もコレクタ電極５も形成されない。絶
縁層４の上面に設けられたコーナ部に沿って、形成され
たエミッタ電極７によって、１つのトランジスタセルの
エミッタ層３と他のトランジスタセルのエミッタ層３と
が接続される。さらに、絶縁層６に貫通孔をあけ、金属
層８をエミッタ電極７に接続する。このユニットトラン
ジスタは金属層８を介して他のユニットトランジスタと
並列に接続される。
【００３１】コレクタ層２のコーナ部分はコレクタ層２
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分のコレクタ層２および金属層５を除去し、そこ
にエミッタ電極７を設けることによって、トランジスタ
全体としての効率化を図ることができる。さらに、従来
の技術と比べ、エミッタ電極７を絶縁層４の上に直接形
成できるので、エミッタ層３の形状を小さくでき、ラテ
ラル型トランジスタの小型化が可能となる。さらに、図
２（ｂ）に示すように、コーナ部にコレクタ層２が形成
されないので、寄生ＭＯＳトランジスタが形成されな
い。さらに、コレクタ層２およびコレクタ電極５で除去
した部分同士で２素子のラテラル型トランジスタを接合
することにより、ユニットトランジスタの小型化が可能
となる。
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分のコレクタ層２および金属層５を除去し、そこ
にエミッタ電極７を設けることによって、トランジスタ
全体としての効率化を図ることができる。さらに、従来
の技術と比べ、エミッタ電極７を絶縁層４の上に直接形
成できるので、エミッタ層３の形状を小さくでき、ラテ
ラル型トランジスタの小型化が可能となる。さらに、図
２（ｂ）に示すように、コーナ部にコレクタ層２が形成
されないので、寄生ＭＯＳトランジスタが形成されな
い。さらに、コレクタ層２およびコレクタ電極５で除去
した部分同士で２素子のラテラル型トランジスタを接合
することにより、ユニットトランジスタの小型化が可能
となる。
【００３２】実施の形態５．図５は、本発明の実施の形
態５の複数素子のラテラル型トランジスタの構造を示す
図である。図５において、図４と同一の番号は同一の要
素または部品を示すので説明を省略する。図５は、４つ
のトランジスタセルのエミッタ層３をエミッタ電極７で
接続したものをユニットトランジスタとして構成し、こ
のユニットトランジスタを複数個並列に接続して大容量
のラテラル型トランジスタを構成するものである。
態５の複数素子のラテラル型トランジスタの構造を示す
図である。図５において、図４と同一の番号は同一の要
素または部品を示すので説明を省略する。図５は、４つ
のトランジスタセルのエミッタ層３をエミッタ電極７で
接続したものをユニットトランジスタとして構成し、こ
のユニットトランジスタを複数個並列に接続して大容量
のラテラル型トランジスタを構成するものである。
【００３３】図５において、４つのトランジスタセルの
交わる部分のコーナ部分のコレクタ電極５が除去され
る。このようにすることによって、図５（ｂ）のＥ−Ｅ
端面図に示すように、コーナ部分では、コレクタ層２は
形成されるが、コレクタ電極５が形成されない。絶縁層
４にあけられた貫通孔を通して１つのトランジスタのエ
ミッタ層３から対角線上の位置にあるトランジスタのエ
ミッタ層３に絶縁層４の上面に設けられたコーナ部に沿
ってエミッタ電極７が斜めに引き出される。同様に、も
う１組の対角線上にあるエミッタ層３もエミッタ電極７
で接続し、４つのエミッタ層３を１つのエミッタ電極７
で接続する。このエミッタ電極７は、絶縁層６に貫通孔
をあけて、金属層８を介して他のユニットトランジスタ
と並列に接続される。
交わる部分のコーナ部分のコレクタ電極５が除去され
る。このようにすることによって、図５（ｂ）のＥ−Ｅ
端面図に示すように、コーナ部分では、コレクタ層２は
形成されるが、コレクタ電極５が形成されない。絶縁層
４にあけられた貫通孔を通して１つのトランジスタのエ
ミッタ層３から対角線上の位置にあるトランジスタのエ
ミッタ層３に絶縁層４の上面に設けられたコーナ部に沿
ってエミッタ電極７が斜めに引き出される。同様に、も
う１組の対角線上にあるエミッタ層３もエミッタ電極７
で接続し、４つのエミッタ層３を１つのエミッタ電極７
で接続する。このエミッタ電極７は、絶縁層６に貫通孔
をあけて、金属層８を介して他のユニットトランジスタ
と並列に接続される。
【００３４】コレクタ層２のコーナ部分はコレクタ層２
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分の金属を除去し、そこにエミッタ電極７を設け
ることによって、トランジスタ全体としての効率化を図
ることができる。さらに、従来の技術と比べ、エミッタ
電極７を絶縁層４の上に直接形成できるので、エミッタ
層３の形状を小さくでき、ラテラル型トランジスタの小
型化が可能となる。さらに、コレクタ電極５を除去した
部分同士で４素子のラテラル型トランジスタを接合する
ことにより、ユニットトランジスタの小型化が可能とな
る。
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分の金属を除去し、そこにエミッタ電極７を設け
ることによって、トランジスタ全体としての効率化を図
ることができる。さらに、従来の技術と比べ、エミッタ
電極７を絶縁層４の上に直接形成できるので、エミッタ
層３の形状を小さくでき、ラテラル型トランジスタの小
型化が可能となる。さらに、コレクタ電極５を除去した
部分同士で４素子のラテラル型トランジスタを接合する
ことにより、ユニットトランジスタの小型化が可能とな
る。
【００３５】実施の形態６．図６は、本発明の実施の形
態６の複数素子のラテラル型トランジスタの構造を示す
図である。図６において、図４と同一の番号は同一の要
素または部品を示すので説明を省略する。図５は、４つ
のトランジスタセルのエミッタ層３をエミッタ電極７で
接続したものをユニットトランジスタとして構成し、こ
のユニットトランジスタを複数個並列に接続して大容量
のラテラル型トランジスタを構成するものである。
態６の複数素子のラテラル型トランジスタの構造を示す
図である。図６において、図４と同一の番号は同一の要
素または部品を示すので説明を省略する。図５は、４つ
のトランジスタセルのエミッタ層３をエミッタ電極７で
接続したものをユニットトランジスタとして構成し、こ
のユニットトランジスタを複数個並列に接続して大容量
のラテラル型トランジスタを構成するものである。
【００３６】図６において、４つのトランジスタセルの
交わる部分のコーナ部分のコレクタ層２およびコレクタ
電極５が除去される。このようにすることによって、図
５（ｂ）のＦ−Ｆ端面図に示すように、コーナ部分で
は、コレクタ層２もコレクタ電極５も形成されない。絶
縁層４にあけられた貫通孔を通して１つのトランジスタ
セルのエミッタ層３から対角線上の位置にあるトランジ
スタセルのエミッタ層３に絶縁層４の上面に設けられた
コーナ部に沿ってエミッタ電極７が斜めに引き出され
る。同様に、もう１組の対角線上にあるエミッタ層３も
エミッタ電極７で接続し、４つのエミッタ層３を１つの
エミッタ電極７で接続する。このエミッタ電極７は、絶
縁層６に貫通孔をあけて、金属層８を介して他のユニッ
トトランジスタと並列に接続される。
交わる部分のコーナ部分のコレクタ層２およびコレクタ
電極５が除去される。このようにすることによって、図
５（ｂ）のＦ−Ｆ端面図に示すように、コーナ部分で
は、コレクタ層２もコレクタ電極５も形成されない。絶
縁層４にあけられた貫通孔を通して１つのトランジスタ
セルのエミッタ層３から対角線上の位置にあるトランジ
スタセルのエミッタ層３に絶縁層４の上面に設けられた
コーナ部に沿ってエミッタ電極７が斜めに引き出され
る。同様に、もう１組の対角線上にあるエミッタ層３も
エミッタ電極７で接続し、４つのエミッタ層３を１つの
エミッタ電極７で接続する。このエミッタ電極７は、絶
縁層６に貫通孔をあけて、金属層８を介して他のユニッ
トトランジスタと並列に接続される。
【００３７】コレクタ層２のコーナ部分はコレクタ層２
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分のコレクタ層２および金属層５を除去し、そこ
にエミッタ電極７を設けることによって、トランジスタ
全体としての効率化を図ることができる。さらに、従来
の技術と比べ、エミッタ電極７を絶縁層４の上に直接形
成できるので、エミッタ層３の形状を小さくでき、ラテ
ラル型トランジスタの小型化が可能となる。さらに、図
２（ｂ）に示すように、コーナ部にコレクタ層２が形成
されないので、寄生ＭＯＳトランジスタが形成されな
い。さらに、コレクタ層２およびコレクタ電極５を除去
した部分同士で、４素子のラテラル型トランジスタを接
合することにより、ユニットトランジスタの小型化が可
能となる。
の辺部分と比べると、エミッタ層３からより離れてい
る。従って、コーナ部のトランジスタの動作特性は、辺
部分の動作特性よりも効率が悪い。このために、この実
施の形態においては、トランジスタの動作特性の悪いコ
ーナ部分のコレクタ層２および金属層５を除去し、そこ
にエミッタ電極７を設けることによって、トランジスタ
全体としての効率化を図ることができる。さらに、従来
の技術と比べ、エミッタ電極７を絶縁層４の上に直接形
成できるので、エミッタ層３の形状を小さくでき、ラテ
ラル型トランジスタの小型化が可能となる。さらに、図
２（ｂ）に示すように、コーナ部にコレクタ層２が形成
されないので、寄生ＭＯＳトランジスタが形成されな
い。さらに、コレクタ層２およびコレクタ電極５を除去
した部分同士で、４素子のラテラル型トランジスタを接
合することにより、ユニットトランジスタの小型化が可
能となる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
トランジスタの動作特性の悪いコーナ部分の金属を除去
し、そこにエミッタ電極７を設けることによって、トラ
ンジスタ全体としての効率化を図ることができる。さら
に、エミッタ電極（７）を絶縁層（４）の上に直接形成
できるので、エミッタ層（３）の形状を小さくでき、ラ
テラル型トランジスタの小型化が可能となる。
トランジスタの動作特性の悪いコーナ部分の金属を除去
し、そこにエミッタ電極７を設けることによって、トラ
ンジスタ全体としての効率化を図ることができる。さら
に、エミッタ電極（７）を絶縁層（４）の上に直接形成
できるので、エミッタ層（３）の形状を小さくでき、ラ
テラル型トランジスタの小型化が可能となる。
【００３９】さらに、本発明によれば、トランジスタの
動作特性の悪いコーナ部分の金属を除去し、そこにエミ
ッタ電極７を設けることによって、トランジスタ全体と
しての効率化を図ることができる。さらに、エミッタ電
極（７）を絶縁層（４）の上に直接形成できるので、エ
ミッタ層（３）の形状を小さくでき、ラテラル型トラン
ジスタの小型化が可能となる。さらに、コーナ部にコレ
クタ層２が形成されないので、寄生ＭＯＳトランジスタ
が形成されない。
動作特性の悪いコーナ部分の金属を除去し、そこにエミ
ッタ電極７を設けることによって、トランジスタ全体と
しての効率化を図ることができる。さらに、エミッタ電
極（７）を絶縁層（４）の上に直接形成できるので、エ
ミッタ層（３）の形状を小さくでき、ラテラル型トラン
ジスタの小型化が可能となる。さらに、コーナ部にコレ
クタ層２が形成されないので、寄生ＭＯＳトランジスタ
が形成されない。
【００４０】さらに、本発明によれば、エミッタ電極７
を絶縁層４の上に直接形成できるので、エミッタ層
（３）の形状を小さくでき、ラテラル型トランジスタの
小型化が可能となる。さらに、コレクタ電極５を除去し
た部分同士で２素子のラテラル型トランジスタを接合す
ることにより、ユニットトランジスタの小型化が可能と
なる。
を絶縁層４の上に直接形成できるので、エミッタ層
（３）の形状を小さくでき、ラテラル型トランジスタの
小型化が可能となる。さらに、コレクタ電極５を除去し
た部分同士で２素子のラテラル型トランジスタを接合す
ることにより、ユニットトランジスタの小型化が可能と
なる。
【００４１】さらに、本発明によれば、エミッタ電極
（７）を絶縁層（４）の上に直接形成できるので、エミ
ッタ層（３）の形状を小さくでき、ラテラル型トランジ
スタの小型化が可能となる。さらに、コーナ部にコレク
タ層（２）が形成されないので、寄生ＭＯＳトランジス
タが形成されない。さらに、コレクタ層２およびコレク
タ電極５で除去した部分同士で２素子のラテラル型トラ
ンジスタを接合することにより、ユニットトランジスタ
の小型化が可能となる。
（７）を絶縁層（４）の上に直接形成できるので、エミ
ッタ層（３）の形状を小さくでき、ラテラル型トランジ
スタの小型化が可能となる。さらに、コーナ部にコレク
タ層（２）が形成されないので、寄生ＭＯＳトランジス
タが形成されない。さらに、コレクタ層２およびコレク
タ電極５で除去した部分同士で２素子のラテラル型トラ
ンジスタを接合することにより、ユニットトランジスタ
の小型化が可能となる。
【００４２】さらに、本発明によれば、４つのトランジ
スタをユニットトランジスタとして構成し、エミッタ電
極７を絶縁層４の上に直接形成できるので、エミッタ層
（３）の形状を小さくでき、ラテラル型トランジスタの
小型化が可能となる。さらに、コレクタ電極５を除去し
た部分同士で４素子のラテラル型トランジスタを接合す
ることにより、ユニットトランジスタの小型化が可能と
なる。
スタをユニットトランジスタとして構成し、エミッタ電
極７を絶縁層４の上に直接形成できるので、エミッタ層
（３）の形状を小さくでき、ラテラル型トランジスタの
小型化が可能となる。さらに、コレクタ電極５を除去し
た部分同士で４素子のラテラル型トランジスタを接合す
ることにより、ユニットトランジスタの小型化が可能と
なる。
【００４３】さらに、本発明によれば、４つのトランジ
スタをユニットトランジスタとして構成し、エミッタ電
極（７）を絶縁層（４）の上に直接形成できるので、エ
ミッタ層（３）の形状を小さくでき、ラテラル型トラン
ジスタの小型化が可能となる。さらに、コーナ部にコレ
クタ層（２）が形成されないので、寄生ＭＯＳトランジ
スタが形成されない。さらに、コレクタ層２およびコレ
クタ電極５を除去した部分同士で、４素子のラテラル型
トランジスタを接合することにより、ユニットトランジ
スタの小型化が可能となる。
スタをユニットトランジスタとして構成し、エミッタ電
極（７）を絶縁層（４）の上に直接形成できるので、エ
ミッタ層（３）の形状を小さくでき、ラテラル型トラン
ジスタの小型化が可能となる。さらに、コーナ部にコレ
クタ層（２）が形成されないので、寄生ＭＯＳトランジ
スタが形成されない。さらに、コレクタ層２およびコレ
クタ電極５を除去した部分同士で、４素子のラテラル型
トランジスタを接合することにより、ユニットトランジ
スタの小型化が可能となる。
【図１】 本発明の実施の形態１の単一のトランジスタ
セルのラテラル型トランジスタの構造を示す図である。
セルのラテラル型トランジスタの構造を示す図である。
【図２】 本発明の実施の形態２の単一のトランジスタ
セルのラテラル型トランジスタの構造を示す図である。
セルのラテラル型トランジスタの構造を示す図である。
【図３】 本発明の実施の形態３の２つのトランジスタ
セルのラテラル型トランジスタの構造を示す図である。
セルのラテラル型トランジスタの構造を示す図である。
【図４】 本発明の実施の形態４の２つのトランジスタ
セルのラテラル型トランジスタの構造を示す図である。
セルのラテラル型トランジスタの構造を示す図である。
【図５】 本発明の実施の形態５の複数のトランジスタ
セルのラテラル型トランジスタの構造を示す図である。
セルのラテラル型トランジスタの構造を示す図である。
【図６】 本発明の実施の形態６の複数のトランジスタ
セルのラテラル型トランジスタの構造を示す図である。
セルのラテラル型トランジスタの構造を示す図である。
【図７】 従来技術における単一トランジスタセルのラ
テラル型トランジスタの構造を示す図である。
テラル型トランジスタの構造を示す図である。
【図８】 従来技術における単一トランジスタセルの他
のラテラル型トランジスタの構造を示す図である。
のラテラル型トランジスタの構造を示す図である。
【図９】 従来技術における複数のトランジスタセルの
ラテラル型トランジスタの構造を示す図である。
ラテラル型トランジスタの構造を示す図である。
【図１０】 従来技術における複数のトランジスタセル
のラテラル型トランジスタの構造を示す図である。
のラテラル型トランジスタの構造を示す図である。
１ ｎ型半導体基板 ２ コレクタ層 ３ エミッタ層 ４ 絶縁層 ５ コレクタ電極 ６ 絶縁層 ７ エミッタ電極 ８ 金属層
Claims (8)
- 【請求項１】 第１の半導体層（１）中に形成された第
２の半導体層（３）、前記第２の半導体層（３）から隔
離されその第２の半導体層を取り囲むように形成された
第３の半導体層（２）、第１の半導体層（１）の表面を
覆う第１の絶縁層（４）、第１の絶縁層（４）にあけら
れた貫通孔を通して前記第３の半導体層（２）と電気的
に接続される第１の金属層（５）とから構成されるラテ
ラル型トランジスタにおいて：第１の金属層（５）を１
つのコーナ部分で除去し、 第２の半導体層（３）から第１の絶縁層（４）にあけら
れた貫通孔を通して第１の絶縁層（４）の上面に第２の
金属層（７）を設け、この第２の金属層（７）は前記の
コーナ部に沿って第２の半導体層（３）から斜めに外部
に引き出されることを特徴とするラテラル型トランジス
タ。 - 【請求項２】 第１の半導体層（１）中に形成された第
２の半導体層（３）、前記第２の半導体層（３）から隔
離されその第２の半導体層（３）を取り囲むように形成
された第３の半導体層（２）、第１の半導体層（１）の
表面を覆う第１の絶縁層（４）、前記第１の絶縁層
（４）にあけられた貫通孔を通して前記第３の半導体層
（２）と電気的に接続される第１の金属層（５）とから
構成されるラテラル型トランジスタにおいて：第３の半
導体層（２）および第１の金属層（５）を１つのコーナ
部分で除去し、 第２の半導体層（３）から第１の絶縁層（４）にあけら
れた貫通孔を通して第１の絶縁層（４）の上面に第２の
金属層（７）を設け、この第２の金属層（７）は前記の
コーナ部に沿って第２の半導体層（３）から斜めに外部
に引き出されることを特徴とするラテラル型トランジス
タ。 - 【請求項３】 第１の半導体層（１）中に形成された第
２の半導体層（３）、前記第２の半導体層（３）から隔
離されその第２の半導体層（３）を取り囲むように形成
された第３の半導体層（２）、第１の半導体層（１）の
表面を覆う第１の絶縁層（４）、前記第１の絶縁層
（４）にあけられた貫通孔を通して前記第３の半導体層
（２）と電気的に接続される第１の金属層（５）とから
形成されるトランジスタセルが２つを対としてユニット
トランジスタを構成するラテラル型トランジスタにおい
て：第１の金属層（５）が２つのトランジスタセルの接
合部を形成するコーナ部分で除去され、 一対のユニットトランジスタの各第２の半導体層（３）
から第１の絶縁層（４）にあけられた貫通孔を通して第
１の絶縁層（４）の上面に第２の金属層（７）を設け、
この第２の金属層（７）は前記のコーナ部に沿って斜め
に外部に引き出され、各トランジスタの第２の半導体層
（３）を接続し、 第２の金属層（７）は、第１の絶縁層の上に形成された
第２の絶縁層（６）にあけられた貫通孔を通して金属層
（８）に接続され、この金属層（８）によって外部の他
のユニットトランジスタと並列に接続されることを特徴
とするラテラル型トランジスタ。 - 【請求項４】 第１の半導体層（１）中に形成された第
２の半導体層（３）、前記第２の半導体層（３）から隔
離されその第２の半導体層（３）を取り囲むように形成
された第３の半導体層（２）、第１の半導体層（１）の
表面を覆う第１の絶縁層（４）、前記第１の絶縁層
（４）にあけられた貫通孔を通して前記第３の半導体層
（２）と電気的に接続される第１の金属層（５）とから
形成されるトランジスタセルが２つを対としてユニット
トランジスタを構成するラテラル型トランジスタにおい
て：第３の半導体層（２）および第１の金属層（５）が
２つのトランジスタセルの接合部を形成するコーナ部分
で除去され、 一対のユニットトランジスタの各第２の半導体層（３）
から第１の絶縁層（４）にあけられた貫通孔を通して第
１の絶縁層（４）の上面に第２の金属層（７）を設け、
この第２の金属層（７）は前記のコーナ部に沿って斜め
に外部に引き出され、各トランジスタの第２の半導体層
（３）を接続し、 第２の金属層（７）は、第１の絶縁層の上に形成された
第２の絶縁層（６）にあけられた貫通孔を通して金属層
（８）に接続され、この金属層（８）によって外部の他
のユニットトランジスタと並列に接続されることを特徴
とするラテラル型トランジスタ。 - 【請求項５】 第１の半導体層（１）中に形成された第
２の半導体層（３）、前記第２の半導体層（３）から隔
離されその第２の半導体層（３）を取り囲むように形成
された第３の半導体層（２）、第１の半導体層（１）の
表面を覆う第１の絶縁層（４）、前記第１の絶縁層
（４）にあけられた貫通孔を通して前記第３の半導体層
（２）と電気的に接続される第１の金属層（５）とから
形成されるトランジスタセルが４つを対としてユニット
トランジスタを構成するラテラル型トランジスタにおい
て：第１の金属層（５）が４つのトランジスタセルの接
合部を形成するコーナ部分で除去され、 斜めに対向する２対のトランジスタの各第２の半導体層
（３）から第１の絶縁層（４）にあけられた貫通孔を通
して第１の絶縁層（４）の上面に第２の金属層（７）を
設け、この第２の金属層（７）はコーナ部に沿って斜め
に外部に引き出され、対向するトランジスタセルの各第
２の半導体層（３）を相互に接続し、 各第２の金属層（７）は、第１の絶縁層の上に形成され
た第２の絶縁層（６）にあけられた貫通孔を通して金属
層（８）に接続され、この金属層（８）によって外部の
他のユニットトランジスタと並列に接続されることを特
徴とするラテラル型トランジスタ。 - 【請求項６】 第１の半導体層（１）中に形成された第
２の半導体層（３）、前記第２の半導体層（３）から隔
離されその第２の半導体層（３）を取り囲むように形成
された第３の半導体層（２）、第１の半導体層（１）の
表面を覆う第１の絶縁層（４）、前記第１の絶縁層
（４）にあけられた貫通孔を通して前記第３の半導体層
（２）と電気的に接続される第１の金属層（５）とから
形成されるトランジスタセルが４つを対としてユニット
トランジスタを構成するラテラル型トランジスタにおい
て：第３の半導体層（２）および第１の金属層（５）が
４つのトランジスタセルの接合部を形成するコーナ部分
で除去され、 斜めに対向する２対のトランジスタの各第２の半導体層
（３）から第１の絶縁層（４）にあけられた貫通孔を通
して第１の絶縁層（４）の上面に第２の金属層（７）を
設け、この第２の金属層（７）はコーナ部に沿って斜め
に外部に引き出され、対向するトランジスタセルの各第
２の半導体層（３）を相互に接続し、 各第２の金属層（７）は、第１の絶縁層の上に形成され
た第２の絶縁層（６）にあけられた貫通孔を通して金属
層（８）に接続され、この金属層（８）によって外部の
他のユニットトランジスタと並列に接続されることを特
徴とするラテラル型トランジスタ。 - 【請求項７】 請求項１〜６のいずれかに記載のラテラ
ル型トランジスタにおいて：前記第１の半導体層はｎ型
半導体層であり、前記第２および第３の半導体層はｐ型
半導体層であることを特徴とするラテラル型トランジス
タ。 - 【請求項８】 請求項１〜６のいずれかに記載のラテラ
ル型トランジスタにおいて：前記第１の半導体層はｐ型
半導体層であり、前記第２および第３の半導体層はｎ型
半導体層であることを特徴とするラテラル型トランジス
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210609A JPH0964053A (ja) | 1995-08-18 | 1995-08-18 | ラテラル型トランジスタ |
| US08/577,373 US5783855A (en) | 1995-08-18 | 1995-12-22 | Lateral transistor |
| US09/048,094 US6060761A (en) | 1995-08-18 | 1998-03-26 | Lateral type transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210609A JPH0964053A (ja) | 1995-08-18 | 1995-08-18 | ラテラル型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964053A true JPH0964053A (ja) | 1997-03-07 |
Family
ID=16592165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7210609A Pending JPH0964053A (ja) | 1995-08-18 | 1995-08-18 | ラテラル型トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5783855A (ja) |
| JP (1) | JPH0964053A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964053A (ja) * | 1995-08-18 | 1997-03-07 | Mitsubishi Electric Corp | ラテラル型トランジスタ |
| US6551820B1 (en) * | 1998-12-23 | 2003-04-22 | Boyce Thompson Institute For Plant Research | Expression of immunogenic hepatitis B surface antigens in transgenic plants |
| US6545341B2 (en) * | 2000-03-27 | 2003-04-08 | Kabushiki Kaisha Toshiba | Power transistor |
| ITTO20021090A1 (it) * | 2002-12-17 | 2004-06-18 | St Microelectronics Srl | Transistore bipolare a flusso di corrente laterale con alto rapporto perimetro/area di emettitore. |
| US7138315B2 (en) * | 2004-10-14 | 2006-11-21 | Semiconductor Components Industries, L.L.C. | Low thermal resistance semiconductor device and method therefor |
| US7022564B1 (en) * | 2004-10-14 | 2006-04-04 | Semiconductor Components Industries, L.L.C. | Method of forming a low thermal resistance device and structure |
| JP4904346B2 (ja) * | 2005-07-05 | 2012-03-28 | クイックステップ、テクノロジーズ、プロプライエタリ、リミテッド | 流体の密度及び圧力を使用した複合材部品の製造方法 |
| DE102006035121B4 (de) * | 2006-07-28 | 2011-05-19 | Infineon Technologies Ag | Bipolartransistor mit reduziertem Substratstrom |
| DE102010001788A1 (de) | 2010-02-10 | 2011-08-11 | Forschungsverbund Berlin e.V., 12489 | Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit |
| US8563387B2 (en) * | 2010-09-22 | 2013-10-22 | Infineon Technologies Ag | Transistor and method of manufacturing a transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3465214A (en) * | 1967-03-23 | 1969-09-02 | Mallory & Co Inc P R | High-current integrated-circuit power transistor |
| FR2625611B1 (fr) * | 1987-12-30 | 1990-05-04 | Radiotechnique Compelec | Circuit integre presentant un transistor lateral |
| FR2661556A1 (fr) * | 1990-04-27 | 1991-10-31 | Philips Composants | Circuit integre presentant un transistor lateral multi-collecteurs. |
| JPH0964053A (ja) * | 1995-08-18 | 1997-03-07 | Mitsubishi Electric Corp | ラテラル型トランジスタ |
-
1995
- 1995-08-18 JP JP7210609A patent/JPH0964053A/ja active Pending
- 1995-12-22 US US08/577,373 patent/US5783855A/en not_active Expired - Fee Related
-
1998
- 1998-03-26 US US09/048,094 patent/US6060761A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5783855A (en) | 1998-07-21 |
| US6060761A (en) | 2000-05-09 |
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