JPS5839030A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5839030A JPS5839030A JP13686181A JP13686181A JPS5839030A JP S5839030 A JPS5839030 A JP S5839030A JP 13686181 A JP13686181 A JP 13686181A JP 13686181 A JP13686181 A JP 13686181A JP S5839030 A JPS5839030 A JP S5839030A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- layers
- semiconductor
- wire
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路を形成した半導体層を幾層にも積層し
た構造の半導体装置において、各層間にまたがる電源配
線の構造に関するものである。
た構造の半導体装置において、各層間にまたがる電源配
線の構造に関するものである。
ＬＳＩの平面上の加工寸法の縮小化の限界にかかわらず
、素子の集積密度を上げる方法の一つとして、チップの
厚さ方向に能動領域を何層も積み重ねる積層構造の３次
元集積回路の概念があげられる。
、素子の集積密度を上げる方法の一つとして、チップの
厚さ方向に能動領域を何層も積み重ねる積層構造の３次
元集積回路の概念があげられる。
３次元集積回路においては、従来の平面上での集積回路
技術の他に、更に３次元構造による特有の技術的課題が
多層存在する。
技術の他に、更に３次元構造による特有の技術的課題が
多層存在する。
その技術的課題の１つとして、能動領域を含む各半導体
層間の電極配線があげられる。すなわち、チップの厚さ
方向に何層にも能動領域を積層して、各々能動領域への
電源゛および入出力信号の取出しをすべて最上面で行な
うには、この取出しのための領域が最上面の多くの領域
を専有してしまい得策ではない。また、外部との接続の
部分が、一部に集中すると加工上困難を生ずる。さらに
は、電源およびグランド配線は低インピーダンスの方が
望ましいが、上記のようにすべて最上面で外部へ電源を
行なおうとすると、配線数等の制約からどうしても配線
のインピーダンスが高いものとなってしまう等の欠点を
有する。
層間の電極配線があげられる。すなわち、チップの厚さ
方向に何層にも能動領域を積層して、各々能動領域への
電源゛および入出力信号の取出しをすべて最上面で行な
うには、この取出しのための領域が最上面の多くの領域
を専有してしまい得策ではない。また、外部との接続の
部分が、一部に集中すると加工上困難を生ずる。さらに
は、電源およびグランド配線は低インピーダンスの方が
望ましいが、上記のようにすべて最上面で外部へ電源を
行なおうとすると、配線数等の制約からどうしても配線
のインピーダンスが高いものとなってしまう等の欠点を
有する。
本発明は上記欠点にかんがみなされたもので、３次元集
積回路において、能動領域を含む半導体層間の電極配線
を容易ならしむる新規なる素子構造を提供せんとするも
のである。
積回路において、能動領域を含む半導体層間の電極配線
を容易ならしむる新規なる素子構造を提供せんとするも
のである。
以下本発明の構成を図面を用いて説明する。第１図は本
発明の一実施例にかかる半導体装置を示すものである。
発明の一実施例にかかる半導体装置を示すものである。
同図において、１（ｄｐ形の第１層目の半導体層となる
たとえばｐ形シリコン半導体基板である。２と３はそれ
ぞれ第１の半導体層１に形成されたたとえばソース、ド
レインｎ＋拡散層で、４は第１の半導体層１の表面に形
成さ、れたＭＯＳトランジスタのゲート絶縁膜、５はフ
ィールド絶縁膜６はゲート電極である。ここで、ｎ＋拡
散層２，３とゲート電極６で１つの能動素子（この場合
はＭｏＳトランジスタ）が形成される。
たとえばｐ形シリコン半導体基板である。２と３はそれ
ぞれ第１の半導体層１に形成されたたとえばソース、ド
レインｎ＋拡散層で、４は第１の半導体層１の表面に形
成さ、れたＭＯＳトランジスタのゲート絶縁膜、５はフ
ィールド絶縁膜６はゲート電極である。ここで、ｎ＋拡
散層２，３とゲート電極６で１つの能動素子（この場合
はＭｏＳトランジスタ）が形成される。
一方、７は第１の半導体層１上に形成された能動素子間
の配線電極を示す。
の配線電極を示す。
次に、この第１の半導体層１の上に、絶縁膜８を形成し
、さらにこの上に第２のｐ形の半導体層９を形成する。
、さらにこの上に第２のｐ形の半導体層９を形成する。
このとき、第２の半導体層９の周辺端Ａ部はＳｉの異方
性エツチング技術を用いるなどして、第１の半導体層１
に対してなだらかに斜め状に形成される。次に、１ｏと
１１はそれぞれ第２の半導体層９に形成されたたとえば
ソース。
性エツチング技術を用いるなどして、第１の半導体層１
に対してなだらかに斜め状に形成される。次に、１ｏと
１１はそれぞれ第２の半導体層９に形成されたたとえば
ソース。
ドレインｎ＋拡散層で、１２は第２の半導体層９の表面
に形成されたＭＯＳ）ランジスタのゲート絶縁膜、１３
はフィールド絶縁膜、１４はゲート電極である。ここで
、ｎ 拡散層１０．ｊｌとゲート電極１４とでＭＯＳ）
ランジスタ等の能動素子が形成される。このことは、第
１の半導体層１上に形成された能動素子と同様である。
に形成されたＭＯＳ）ランジスタのゲート絶縁膜、１３
はフィールド絶縁膜、１４はゲート電極である。ここで
、ｎ 拡散層１０．ｊｌとゲート電極１４とでＭＯＳ）
ランジスタ等の能動素子が形成される。このことは、第
１の半導体層１上に形成された能動素子と同様である。
さらに１６は第２の半導体層９上に形成された能動素子
の配線電極である。ここで、配線電極１６の一部は第２
の半導体層９の斜め状の周辺端部Ａの部分の斜面上にも
形成される。
の配線電極である。ここで、配線電極１６の一部は第２
の半導体層９の斜め状の周辺端部Ａの部分の斜面上にも
形成される。
また、第 の半導体層１上の配線電極７と第２の半導体
層９上の配線電極１６は、第２の半導体層９の斜め状の
周辺端部Ａを介して、Ｂ部において直接接続することも
できる。
層９上の配線電極１６は、第２の半導体層９の斜め状の
周辺端部Ａを介して、Ｂ部において直接接続することも
できる。
ここでは、多層構造としてＳｔ半導体層を用いた場合に
ついて述べたが、他の半導体層（例えばＧａＡｓ等）を
用いた場合についても同様のことが云る。
ついて述べたが、他の半導体層（例えばＧａＡｓ等）を
用いた場合についても同様のことが云る。
以上のように本実施例によれば、厚さ方向に積層された
各半導体層間の配線が、積層された半導体層の側面を用
いて、自由度を増大してできる。
各半導体層間の配線が、積層された半導体層の側面を用
いて、自由度を増大してできる。
また、本実施例によればなだらか外斜面状に配線電極を
形成するので、段切れなく、第１の半導体層と第２の半
導体層間の電極配線が可能である。
形成するので、段切れなく、第１の半導体層と第２の半
導体層間の電極配線が可能である。
第２図は、本発明の第２の実施例を示す図である。同図
において、１０１〜１０４はそれぞれ内部に集積回路を
形成した半導体層である。半導体層１０１〜１０４は図
に示すように・積層されている。１０５は積層された半
導体層の上面に形成した導電体層で、１０６は下面に形
成された導電体層、１０７〜１０９は各半導体基板の間
に形成された導電体層である。１１０は上記積層された
半導体層１０１〜１０４の一つの側面に形成された導電
体層であり、１１１は他の側面に形成された導電体層で
ある。
において、１０１〜１０４はそれぞれ内部に集積回路を
形成した半導体層である。半導体層１０１〜１０４は図
に示すように・積層されている。１０５は積層された半
導体層の上面に形成した導電体層で、１０６は下面に形
成された導電体層、１０７〜１０９は各半導体基板の間
に形成された導電体層である。１１０は上記積層された
半導体層１０１〜１０４の一つの側面に形成された導電
体層であり、１１１は他の側面に形成された導電体層で
ある。
導電体層１０５〜１０７は、側辺の導電体層１１０に接
続されたとえば電源配線となる。一方、導電体層１０８
，１０９は上記側辺の導電体層１１１に接続されたとえ
ばグランド配線となる。
続されたとえば電源配線となる。一方、導電体層１０８
，１０９は上記側辺の導電体層１１１に接続されたとえ
ばグランド配線となる。
上記導電体層は、Ａｔ等の金属あるいはエポキシにＡｑ
を混入した樹脂等で形成され、上記半導体層１０１〜１
０４は集積回路を形成したＳｉ基板等で形成される。第
２図によれば、半導体基板内の各集積回路には、導電体
層１０５〜１０γの電源配線から電力を供給する一方、
集積回路からの熱は導電体層を介して半導体装置の外部
へ放出される。又、電源とグランドは、交互に形成され
ており、配線の効率化をはかっている。
を混入した樹脂等で形成され、上記半導体層１０１〜１
０４は集積回路を形成したＳｉ基板等で形成される。第
２図によれば、半導体基板内の各集積回路には、導電体
層１０５〜１０γの電源配線から電力を供給する一方、
集積回路からの熱は導電体層を介して半導体装置の外部
へ放出される。又、電源とグランドは、交互に形成され
ており、配線の効率化をはかっている。
第３図は本発明の第３の実施例を示すものである。同図
において、２０１〜２０６は集積回路を形成した半導体
層である。２０６，２０７は上記半導体層を積層した相
異なる側面に形成した導電体層である。２０８〜２１２
は配線層を形成する導電体層であ゛す、２０８，２０９
，２１０は導電体層２０６に接続されており、２１１，
２１２は２０７に接続されている。２１３〜２１７は半
導体層２０１〜２０６の間に形成された導電体層であり
、２０８〜２１２と同様に配線パターンをもって側面の
導電体層２０６，２０７に接続されている。導電体層２
０６は電源を供給する配線層で為り、２０７はグランド
の配線層である。」二記積層された半導体層の異なる側
面に形成された導電体層２０６，２０７からそれに接続
される半導体層間の導電体層を介して、上記各半導体層
内の集積回路に電力を供給する。半導体層２０１〜２０
５は例えばＳｔ基体を用いればよいが、Ｓｔにかぎる事
なく化合物半導体で形成する事ができる。一方導電体層
は、Ａｔ等の金属あるいはエポキシにＡｑ又はＡｕ等の
金属の粉末を混入した樹脂で形成される。
において、２０１〜２０６は集積回路を形成した半導体
層である。２０６，２０７は上記半導体層を積層した相
異なる側面に形成した導電体層である。２０８〜２１２
は配線層を形成する導電体層であ゛す、２０８，２０９
，２１０は導電体層２０６に接続されており、２１１，
２１２は２０７に接続されている。２１３〜２１７は半
導体層２０１〜２０６の間に形成された導電体層であり
、２０８〜２１２と同様に配線パターンをもって側面の
導電体層２０６，２０７に接続されている。導電体層２
０６は電源を供給する配線層で為り、２０７はグランド
の配線層である。」二記積層された半導体層の異なる側
面に形成された導電体層２０６，２０７からそれに接続
される半導体層間の導電体層を介して、上記各半導体層
内の集積回路に電力を供給する。半導体層２０１〜２０
５は例えばＳｔ基体を用いればよいが、Ｓｔにかぎる事
なく化合物半導体で形成する事ができる。一方導電体層
は、Ａｔ等の金属あるいはエポキシにＡｑ又はＡｕ等の
金属の粉末を混入した樹脂で形成される。
以上、第２．第３の本発明に係る実施では、電源供給配
線が効果的に行なえ、かつ、内部の熱を外部へ放出する
効果も大きく、かつ、各半導体基板が導電体層で分離さ
れている為、各層間のシールド効果もある。
線が効果的に行なえ、かつ、内部の熱を外部へ放出する
効果も大きく、かつ、各半導体基板が導電体層で分離さ
れている為、各層間のシールド効果もある。
以上のように本発明の半導体装置においては、積層され
た半導体層の側面を用いて、層間の配線を行なうために
、半導体装置から外部への信号取出し端子が一部に集中
する事なく、配線の自由度が増す一方、電源配線等低イ
ンピーダンスを要求される配線も、インピーダンスを低
くできる等の利点がある。
た半導体層の側面を用いて、層間の配線を行なうために
、半導体装置から外部への信号取出し端子が一部に集中
する事なく、配線の自由度が増す一方、電源配線等低イ
ンピーダンスを要求される配線も、インピーダンスを低
くできる等の利点がある。
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第２の実施例の半導体装置の斜視図、
第３図は本発明の第３の洟施例の半導体装置の斜視図で
ある。 １０１〜１０．４，２０１〜２０６・・・・・半導体層
、７．１０６−１０９．２１１〜２１４ ・・−・導
電体層、１６，１１０，２０６ ・・・・・側辺に形成
された配線電極。
第２図は本発明の第２の実施例の半導体装置の斜視図、
第３図は本発明の第３の洟施例の半導体装置の斜視図で
ある。 １０１〜１０．４，２０１〜２０６・・・・・半導体層
、７．１０６−１０９．２１１〜２１４ ・・−・導
電体層、１６，１１０，２０６ ・・・・・側辺に形成
された配線電極。
Claims (1)
- 絶縁層を介して半導体層が多層積層されており、前記各
半導体層には内部素子に接続される配線が形成されてお
り９、これらの配線は前記半導体層の多層積層された側
面に形成された導電体で選択的に接続されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13686181A JPS5839030A (ja) | 1981-08-31 | 1981-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13686181A JPS5839030A (ja) | 1981-08-31 | 1981-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839030A true JPS5839030A (ja) | 1983-03-07 |
Family
ID=15185226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13686181A Pending JPS5839030A (ja) | 1981-08-31 | 1981-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839030A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890745A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6021553A (ja) * | 1983-07-15 | 1985-02-02 | Hitachi Ltd | 三次元集積回路 |
| JPS6118164A (ja) * | 1984-07-04 | 1986-01-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6230368A (ja) * | 1985-07-31 | 1987-02-09 | Sharp Corp | 半導体装置 |
| JPH01251654A (ja) * | 1988-03-31 | 1989-10-06 | Agency Of Ind Science & Technol | 積層型半導体装置 |
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
| JP2017163077A (ja) * | 2016-03-11 | 2017-09-14 | 国立大学法人九州工業大学 | 半導体集積回路装置及びその製造方法 |
-
1981
- 1981-08-31 JP JP13686181A patent/JPS5839030A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890745A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6021553A (ja) * | 1983-07-15 | 1985-02-02 | Hitachi Ltd | 三次元集積回路 |
| JPH0563942B2 (ja) * | 1983-07-15 | 1993-09-13 | Hitachi Ltd | |
| JPS6118164A (ja) * | 1984-07-04 | 1986-01-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6230368A (ja) * | 1985-07-31 | 1987-02-09 | Sharp Corp | 半導体装置 |
| JPH0519987B2 (ja) * | 1985-07-31 | 1993-03-18 | Sharp Kk | |
| JPH01251654A (ja) * | 1988-03-31 | 1989-10-06 | Agency Of Ind Science & Technol | 積層型半導体装置 |
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
| JP2017163077A (ja) * | 2016-03-11 | 2017-09-14 | 国立大学法人九州工業大学 | 半導体集積回路装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101510536B (zh) | 半导体装置及半导体装置的制造方法 | |
| JP2889160B2 (ja) | 集積化表面素子間結線を備えた半導体チップおよび電子モジュールとその製作方法 | |
| US7326618B2 (en) | Low OHMIC layout technique for MOS transistors | |
| KR960012334A (ko) | 반도체 칩 커프 소거 방법 및 그에 따른 반도체 칩과 이로부터 형성된 전자 모듈 | |
| JP2003168758A (ja) | 半導体装置 | |
| JPS5839030A (ja) | 半導体装置 | |
| JP2919488B2 (ja) | 半導体集積回路装置 | |
| US4908680A (en) | Semiconductor integrated circuit | |
| JPH05152529A (ja) | 半導体装置 | |
| JPH0964053A (ja) | ラテラル型トランジスタ | |
| JPH07297188A (ja) | 半導体集積回路装置 | |
| JP2001177056A (ja) | 半導体集積回路装置 | |
| JPS62194640A (ja) | バンプ実装を用いる半導体集積回路 | |
| JP2840150B2 (ja) | 半導体集積回路及びその層間接続方法 | |
| JPH0553303B2 (ja) | ||
| JP2685488B2 (ja) | 半導体装置の製造方法 | |
| JPS5988863A (ja) | 半導体装置 | |
| US6613616B2 (en) | Method for fabricating field-effect transistors in integrated semiconductor circuits and integrated semiconductor circuit fabricated with a field-effect transistor of this type including a dual gate | |
| JPH023957A (ja) | 半導体集積回路 | |
| JP2004128440A (ja) | 集積回路装置および電子デバイス | |
| KR940009351B1 (ko) | 반도체 칩의 에지 시일 및 그 제조방법 | |
| KR100290790B1 (ko) | 반도체 소자의 정전기 방지 구조 및 그 제조방법 | |
| JPH02148845A (ja) | 半導体装置 | |
| JPS58155749A (ja) | 集積回路素子 | |
| JPS5889855A (ja) | バイポ−ラｍｏｓ半導体装置 |