KR100290790B1 - 반도체 소자의 정전기 방지 구조 및 그 제조방법 - Google Patents
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Abstract
본 발명은 패드와 인접하는 콘택 부분의 손상을 방지할 수 있는 반도체 소자의 정전기 방지 구조 및 그 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판과, 상기 반도체 기판의 소정 부분에 배치된 패드와, 상기 패드의 일측에 배치되며 필드 산화막으로 한정되는 액티브 영역과, 상기 액티브 영역에 수개가 평행하게 배치되며, 제 1 방향으로 연장되는 게이트 전극과, 상기 게이트 전극 양측의 액티브 영역에 배치되는 소오스, 드레인 영역과, 상기 각각의 소오스 영역과 콘택되도록 소오스 영역 상에 형성되고, 일측단이 서로 전기적으로 연결되는 제 1 방향의 소오스 전극과, 상기 드레인 영역과 콘택되도록 드레인 영역 상에 형성되는 제 1 방향의 드레인 전극과, 상기 드레인 전극간을 전기적으로 연결하는 금속 배선, 및 상기 패드와 금속 배선간을 연결하고, 상기 제 1 방향과 실질적으로 수직인 제 2 방향으로 연장되는 패드 금속 배선을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 정전기 방지 구조 및 그 제조방법에 관한 것으로, 보다 구체적으로는 입력 패드와 인접한 접합 영역의 손상을 방지할 수 있는 반도체 소자의 정전기 방지 구조 및 그 제조방법에 관한 것이다.
최근 수요가 급격히 증가하고 있는 휴대용 전자 제품은 소형화 및 경량화되어 가고, 이에따라 메모리 소자의 패키지 타입 또한 경박단 소형화되어가고 있다.
그중 칩 사이즈와 크기가 가장 비슷한 마이크로 볼그리드 어레이(μBGA)의 경우는 칩 사이즈보다 약 10% 증가된 크기를 유지하고, 두께 1mm 이내로 매우 얇다.
여기서, 도 1a 및 도 1b은 반도체 소자의 정전기 방지 회로 영역을 보여주는 평면도 및 단면도로서, 도 1a 및 도 1b를 참조하여, 종래의 정전기 방지 회로를 개략적으로 설명한다.
도 1a 및 도 1b를 참조하여, 입력 패드(1)의 일측에는 정전기 방지 회로를 형성하기 위한 액티브 영역(3)이 필드 산화막(2)에 의하여 한정된다. 액티브 영역(3)내에는 수개의 게이트 전극(4)이 도면의 x 방향으로 연장되어 서로 평행하게 배치되고, 게이트 전극(4)의 양측의 액티브 영역에는 불순물이 주입되어 소오스, 드레인 영역(5a,5b)이 형성되므로써, 수개의 모스 트랜지스터가 형성된다. 이때, 게이트 전극(4)은 모두 접지되도록 구성하여, 상기 모스 트랜지스터들은 모두 바이폴라 트랜지스터로 동작하도록 한다. 또한, 게이트 전극(4)이 x 방향으로 연장됨에 따라, 소오스, 드레인 영역(5a,5b)의 장방향 또한, x 방향과 평행하다. 그리고, 각각의 드레인 영역(5b)은 x 방향으로 연장되는 패드 금속 배선(6)과 콘택되어, 패드(1)와 전기적으로 접속된다.
여기서, 도면의 미설명 부호 c는 소오스, 드레인 영역(5a,5b)과 패드 금속 배선(6)과의 콘택부를 나타낸다.
그러나, 상기와 같이 패드 금속 배선(6)과 드레인 영역(5b)의 연장 방향이 동일하게 배치되면, 패드(1)와 인접하게 배치되는 드레인 콘택 부분(c1)과, 가장 멀리 이격된 드레인 콘택 부분(cn) 사이에 저항 차이가 발생된다.
이에따라, 패드(1)로부터 입력되는 신호는 가장 멀리 이격된 콘택 부분(cn)까지 흐르는 동안 소정 시간이 지체되고, 그 동안에 패드(1)와 인접하게 배치된 콘택 부분(c1)에는 계속적으로 신호가 인가되어지므로, 패드(1)와 인접하게 배치되는콘택 부분(c1)에 손상이 발생될 소지가 높다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 패드와 인접하는 콘택 부분의 손상을 방지할 수 있는 반도체 소자의 정전기 방지 구조를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 반도체 소자의 정전기 방지 구조의 제조방법을 제공하는 것이다.
도 1a는 종래 기술에 따른 반도체 정전기 방지 회로 영역의 평면도.
도 1b는 도 1a의 x-x'선을 따라 절단하여 나타낸 단면도.
도 2a는 본 발명에 따른 반도체 정전기 방지 회로 영역의 평면도.
도 2b는 도 2a의 y-y'선을 따라 절단하여 나타낸 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 - 패드 11 - 필드 산화막
12 - 액티브 영역 14 - 게이트 전극
15a - 소오스 영역 15b - 드레인 영역
16,18,20 - 층간 절연막 17a - 소오스 전극
17b - 드레인 전극 19 - 금속 배선
21 - 패드 금속 배선
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 반도체 기판과, 상기 반도체 기판의 소정 부분에 배치된 패드와, 상기 패드의 일측에 배치되며 필드 산화막으로 한정되는 액티브 영역과, 상기 액티브 영역에 수개가 평행하게 배치되며, 제 1 방향으로 연장되는 게이트 전극과, 상기 게이트 전극 양측의 액티브 영역에 배치되는 소오스, 드레인 영역과, 상기 각각의 소오스 영역과 콘택되도록 소오스 영역 상에 형성되고, 일측단이 서로 전기적으로 연결되는 제 1 방향의 소오스 전극과, 상기 드레인 영역과 콘택되도록 드레인 영역 상에 형성되는 제 1 방향의 드레인 전극과, 상기 드레인 전극간을 전기적으로 연결하는 금속 배선, 및 상기 패드와 금속 배선간을 연결하고, 상기 제 1 방향과 실질적으로 수직인 제 2 방향으로 연장되는 패드 금속 배선을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 의하면, 본 발명은, 패드가 구비된 반도체 기판을 제공하는 단계와, 상기 반도체 기판의 소정 부분을 필드 산화하여 액티브 영역을 한정하는 단계와, 상기 액티브 영역에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 액티브 영역에 소오스, 드레인 영역을 형성하는 단계와, 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와, 상기 소오스, 드레인 영역이 노출되도록 제 1 층간 절연막의 소정 부분을 식각하는 단계와, 상기 노출된 소오스, 드레인 영역과 각각 콘택되도록 상기 제 1 층간 절연막 상부에 소오스, 드레인 전극을 형성하는 단계와, 상기 소오스, 드레인 전극이 형성된 반도체 기판에 제 2 층간 절연막을 형성하는 단계와, 상기 각 드레인 전극 부분이 노출되도록 제 2 층간 절연막을 소정 부분 식각하는 단계와, 상기 노출된 드레인 전극간을 전기적으로 연결하도록 상기 제 2 층간 절연막 상부에 금속 배선을 형성하는 단계와, 상기 금속 배선이 형성된 반도체 기판 상부에 제 3 층간 절연막을 형성하는 단계와, 상기 금속 배선의 소정 부분이 노출되도록 제 3 층간 절연막을 식각하는 단계와, 상기 노출된 금속 배선과 상기 패드가 콘택되도록 제 3 층간 절연막 상부에 패드 금속 배선을 형성하는 단계를 포함한다.
본 발명에 의하면, 입력 패드와 전기적으로 연결되는 드레인 전극을 종래와 달리 y축 방향으로 연장,배치하고, 이들 드레인 전극을 그 상부에 오버랩되는 금속 배선에 의하여 1차적으로 전기적 연결한다음, 이 금속 배선과 x축 방향으로 연장된 패드 금속 배선과 연결되도록 한다.
이에 따라, 패드와 인접하게 배치되어 있는 드레인 영역이나 이격되어 배치되어 있는 드레인 영역이나 거의 균일하게 입력 신호가 전달되므로, 전압 집중으로 인한 접합 영역 손상이 발생되지 않는다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a는 본 발명에 따른 반도체 정전기 방지 회로 영역의 평면도이고, 도 2b는 도 2a의 y-y'선을 따라 절단하여 나타낸 단면도이다.
도 2a를 참조하여, 패드(10)의 일측에는 정전기 방지 회로부를 형성하기 위한 액티브 영역(12)이 필드 산화막(11)에 의하여 한정된다. 액티브 영역(12)내에는 수개의 게이트 전극(14)이 종래와는 반대로 도면의 y 방향으로 서로 평행하게 배치된다. 게이트 전극(14)의 양측 액티브 영역에는 불순물이 주입되어 소오스, 드레인 영역(15a,15b)이 형성되어, 모스 트랜지스터가 형성된다. 이때, 정전기 방지 회로부의 게이트 전극(14)은 모두 접지되도록 하여, 상기 모스 트랜지스터들은 모두 바이폴라 트랜지스터로 동작하도록 한다. 또한, 소오스, 드레인 영역(15a,15b)의 장방향은 y 방향과 평행하다.
또한, 소오스 영역(15a) 상부에는 소오스 전극(17a)이 배치되고, 드레인 영역(15b)상부에는 드레인 전극(17b)이 배치된다. 여기서, 상기 소오스, 드레인 전극(17a,17b) 역시 y 방향을 취하도록 배치된다.
이때, 각각의 소오스 전극(17a)은 접지단과 연결되도록 일측단이 모두 연결되어 있고, 각각의 드레인 전극(17b)은 그 상부에 오버랩되는 금속 배선(19)에 의하여 전기적으로 묶이게 된다.
또한, 금속 배선(19)은 x 방향으로 연장되는 패드 금속 배선(21)에 의하여 패드(10)과 전기적으로 연결된다.
여기서, 미설명 부호 Cs는 소오스 영역(15a)과 소오스 전극(17a) 사이의 콘택부이고, Cd는 드레인 영역(15b)과 드레인 전극(17b) 사이의 콘택부이며, C11은 드레인 전극(17b)과 금속 배선(19)와의 콘택부이며, C12는 금속 배선(19)과 패드 금속 배선(21)과의 콘택부이다.
이상의 구성을 단면을 통하여 보다 자세히 설명하면, 도 2b를 참조하여, 기판(100)상의 소정 부분을 국부 산화하여 필드 산화막(11)을 형성하므로써, 액티브 영역(12)이 한정된다. 액티브 영역(12)의 소정 부분 상부에 게이트 전극(14)을 형성하고, 게이트 전극(14) 양측 액티브 영역(12)에는 불순물을 이온 주입하여, 소오스, 드레인 영역(15a,15b)을 형성한다. 그리고나서, 결과물 상부에는 제 1 층간 절연막(16)을 형성한다음, 소오스, 드레인 영역(15a,15b)이 노출되도록 제 1 층간 절연막(16)의 소정 부분을 패터닝한다. 다음, 노출된 소오스, 드레인 영역(15a,15b)과 콘택되도록 제 1 층간 절연막(16) 상부에 소오스, 드레인 전극(17a,17b)을 형성한다. 이때, 소오스 전극(17a)은 도면에는 도시되어 있지 않지만, 상술한 바와 같이 일측단이 연결되어 있고, 드레인 전극(17b)은 서로 연결되어 있지 않다.
그후, 소오스, 드레인 전극(17a,17b)이 형성된 결과물 상부에 제 2 층간 절연막(18)을 형성한다음, 상기 각각의 드레인 전극(17b)의 소정 부분이 노출되도록 제 2 층간 절연막(18)을 식각한다. 그리고나서, 노출된 각각의 드레인 전극(17b)들을 전기적으로 연결시키기 위하여, 상기 제 2 층간 절연막(18) 상부에 금속 배선(19)을 형성한다.
그리고나서, 금속 배선(19)이 형성된 결과물 상부에 제 3 층간 절연막(20)을 형성한다. 이어, 금속 배선(19)의 소정 부분이 노출되도록 제 3 층간 절연막(20)의 소정 부분을 식각한다음, 제 3 층간 절연막(20) 상부에 패드(도시되지 않음)와 연결되도록 패드 금속 배선(21)을 형성한다.
이렇게 구성함으로써, 패드(21)에 인접한 드레인 영역든지 이격된 드레인 영역이든지 동시에 입력 패드(21) 신호가 입력되어 진다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 입력 패드와 전기적으로 연결되는 드레인 전극을 종래와 달리 y축 방향으로 연장,배치하고, 이들 드레인 전극을 그 상부에 오버랩되는 금속 배선에 의하여 1차적으로 전기적 연결한다음, 이 금속 배선과 x축 방향으로 연장된 패드 금속 배선과 연결되도록 한다.
이에 따라, 패드와 인접하게 배치되어 있는 드레인 영역이나 이격되어 배치되어 있는 드레인 영역이나 거의 균일하게 입력 신호가 전달되므로, 전압 집중으로 인한 접합 영역 손상이 발생되지 않는다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 반도체 기판;상기 반도체 기판의 소정 부분에 배치된 패드;상기 패드의 일측에 배치되며 필드 산화막으로 한정되는 액티브 영역;상기 액티브 영역에 수개가 평행하게 배치되며, 제 1 방향으로 연장되는 게이트 전극;상기 게이트 전극 양측의 액티브 영역에 배치되는 소오스, 드레인 영역;상기 각각의 소오스 영역과 콘택되도록 소오스 영역 상에 형성되고, 일측단이 서로 전기적으로 연결되는 제 1 방향의 소오스 전극;상기 드레인 영역과 콘택되도록 드레인 영역 상에 형성되는 제 1 방향의 드레인 전극;상기 드레인 전극들과 상부에 배치되며, 상기 드레인 전극간을 전기적으로 연결하는 금속 배선; 및상기 패드와 상기 금속 배선간을 전기적으로 연결하고, 상기 제 1 방향과 실질적으로 수직인 제 2 방향으로 연장되는 패드 금속 배선을 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
- 패드가 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판의 소정 부분을 필드 산화하여 액티브 영역을 한정하는 단계;상기 액티브 영역에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 액티브 영역에 소오스, 드레인 영역을 형성하는 단계;상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;상기 소오스, 드레인 영역이 노출되도록 제 1 층간 절연막의 소정 부분을 식각하는 단계;상기 노출된 소오스, 드레인 영역과 각각 콘택되도록 상기 제 1 층간 절연막 상부에 소오스, 드레인 전극을 형성하는 단계;상기 소오스, 드레인 전극이 형성된 반도체 기판에 제 2 층간 절연막을 형성하는 단계;상기 각 드레인 전극 부분이 노출되도록 제 2 층간 절연막을 소정 부분 식각하는 단계;상기 노출된 드레인 전극간을 전기적으로 연결하도록 상기 제 2 층간 절연막 상부에 금속 배선을 형성하는 단계;상기 금속 배선이 형성된 반도체 기판 상부에 제 3 층간 절연막을 형성하는 단계;상기 금속 배선의 소정 부분이 노출되도록 제 3 층간 절연막을 식각하는 단계;상기 노출된 금속 배선과 상기 패드가 콘택되도록 제 3 층간 절연막 상부에 패드 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
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