KR940011807B1 - 플레이너 셀 구조를 갖는 메모리 셀 어레이 - Google Patents

Abstract

내용 없음.

Description

플레이너 셀 구조를 갖는 메모리 셀 어레이

제1(a)도는 일반적인 메모리 셀 어레이의 평면도.

제1(b)도는 제1(a)도의 메모리 셀 어레이의 Ib-Ib라인을 절취한 횡단면도.

제2(a)도 내지 제2(d)도는 본 발명의 한 실시예에 따른 플레이터 셀 구조의 메모리 셀 어레이를 도시한 도면으로서.

제2(a)도는 본 발명의 한 실시예에 따른 메모리 셀 어레이의 평면도.

제2(b)도는 제2(a)도의 IIb-IIb라인을 따라 절취한 횡단면도.

제2(c)도는 제2(a)도의 IIc-IId라인을 따라 절취한 횡단면도.

제2(d)도는 제2(a)도의 IIc-IId라인을 따라 절취한 횡단면도.

제3도는 본 발명의 한 실시예에서 메모리 셀 어레이를 제조하는 방법으로 중간 제조 공정을 나타내는 횡단면도.

제4도는 본 발명의 한 실시예에서 메모리 셀 어레이를 제조하는 방법의 중간 제조 공정을 도시한 평면도.

제5도는 본 발명의 한 실시예에서 메모리 셀 어레이를 제조하기 위한 방법의 중간 제조 공정을 도시한 횡단면도.

* 도면의 주요부분에 대한 부호의 설명

2d : N⁺연속확산 영역(드레인 영역)

2s : N⁺연속확산 영역(소스 영역) 11 : P형 실리콘 기판

13a : 게이트 산화막 14a : 두꺼운 산화막

15 : 제1워드라인 16 : 산화막

17 : 제2워드라인

본 발명은 MOS-형 반도체의 집적 회로 장치에 관한 것이다. 특히, 본 발명은 MOS-형 메모리 장치의 메모리 셀 어레이(memory cell array)에 관한 것이다. MOS-형 반도체의 일반적인 집적 회로 장치에 있어서, 소자들(구성 요소들)은 한 전계 산화막에 의해 서로 분리된다. 소스 영역 및 드레인 영역은 게이트 전극을 마스킹하고, 한 자체 정렬 방법(self-aligning method)에 의해 불순물(impurity)를 한 기판내로 주입하여 형성된다. 하나의 트랜지스터에 대해 하나 또는 두 접촉부를 배치해야 하기 때문에, 접촉 마진(contact margin)과 배선 피치(wiring pitch)에 의해 고집적도가 저해 되었다.

상기 문제를 해소하기 위해, 소위 플레이너 셀 구조를 갖는 반도체 집적 회로 장치가 일본 출원 공개 공보(KOKAI) Nos. 61-288464, 62-96953등에 제한되어 있다.

반도체 메모리 장치 뿐만 아니라 일반적인 반도체 집적회로 장치에 대하여 시장성면에서 고밀도 및 집적도가 요청된다. 플레이는 셀 구조를 갖는 메모리 셀 어레이의 한 미세한 구조를 제공하기 위해서는 확산 영역들과 워드 라인들의 피치들을 감소시킬 필요가 있다. 그러나, 그들 피치들은 메모리 셀 어레이를 제조하기 위한 장치의 성능(동작)에 따라 좌우되고, 대량 생산을 위해 현존하는 제조 장치로 2μm까지 제한된다.

그러므로, 본 발명의 목적은 개선된 집적도를 갖는 플레이너 셀 구조의 메모리 셀 어레이를 제공하는 것이다.

본 발명의 상기 목적을 달성하기 위하여, 한 기판상에 형성되는 다수의 메모리 트랜지스터들의 소스 영역들을 위한 연속 확산 영역, 상기 소스 영역들을 위한 연속 확산 영역과 평행하게 상기 기판상에 형셩되는 다수의 메모리 트랜지스터들의 드레인 영역을 위한 연속 확산 영역, 상기 두 확산 영역들과 교차하는 방향으로 형성되고, 두 확산 영역들로 부터 전기적으로 절연된 다결정 실리콘 막들의 제1워드 라인들과, 상기 두 확산 영역들과 상기 제1워드 라인들로 부터 전기적으로 절연된 다결정 실리콘 막들의 제2워드 라인들로서, 상기 제1워드 라인들과 평행하게 교대로 배열되면서 인접한 제1워드 라인 상의 두 측벽 엣지들에서 중복되도록 배열된 제2워드 라인들을 포함하는 플레이너 셀 구조를 갖는 메모리 셀 어레이를 제공하는데, 상기 제1워드 라인에 의해 제공된 메모리 트랜지스터의 채널 영역보다 더 넓으면서 상기 제2워드 라인에 의해 제공된 메모리 트랜지스터의 채널 영역까지 상기 메모리 트랜지스터의 이온 주입 영역이 형성되는 플레이너 셀 구조를 갖는 메모리 셀 어레이를 제공한다.

본 발명의 다른 목적 및 장점은 첨부된 도면에 설명된 것처럼 본 발명의 바람직한 실시예의 다음 설명으로 부터 명백히 될 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 플레이너 셀 구조를 갖는 메모리 셀 어레이의 양호한 실시예를 보다 상세히 설명한다.

제1(a)도 및 제1(b)도에 도시된 것처럼, 한 플레이너 셀 구조는 다수의 메모리 트랜지스터들의 소스 영역을 위한 연속 확산 영역(2s) 및, 다수의 메모리 트랜지스터들의 드레인 영역을 위한 연속 확산 영역(2d)을 갖는다. 그 연속 확산 영역(2s) 및 연속 확산 영역(2d)은 서로 평행하게 기판(4)에 형성된다. 한 워드 라인(게이트 전극)(4)은 기판(1)상에 형성되는데, 절연막(3)을 통해 두 확산 영역(2s 및 2d)을 교차하면서 형성된다. 그 플레이너 셀 구조에 있어서, 소자들(구성요소들)을 서로 분리하기 위해 전계 산화막을 배치할 필요가 없다. 더우기, 소스 영역(2s) 및 드레인 영역(2d)은 그 다수의 메모리 트랜지스터들에 공통으로 이용된다. 따라서, 몇개 또는 수십개의 메모리 트랜지스터들에 대하여 소스 및 드레인 영역들 사이에 하나의 접촉부만을 배치하는 것으로도 충분하며, 그것은 고집적도에 유리하게 된다.

상기 플레이너 셀 구조내의 메모리 셀의 크기는 그 워드 라인(4)과 소스 및 드레인 영역들을 위한 확산 영역들(2s 및 2d)의 피치들에 의해 결정된다.

상기 반도체 메모리 장치뿐만 아니라 일반적인 반도체 집적 회로 장치에 대해서도 시장성면에서 고밀도 및 집적도가 필요하다. 플레이너 셀 구조를 갖는 메모리 셀 어레이의 미세 구조를 제공하기 위해서는 확산 영역(2s 및 2d)들과 워드 라인(4)으의 피치들을 감소시켜야 한다. 그러나, 그들 피치들은 그 메모리 셀 어레이를 제조하기 위한 장치의 성능에 따라 좌우되고, 대량 생산을 위한 현재의 제조 장치에서는 2μm로 제한되고 있다.

본 발명에 있어서, 워드 라인들은 2-층 구조를 갖는 다결정 실리콘 막으로 형성된다. 제2층의 다결정 실리콘막의 워드 라인들은 제1층의 다결정 실리콘막의 워드라인들 사이에 배열된다.

제1층내의 다결정 실리콘막의 워드 라인들이 일반적인 플레이너 셀 구조의 한 메모리 셀 어레이와 동일한 피치로 형성되고, 제2층내의 다결정 실리콘막의 워드 라인들이 제1층내의 다결정 실리콘 막의 워드 라인들사이에 배열될때, 제1 및 제2층들에 형성된 워드 라인들에 의해 구성된 메모리 셀 어레이의 밀도는 일반적인 메모리 셀 어레이의 것과 비교하여 2배가 된다.

제2(a)도 내지 제2(d)도는 본 발명의 한 실시예에 따른 플레이너 셀 구조의 메모리 셀 어레이를 나타내는 도면이다. 도면들에 도시된 것 처럼, P-형 실리콘 기판(11)에서의 소스와 드레인 영역들 각각은 다수의 메모리 트랜지스터들에 대해 한 밴드(band) 형태로 서로 팽형하게 연속으로 배열된 N⁺확산 영역들(12s 및 12d)로서 형성된다.

제2(b)도에 도시된 것처럼, 기판(11)상에 제1워드 라인(15)[게이트 전극(15)]이 형성되는데, 제1층의 다결정 실리콘막으로 형성된다. 상기 제1워드 라인(15)은 확산 영역들(12s 및 12d)의 길이 방향에 수직인 방향으로 게이트 산화막(13a)과 약 1000 내지 3000Å 두께를 갖는 산화막(14a)을 통해 형성되고, 그 워드라인(15)의 표면은 산화막(16)으로 코팅된다.

제2층내에 다결정 실리콘막으로 구성된 제2워드 라인(게이트 전극)(17)은 인접한 상기 제1층내의 제1워드 라인(15)상의 두 측면 엣지들에 중복되어 형성된다. 제2(c)도에 도시된 것처럼, 게이트 산화막(13b)은 기판(11)과 제2층내의 워드 라인(17) 사이에 형성된다. 그 게이트 산화막(13b)을 형성하는 기판부의 한 표면은 그 기판부의 표면이 게이트 산화막(13a)을 형성하는 기판부의 표면보다 낮게 되도록 에칭된다. 제2층의 워드 라인(17)들은 게이트 산화막(13b)과 약 1000 내지 3000Å 두께를 갖는 두꺼운 산화막(14b)을 통해 확산 영역들(12s 및 12d)상에 형성된다. 상기 제2워드 라인(17)은 상기 제1워드 라인(15)과 평행하게 형성되는데, 예를 들어, 확산 영역(12s 및 12d)의 길이 방향에 수직인 방향으로 형성된다.

한 산화막(16)은 제1워드 라인(15)의 표면을 덮는데, 워드 라인들(15 및 17) 사이에 전기적 절연되도록 워드 라인들(15 및 17) 사이에 절연막으로 형성된다.

그 확산 영역들(12s 및 12d)은 실제로 소스 영역(12s), 드레인 영역(12d), 소스 영역(12s), … 등을 구성한다.

한 절연막은 제2(a)도 내지 제2(d)도에 도시되어 있지 않지만 산화막(16) 및 워드 라인(17)상에 형성된다. 그후, 금속 배선(metallic wiring)은 상기 절연막상에 형성되어, 그 절연막에 형성된 접촉 홀들을 통해 확산 영역들과 워드 라인들에 전기적으로 접속된다.

제2(a)도에 있어서, 점선들에 의해 둘러싸인 영역들(20a 및 20d) 각각은 하나의 메모리 트랜지스터를 나타낸다. 각각의 트랜지스터들은 하나의 ROM코드를 결정하기 위해 이온 주입에 의해 설정된 전압내의 한계 전압(threshold voltage)을 갖는다.

상기 한계값은 그들 메모리 트랜지스터들의 채널 영역들에 붕소를 주입하여 높게 되도록 설정되거나, 어떤 주입 없이 낮게 되도록 설정 된다. 메모리 트랜지스터(20a)의 제1워드 라인(15)이 선택되고, 상기 메모리 트랜지스터에 한 전압이 인가되어 그 인가된 전압보다 메모리 트랜지스터(20a)의 한계값이 낮으면, 상기 드레인 영역(비트 라인)(12s)으로 전류가 흐른다. 반면에, 그 메모리 트랜지스터(20a)의 한계값이 인가된 전압보다 높을때는 드레인 영역(12d)에서 소스 영역(12s)으로 전류가 흐르지 않는다. 따라서, ROM의 내용들은 비트 라인(12d)에 접속된 한 감지 회로에 의해 판독된다. 상기 동작은 다른 메모리 트랜지스터들에 대하여 유사하게 실행된다.

본 발명의 상기 실시예에서 메모리 셀 어레이를 제조하기 위한 방법은 제2a도 내지 제5도를 참조하여 이후에 상세히 설명한다.

가) 제3도에 도시된 것 처럼, 일반적인 제조 공정에 따라, 소스 영역을 구성하는 한 확산 영역(12s)와 드레인 영역(비트 라인)을 구성하는 확산 영역(12d)은 P형 실리콘 기판(11)에 형성된다. 이후에, 열 산화 방법으로 게이트 산화막(13a) 및 산화막(14a)이 형성된다. 이때, 그 게이트 산화막(13a)의 두께가 약 250Å이 되도록 열산화 조건이 설정 되었을때, 산화막(14a)의 두께는 가속 산화에 의해 확산 영역들(12s 및 12d)에 접하여 약 1400Å이 된다.

나) 그후에, 이온 주입으로 한계 전압을 제어하기 위해 채널 도핑 작업을 수행한다. 그후, 제4도에 도시된 것처럼, 제1층내의 다결정 실리콘 막의 제1워드 라인(15)이 포토리소그래픽 또는 에칭에 의해 형성된다.

다) 그후, 제1층의 워드라인(15)에 의해 판독 동작을 실행하기 위한 한 메모리 트랜지스터의 메모리 내용을 결정하기 위해 포토리소그래피에 의해 레지스트 패턴이 형성된다. 그후, 그 메모리 트랜지스터에 필요한 부분이 선택되고, 이온 주입으로 상응하는 메모리 트랜지스터의 한계 전압을 증가시키기 위해 상기 선택된 트랜지스터 부에 붕소 이온이 주입된다.

제4도에 점선으로 둘러싸인 영역(22)은 상기 붕소 이온을 주입하기 위한 영역이다. 상기 영역(22)은 메모리 트랜지스터의 채널 영역 즉, 제1워드 라인(15) 아래에 위치한 영역 보다 더 넓게 되고, 후에 형성될 제2층의 워드 라인에 의해 제공되는 메모리 트랜지스터의 채널 영역까지 형성된다.

라) 다음에, 제1워드 라인(15)과 확산 영역들(12s 및 12d)에 의해 둘러싸인 영역 내의 한 산화막은 에칭에 의해 제거된다. 상기 영역내의 산화막의 두께가 약 250Å될때, 약 1400Å 두께를 갖는 두꺼운 산화막은 상기 둘러싸인 영역내의 산화막을 선택적으로 제거가능하도록 확산 영역(12s 및 12d)상에 형성된다.

마) 공정 라)에서 상기 산화막이 제거되는 영역에서 0.5μm까지 실리콘 기판이 에칭되고, 고정 다)에서의 이온 주입으로, 메모리 트랜지스터의 채널 영역 바깥쪽의 영역(제4도에 해칭되어 도시됨)에 주입된 불순물을 제거한다.

바) 그 이후에, 게이트 산화가 수행(실행)된다. 제5도는 산화막이 제4도에 V-V라인상에 형성된 이후에 메모리 셀 어레이의 횡단면도이다. 약 250Å 두께를 갖는 게이트 산화막(13b)은 상기 실리콘 기판이 에칭되는 영역에 형성된다. 따라서, 공정 라)에서의 에칭에서 남아 있는 산화막을 포함하는 두꺼운 산화막(14b)은 확산 영역(12s 및 12d)상에 형성된다. 제2d도에 도시된 한 절연막(16)은 제1층내에 워드 라인(15)의 한 표면 상에 동시 형성된다.

사) 후속 공정으로 형성되는 제2층내의 한 워드 라인에 의해 메모리 트랜지스터의 메모리 내용을 결정하기 위하여 포토리소그래피에 의해 한 레지스트 패턴이 형성된다. 그후, 상응하는 메모리 트랜지스트의 한계값을 증가시키기 위해 제1층내의 워드 라인(15) 및 상기 레지스트 패턴을 마스킹하고, 이온 주입에 의해 붕소 이온이 주입된다. 동시에, 그 이온은 제1층내의 워드 라인(15)의 단결정 실리콘 막을 통해 이온이 전달되지 않도록 공정(다)에서의 이온 주입의 에너지 보다 낮은 에너지로 주입된다.

아) 상기 제2층내에 다결정 실리콘 막이 형성되고, 제2층내의 워드 라인(17)을 형성하기 위해 포토리소그래픽 및 에칭에 의해 패턴된다. 제2a도 내지 제2d도는 상기 상태들을 도시한다.

그 이후에, 일반적인 제조 공정들에 따라 절연막, 접촉홀, 금속 배선 및 패시베이션(passivation)막이 형성된다.

본 발명에 있어서, 플레이너 셀 구조를 갖는 메모리 셀 어레이의 워드 라인들은 그 제2층의 워드 라인들이 제1층의 워드 라인들사이의 배열되도록 2-층 다결정 실리콘 막에 의해 구성된다. 따라서, 제1 및 제2층들의 워드 라인들이 일반적인 워드 라인들의 피치와 동일한 피치로 각각 형성되므로, 집적도는 일반적인 메모리 셀 어레이에 비해 2배가 된다.

본 발명에 따른 여러 상이한 실시예들은 본 발명의 정신과 범위로 부터 벗어나지 않고 구성될 수 있다. 본 발명이 첨부한 청구 범위에 한정하지 않으며, 명세서에 기재된 특정 실시예들이 제한을 두지 않는다.

Claims (2)

1. 기판상에 형성되는 다수의 메모리 트랜지스터의 소스 영역을 위한 연속 확산 영역, 상기 소스 영역을 위한 연속 확산 영역과 평행하게 상기 기판상에 형성되는 다수의 메모리 트랜지스터의 드레인영역을 위한 연속 확산 영역, 상기 두 확산 영역들과 교차하는 방향으로 형성되고 두 확산 영역들로 부터 전기적으로 절연된 다결정 실리콘 막의 제1워드 라인, 및 상기 두 확산 영역들과 상기 제1워드 라인들로 부터 전기적으로 절연된 다결정 실리콘 막들로 이루어지고, 상기 제1워드 라인들과 평행하게 교대로 배열되면서 인접한 제1워드 라인상의 두 측면엣지에서 중복되도록 배열된 제2워드 라인을 포함하는 메모리 셀 어레이에 있어서, 상기 제1워드 라인에 의해 제공된 메모리 트랜지스터의 채널 영역보다 더 넓으면서 상기 제2워드 라인에 의해 제공된 메모리 트랜지스터의 채널 영역까지 상기 메모리 트랜지스터의 이온 주입 영역이 형성되는 플레이너 셀 구조를 갖는 메모리 셀 어레이.
2. 제1항에 있어서, 상기 두 확산 영역들상에 두꺼운 산화막이 형성된 플레이너 셀 구조를 갖는 메모리 셀 어레이.

Images